JP3174200B2 - シグマデルタ変調による光学分離増幅器 - Google Patents
シグマデルタ変調による光学分離増幅器Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R15/14—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks
- G01R15/22—Adaptations providing voltage or current isolation, e.g. for high-voltage or high-current networks using light-emitting devices, e.g. LED, optocouplers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/368—Continuously compensating for, or preventing, undesired influence of physical parameters of noise other than the quantisation noise already being shaped inherently by delta-sigma modulators
Description
【０００１】
【産業上の利用分野】本発明は、センサに関するもので
あり、とりわけ、シグマデルタ変換器及び光カプラを含
むデュアルインラインパッケージにおける分離増幅器に
関するものである。シグマデルタ変換器と光カプラとを
組み合わせて用いることにより、その分離増幅器は、あ
まり電力を消費せずに、精確な信号再現、適正に指定さ
れた利得、及び、光学的分離を行うことが可能となる。
あり、とりわけ、シグマデルタ変換器及び光カプラを含
むデュアルインラインパッケージにおける分離増幅器に
関するものである。シグマデルタ変換器と光カプラとを
組み合わせて用いることにより、その分離増幅器は、あ
まり電力を消費せずに、精確な信号再現、適正に指定さ
れた利得、及び、光学的分離を行うことが可能となる。
【０００２】
【従来の技術】センサは、一般にシステム内における特
定ポイントの電流または電圧を測定し、その検知電流ま
たは電圧を表す出力信号を生成するために用いられる。
典型的な用途の１つでは、電流センサは、自動組立ロボ
ットまたは数値制御機械等の精密機器においてモータを
精確に制御するために、フィードバック制御回路の一部
として利用される。電流センサは、モータの巻線に流れ
る電流を検出し、制御回路に比例信号を送る。モータの
トルク出力は、その巻線に流れる電流に直接関連する。
従って、センサからの信号に基づいて、制御回路により
モータのトルクを精密に制御するようにモータへの入力
を変更または維持することができる。
定ポイントの電流または電圧を測定し、その検知電流ま
たは電圧を表す出力信号を生成するために用いられる。
典型的な用途の１つでは、電流センサは、自動組立ロボ
ットまたは数値制御機械等の精密機器においてモータを
精確に制御するために、フィードバック制御回路の一部
として利用される。電流センサは、モータの巻線に流れ
る電流を検出し、制御回路に比例信号を送る。モータの
トルク出力は、その巻線に流れる電流に直接関連する。
従って、センサからの信号に基づいて、制御回路により
モータのトルクを精密に制御するようにモータへの入力
を変更または維持することができる。
【０００３】こうした用途の場合、制御回路は、モータ
への入力を精確に変化させるため、極めて高精度の検知
を必要とする。センサからの出力信号は、検知信号と線
形関係にあるのが理想であり、適正に指定された利得を
もってフィードバックループ中の下流側の回路を駆動す
ることが望ましい。モータ巻線に高電圧が生じるため、
センサ出力を入力から完全に分離して、制御システムに
悪影響を及ぼす可能性のある電圧遷移またはサージ電流
からその保護を行うのが理想的である。更に、センサ
は、その電力消費を制限し、体積を小さくし、冷却要件
を最小限にとどめる必要がある。これらの各特徴は、温
度変動にわたって一定でなければならない。スペースが
制約条件になる場合が多いので、センサの占める空間及
び体積は、できる限り小さいことが望ましい。
への入力を精確に変化させるため、極めて高精度の検知
を必要とする。センサからの出力信号は、検知信号と線
形関係にあるのが理想であり、適正に指定された利得を
もってフィードバックループ中の下流側の回路を駆動す
ることが望ましい。モータ巻線に高電圧が生じるため、
センサ出力を入力から完全に分離して、制御システムに
悪影響を及ぼす可能性のある電圧遷移またはサージ電流
からその保護を行うのが理想的である。更に、センサ
は、その電力消費を制限し、体積を小さくし、冷却要件
を最小限にとどめる必要がある。これらの各特徴は、温
度変動にわたって一定でなければならない。スペースが
制約条件になる場合が多いので、センサの占める空間及
び体積は、できる限り小さいことが望ましい。
【０００４】これらの制約条件を鑑み、モータ電流を精
確に検知するために様々なセンサが開発されてきた。そ
れらのセンサには長所もあれば欠点もある。精密モータ
用に広く用いられているタイプのセンサに、ホール効果
センサがある。この装置は、ホール効果を利用して、モ
ータにおける変化する電流と線形関係にある電圧を生成
するものである。この装置は、ウェーハの対向端に接続
された直流電源を備えた半導体ウェーハから構成され
る。このウェーハは、印加された磁界の強度に比例する
電圧を生成する。その磁界は、それ自体、モータの電流
に比例している。このタイプのセンサの場合、入力側で
あまり電力を消費することなく精確な読み取り値を提供
するが、出力側における電力消散がかなり大きくなる可
能性がある。更に、半導体材料の固有の特性のため、セ
ンサの出力は温度の変化により急激に変動する。更に、
磁心のサイズが比較的大きいため、ホール効果センサを
小さな体積で実施するのは容易ではない。
確に検知するために様々なセンサが開発されてきた。そ
れらのセンサには長所もあれば欠点もある。精密モータ
用に広く用いられているタイプのセンサに、ホール効果
センサがある。この装置は、ホール効果を利用して、モ
ータにおける変化する電流と線形関係にある電圧を生成
するものである。この装置は、ウェーハの対向端に接続
された直流電源を備えた半導体ウェーハから構成され
る。このウェーハは、印加された磁界の強度に比例する
電圧を生成する。その磁界は、それ自体、モータの電流
に比例している。このタイプのセンサの場合、入力側で
あまり電力を消費することなく精確な読み取り値を提供
するが、出力側における電力消散がかなり大きくなる可
能性がある。更に、半導体材料の固有の特性のため、セ
ンサの出力は温度の変化により急激に変動する。更に、
磁心のサイズが比較的大きいため、ホール効果センサを
小さな体積で実施するのは容易ではない。
【０００５】検知に必要な体積を小さくするために、検
知をホール効果に依存せず、従って磁心を必要としな
い、いくつかの分離増幅器が開発された。これらの増幅
器は、増幅器の入力部において電流検知抵抗の両端に生
じる電圧を検知し、ガルバーニ作用を用いない方法によ
り増幅器の受信部に信号を送り、これにより、その増幅
器の後続の回路とその増幅器に先行する回路との相互作
用が最小限に抑えられる。これらの回路は、一定の温度
で精確な信号検知能力を有するという利点がある。しか
し、これらの増幅器には、温度及びプロセスの変動によ
り、その出力及び利得が変動するものがある。更に、こ
れらの回路（主として電気的なもの）は、バイポーラ集
積回路構成を利用している場合には特に、システム要件
を侵す電源が必要となる可能性がある。十分な電力を生
成するために大形の電源を作ることは可能であるが、こ
うした電源はシステムのコスト及び体積を増大させるも
のとなる。その代替案として、電力をそれほど必要とし
ないＣＭＯＳ構成を利用することも可能であるが、こう
した回路は、入力信号の変動が接地電位を下回った場合
に、望ましくない基板電流を発生する。直流バイアスま
たは整流技法を利用して、接地電位以上に信号をブース
トすることも可能であるが、こうした技法は、増幅器の
出力に誤差を生じさせて信号検知精度に悪影響を及ぼす
可能性がある。
知をホール効果に依存せず、従って磁心を必要としな
い、いくつかの分離増幅器が開発された。これらの増幅
器は、増幅器の入力部において電流検知抵抗の両端に生
じる電圧を検知し、ガルバーニ作用を用いない方法によ
り増幅器の受信部に信号を送り、これにより、その増幅
器の後続の回路とその増幅器に先行する回路との相互作
用が最小限に抑えられる。これらの回路は、一定の温度
で精確な信号検知能力を有するという利点がある。しか
し、これらの増幅器には、温度及びプロセスの変動によ
り、その出力及び利得が変動するものがある。更に、こ
れらの回路（主として電気的なもの）は、バイポーラ集
積回路構成を利用している場合には特に、システム要件
を侵す電源が必要となる可能性がある。十分な電力を生
成するために大形の電源を作ることは可能であるが、こ
うした電源はシステムのコスト及び体積を増大させるも
のとなる。その代替案として、電力をそれほど必要とし
ないＣＭＯＳ構成を利用することも可能であるが、こう
した回路は、入力信号の変動が接地電位を下回った場合
に、望ましくない基板電流を発生する。直流バイアスま
たは整流技法を利用して、接地電位以上に信号をブース
トすることも可能であるが、こうした技法は、増幅器の
出力に誤差を生じさせて信号検知精度に悪影響を及ぼす
可能性がある。
【０００６】上述の欠点の防止に加え、理想的な増幅器
は、電圧遷移及びサージ電流により生じる増幅器の出力
におけるリップルを防止するのに十分な分離障壁も提供
することが望ましい。更に極端な例では、分離障壁が不
十分である場合に、こうした電圧遷移またはサージ電流
によって増幅器の出力回路またはその後続回路に損傷を
与える可能性がある。
は、電圧遷移及びサージ電流により生じる増幅器の出力
におけるリップルを防止するのに十分な分離障壁も提供
することが望ましい。更に極端な例では、分離障壁が不
十分である場合に、こうした電圧遷移またはサージ電流
によって増幅器の出力回路またはその後続回路に損傷を
与える可能性がある。
【０００７】磁気効果に依存しない増幅器内に十分な分
離障壁を形成するために、いくつかの解決案が提案され
てきたが、それらは、センサの総合的な性能に欠点をも
たらすものであった。Burt他に発行された米国特許第4,
843,339号に開示の１つの提案された解決策では、コン
デンサを利用して増幅器の分離部を実現した。しかし、
こうしたコンデンサによる分離は、高周波電圧遷移等の
急速に変化する電圧入力（高いdV/dt）をコンデンサで
は阻止することができないという欠点を有するものであ
る。このため、コンデンサによる分離を用いた増幅器
は、ノイズの多い用途における利用が制限されたものと
なる。
離障壁を形成するために、いくつかの解決案が提案され
てきたが、それらは、センサの総合的な性能に欠点をも
たらすものであった。Burt他に発行された米国特許第4,
843,339号に開示の１つの提案された解決策では、コン
デンサを利用して増幅器の分離部を実現した。しかし、
こうしたコンデンサによる分離は、高周波電圧遷移等の
急速に変化する電圧入力（高いdV/dt）をコンデンサで
は阻止することができないという欠点を有するものであ
る。このため、コンデンサによる分離を用いた増幅器
は、ノイズの多い用途における利用が制限されたものと
なる。
【０００８】光アイソレータまたは光学分離器としても
知られる光カプラも、分離のために提案されている。光
カプラは、電気入力信号を光信号に変換し、その光信号
を伝送し、その伝送された信号を前記電気入力信号と同
様の電気出力信号に復元する。光学分離は、強力であ
り、コンデンサによる分離に比較して遷移除去機能に優
れているが、光カプラの送信部を実現するために用いる
ＬＥＤのため欠点が生じる。ＬＥＤの非線形性のため、
カプラの検出端のアナログ信号に誤差が導入される。デ
ジタル伝送を用いる場合、前記非線形性による誤差を減
少させることはできるが、ＬＥＤをオンオフしなければ
ならないので、電源の変動が大きくなり、システムに望
ましくない影響を与えるおそれがある。
知られる光カプラも、分離のために提案されている。光
カプラは、電気入力信号を光信号に変換し、その光信号
を伝送し、その伝送された信号を前記電気入力信号と同
様の電気出力信号に復元する。光学分離は、強力であ
り、コンデンサによる分離に比較して遷移除去機能に優
れているが、光カプラの送信部を実現するために用いる
ＬＥＤのため欠点が生じる。ＬＥＤの非線形性のため、
カプラの検出端のアナログ信号に誤差が導入される。デ
ジタル伝送を用いる場合、前記非線形性による誤差を減
少させることはできるが、ＬＥＤをオンオフしなければ
ならないので、電源の変動が大きくなり、システムに望
ましくない影響を与えるおそれがある。
【０００９】
【発明が解決しようとする課題】従って、線形出力を提
供し、完全な分離及び適正な利得を有し、そのそれぞれ
が、温度または製造プロセスの変化によって変動をきた
すことのない、電圧または電流を精確に検知するための
分離増幅器を提供することが望ましい。
供し、完全な分離及び適正な利得を有し、そのそれぞれ
が、温度または製造プロセスの変化によって変動をきた
すことのない、電圧または電流を精確に検知するための
分離増幅器を提供することが望ましい。
【００１０】また、入力信号を整流またはバイアスする
ことなくＣＭＯＳデバイスから増幅器を構成することが
望ましい。
ことなくＣＭＯＳデバイスから増幅器を構成することが
望ましい。
【００１１】更に、上述のような増幅器であって、多量
の電力または電源の変動を必要としない強力な光学分離
を有するものを提供することが望ましい。
の電力または電源の変動を必要としない強力な光学分離
を有するものを提供することが望ましい。
【００１２】更に、本分離増幅器は、比較的安価である
こと、及び、最小限の空間及び体積しか占有しない従来
の８ピン型デュアルインラインパッケージ（ＤＩＰ）中
に完全な分離増幅器がぴったりと納まることが望まし
い。
こと、及び、最小限の空間及び体積しか占有しない従来
の８ピン型デュアルインラインパッケージ（ＤＩＰ）中
に完全な分離増幅器がぴったりと納まることが望まし
い。
【００１３】
【課題を解決するための手段】本発明は、こうした望ま
しい特性の全てまたはいくつかを備え、従来の８ピン型
ＤＩＰに都合良く納まる光学分離増幅器パッケージを提
供するものである。この光学分離増幅器パッケージに
は、アナログ入力信号をデジタル信号に変換するシグマ
デルタアナログデジタル（Ａ／Ｄ）変換器を備えた入力
チップが含まれる。シグマデルタ変換器は、伝送された
信号を再現するための精確な光学回復部を有する独立し
た出力チップ上の光検出器へ信号を光学的に伝送するオ
フチップ(off-chip)ＬＥＤの変調に利用される。また、
出力チップには、デジタル信号を変換してアナログ入力
信号と線形関係にあるアナログ出力信号へと戻すための
デジタルアナログ信号（Ｄ／Ａ）変換器が含まれる。
しい特性の全てまたはいくつかを備え、従来の８ピン型
ＤＩＰに都合良く納まる光学分離増幅器パッケージを提
供するものである。この光学分離増幅器パッケージに
は、アナログ入力信号をデジタル信号に変換するシグマ
デルタアナログデジタル（Ａ／Ｄ）変換器を備えた入力
チップが含まれる。シグマデルタ変換器は、伝送された
信号を再現するための精確な光学回復部を有する独立し
た出力チップ上の光検出器へ信号を光学的に伝送するオ
フチップ(off-chip)ＬＥＤの変調に利用される。また、
出力チップには、デジタル信号を変換してアナログ入力
信号と線形関係にあるアナログ出力信号へと戻すための
デジタルアナログ信号（Ｄ／Ａ）変換器が含まれる。
【００１４】本発明の上述その他の特徴及び利点は、以
下に示す本実施例の詳細な説明を、図面と関連して考察
することにより、一層完全に評価され、また一層良好に
理解されることであろう。
下に示す本実施例の詳細な説明を、図面と関連して考察
することにより、一層完全に評価され、また一層良好に
理解されることであろう。
【００１５】
【実施例】図１を参照する。本発明による光学分離増幅
器パッケージ１には、光学伝送経路４のみによって接続
された第１のＣＭＯＳ集積回路（ＩＣ）チップ（入力チ
ップ）２及び第２のＣＭＯＳ ＩＣチップ（出力チッ
プ）３が含まれている。前記入力チップは、増幅器の送
信端であり、エンコーダ９、電流源１１、及び、オフチ
ップ発光ダイオード（ＬＥＤ）１３に直列に接続された
アナログデジタル（Ａ／Ｄ）変換器７への入力パッド５
ａ，５ｂを備えている。また、前記出力チップは、シス
テムの受信端であり、光学回復部（光学回復回路）１７
に接続されたフォトダイオード１５、デコーダ１９、デ
ジタルアナログ（Ｄ／Ａ）変換器２１、及び、アナログ
フィルタ２３を備えている。分離増幅器の出力は、出力
パッド２５ａ，２５ｂを介して送出される。典型的な実
施例の場合、入力チップは一辺が約１．１ｍｍであり、
出力チップは約１．５ｍｍ×１．１ｍｍである。装置全
体が従来の８ピン型デュアルインラインパッケージに納
まるのが望ましい。
器パッケージ１には、光学伝送経路４のみによって接続
された第１のＣＭＯＳ集積回路（ＩＣ）チップ（入力チ
ップ）２及び第２のＣＭＯＳ ＩＣチップ（出力チッ
プ）３が含まれている。前記入力チップは、増幅器の送
信端であり、エンコーダ９、電流源１１、及び、オフチ
ップ発光ダイオード（ＬＥＤ）１３に直列に接続された
アナログデジタル（Ａ／Ｄ）変換器７への入力パッド５
ａ，５ｂを備えている。また、前記出力チップは、シス
テムの受信端であり、光学回復部（光学回復回路）１７
に接続されたフォトダイオード１５、デコーダ１９、デ
ジタルアナログ（Ｄ／Ａ）変換器２１、及び、アナログ
フィルタ２３を備えている。分離増幅器の出力は、出力
パッド２５ａ，２５ｂを介して送出される。典型的な実
施例の場合、入力チップは一辺が約１．１ｍｍであり、
出力チップは約１．５ｍｍ×１．１ｍｍである。装置全
体が従来の８ピン型デュアルインラインパッケージに納
まるのが望ましい。
【００１６】動作時、光学分離増幅器は、入力チップに
アナログ電気入力電圧が印加され、その電気入力を出力
チップへと光学的に伝送する。その光学信号は、次いで
出力チップ上で変換されて、アナログ入力信号とほぼ同
一の増幅された電気信号へと戻される。増幅器は、その
送信端と受信端との間における分離も提供する。
アナログ電気入力電圧が印加され、その電気入力を出力
チップへと光学的に伝送する。その光学信号は、次いで
出力チップ上で変換されて、アナログ入力信号とほぼ同
一の増幅された電気信号へと戻される。増幅器は、その
送信端と受信端との間における分離も提供する。
【００１７】入力及び出力チップ２，３は、同一の半導
体ウェーハ２９上の隣接するダイ２７，２８から製造す
るのが望ましい（図２参照）。この製造技法の場合、各
チップ上の構成部品は、おそらくは同様のプロセス変動
を受けることになり、温度の変動に対して同様に反応す
ることになる。従って、入力チップ及び出力チップの基
準電圧生成器２７，２９（図１参照）によってそれぞれ
生成される、各チップ毎の禁止帯の幅のアナログ基準電
圧（ＶREF1、ＶREF2）が、互いを追随することになる。
ＶREF1が入力チップのＡ／Ｄ変換器７に用いられ、Ｖ
REF2が出力チップのＤ／Ａ変換器２１に用いられるの
で、これらの対応する構成部品の相対性能は、温度及び
プロセスに対して同様となる。この追随により、システ
ム全体の精度が大幅に向上する。
体ウェーハ２９上の隣接するダイ２７，２８から製造す
るのが望ましい（図２参照）。この製造技法の場合、各
チップ上の構成部品は、おそらくは同様のプロセス変動
を受けることになり、温度の変動に対して同様に反応す
ることになる。従って、入力チップ及び出力チップの基
準電圧生成器２７，２９（図１参照）によってそれぞれ
生成される、各チップ毎の禁止帯の幅のアナログ基準電
圧（ＶREF1、ＶREF2）が、互いを追随することになる。
ＶREF1が入力チップのＡ／Ｄ変換器７に用いられ、Ｖ
REF2が出力チップのＤ／Ａ変換器２１に用いられるの
で、これらの対応する構成部品の相対性能は、温度及び
プロセスに対して同様となる。この追随により、システ
ム全体の精度が大幅に向上する。
【００１８】次に図３を参照する。アナログ差動電圧Ｖ
IN+−ＶIN-は入力パッドＶIN+５ａ及びＶIN-５ｂに印加
される。好適には、ＶIN-パッドはアースに接続され、
ＶI N+はＶIN-に対して正と負の変動を示す。その変動量
は、一般には±２００ｍＶ以内である。静電気の放電に
よる遷移から内部回路を保護するため、各入力パッドが
ｐチャネルの突き抜け(punch-through)デバイス３０を
備えていることが望ましい。入力パッド上の電圧が接地
電位未満になると、ｐチャネルデバイスのｐ−ｎ接合が
逆バイアスされるので、従来のｎチャネルデバイスに比
較して、ｐチャネルデバイスが好適である。逆に、ｎチ
ャネルデバイスのｐ−ｎ接合は、入力パッドの電圧が接
地電位未満になると順バイアスされる。ｐチャネルデバ
イスの場合、逆バイアスがかけられることにより、基板
電流が大幅に削減されて、Ａ／Ｄ変換器へのサンプリン
グ精度が向上する。
IN+−ＶIN-は入力パッドＶIN+５ａ及びＶIN-５ｂに印加
される。好適には、ＶIN-パッドはアースに接続され、
ＶI N+はＶIN-に対して正と負の変動を示す。その変動量
は、一般には±２００ｍＶ以内である。静電気の放電に
よる遷移から内部回路を保護するため、各入力パッドが
ｐチャネルの突き抜け(punch-through)デバイス３０を
備えていることが望ましい。入力パッド上の電圧が接地
電位未満になると、ｐチャネルデバイスのｐ−ｎ接合が
逆バイアスされるので、従来のｎチャネルデバイスに比
較して、ｐチャネルデバイスが好適である。逆に、ｎチ
ャネルデバイスのｐ−ｎ接合は、入力パッドの電圧が接
地電位未満になると順バイアスされる。ｐチャネルデバ
イスの場合、逆バイアスがかけられることにより、基板
電流が大幅に削減されて、Ａ／Ｄ変換器へのサンプリン
グ精度が向上する。
【００１９】好適には、パッドの変動が約−０．５Ｖ未
満になった場合に入力電圧を約−０．５Ｖにクランプす
るために、各入力パッドにはクランプ回路３２が含まれ
る。このクランプ動作によって、増幅器に含まれるＣＭ
ＯＳ回路中を基板電流が流れるのを防止し、及び、電力
の増大を必要とすると共に増幅器中に誤差を導入するこ
とになる直流バイアスの実施または整流回路の配設を行
うことなく接地電位未満の信号入力が可能になる。
満になった場合に入力電圧を約−０．５Ｖにクランプす
るために、各入力パッドにはクランプ回路３２が含まれ
る。このクランプ動作によって、増幅器に含まれるＣＭ
ＯＳ回路中を基板電流が流れるのを防止し、及び、電力
の増大を必要とすると共に増幅器中に誤差を導入するこ
とになる直流バイアスの実施または整流回路の配設を行
うことなく接地電位未満の信号入力が可能になる。
【００２０】入力パッドは、シグマデルタ（Ａ／Ｄ）変
換器７の入力ノード３３，３４に接続されている。この
シグマデルタ変換器は、差動アナログ入力電圧を、その
アナログ入力電圧に比例した時間平均値を有するデジタ
ルパルスストリームへと変換する。変換器内では、その
変換器の入力ノードが、第１の積分器Ｉ1の差動入力３
５，３７に接続されている。Ｉ1の出力３９，４１は、
第２の積分器Ｉ2の差動入力４３，４５に接続されてい
る。Ｉ2の差動出力４７，４９は、比較器Ｃ1の入力５
１，５３に別個に接続されている。変換器内のフィード
バック制御は、比較器の出力ノード４０とＩ1及びＩ2の
差動入力との間に接続された負フィードバックループ３
６，３８を介して確立される。比較器の出力により、精
密アナログ電圧ＶREF1または接地電位との何れかにスイ
ッチングが行われて積分器Ｉ1及びＩ2に返される。ま
た、比較器のスイッチングにより、ノード４０に変換器
のデジタルパルスストリーム出力が生成される。典型的
な差動シグマデルタ変換器の設計及び動作に関する更に
詳細な説明については、B.E.Boser及びB.A.Wooleyによ
る「The Design of Sigma-Delta Modulation Analog-to
-Digital Converters」（IEEE Journal of Solid State
Circuits, Vol.23, No.6, 1988年12月）と題する論文
を参照されたい。
換器７の入力ノード３３，３４に接続されている。この
シグマデルタ変換器は、差動アナログ入力電圧を、その
アナログ入力電圧に比例した時間平均値を有するデジタ
ルパルスストリームへと変換する。変換器内では、その
変換器の入力ノードが、第１の積分器Ｉ1の差動入力３
５，３７に接続されている。Ｉ1の出力３９，４１は、
第２の積分器Ｉ2の差動入力４３，４５に接続されてい
る。Ｉ2の差動出力４７，４９は、比較器Ｃ1の入力５
１，５３に別個に接続されている。変換器内のフィード
バック制御は、比較器の出力ノード４０とＩ1及びＩ2の
差動入力との間に接続された負フィードバックループ３
６，３８を介して確立される。比較器の出力により、精
密アナログ電圧ＶREF1または接地電位との何れかにスイ
ッチングが行われて積分器Ｉ1及びＩ2に返される。ま
た、比較器のスイッチングにより、ノード４０に変換器
のデジタルパルスストリーム出力が生成される。典型的
な差動シグマデルタ変換器の設計及び動作に関する更に
詳細な説明については、B.E.Boser及びB.A.Wooleyによ
る「The Design of Sigma-Delta Modulation Analog-to
-Digital Converters」（IEEE Journal of Solid State
Circuits, Vol.23, No.6, 1988年12月）と題する論文
を参照されたい。
【００２１】好適実施例の場合、積分器Ｉ1，Ｉ2は、そ
れぞれ、チョッパ安定化演算増幅器４２，４４、及び精
密に整合されたスイッチトキャパシタ回路４６，４８を
含む。積分器内で用いられる典型的なチョッパ安定化演
算増幅器の更に詳細な説明については、K.C.Hsieh他に
よる「A Low-Noise Chopper-Stabilized DifferentialS
witched-Capacitor Filtering Technique」（IEEE Jour
nal of Solid State Circuits, Vol.SC-16, No.6, 1981
年12月）と題する論文を参照されたい。チョッパ安定化
演算増幅器４２，４４は好適なものである。これは、そ
の増幅器が、ノイズを生成する直流オフセットを、アナ
ログ入力電圧のベースバンド外の高周波数帯域中へと押
しやるからである。次に、低域通過フィルタ（図示せ
ず）を用いることにより、精確な検知動作に必要な対象
となる帯域幅中の低周波及び直流信号を妨害することな
く、ノイズを濾波することができる。スイッチトキャパ
シタによる実施も、代替案としてのＡ／Ｄ変換器の構成
に比べて、集積回路のプロセスドリフトに対する感度を
抑えるので、望ましいものである。スイッチの精密な整
合をとった場合には、信号に依存した電荷注入によるノ
イズが最小限に抑えられるので、センサの総合的な精度
が更に向上する。
れぞれ、チョッパ安定化演算増幅器４２，４４、及び精
密に整合されたスイッチトキャパシタ回路４６，４８を
含む。積分器内で用いられる典型的なチョッパ安定化演
算増幅器の更に詳細な説明については、K.C.Hsieh他に
よる「A Low-Noise Chopper-Stabilized DifferentialS
witched-Capacitor Filtering Technique」（IEEE Jour
nal of Solid State Circuits, Vol.SC-16, No.6, 1981
年12月）と題する論文を参照されたい。チョッパ安定化
演算増幅器４２，４４は好適なものである。これは、そ
の増幅器が、ノイズを生成する直流オフセットを、アナ
ログ入力電圧のベースバンド外の高周波数帯域中へと押
しやるからである。次に、低域通過フィルタ（図示せ
ず）を用いることにより、精確な検知動作に必要な対象
となる帯域幅中の低周波及び直流信号を妨害することな
く、ノイズを濾波することができる。スイッチトキャパ
シタによる実施も、代替案としてのＡ／Ｄ変換器の構成
に比べて、集積回路のプロセスドリフトに対する感度を
抑えるので、望ましいものである。スイッチの精密な整
合をとった場合には、信号に依存した電荷注入によるノ
イズが最小限に抑えられるので、センサの総合的な精度
が更に向上する。
【００２２】分離増幅器内におけるシグマデルタ変換器
の使用により、いくつかの望ましい特徴が得られる。シ
グマデルタ変換器は、高価でかさばるアンチエーリアシ
ングフィルタを用いることなく、精確なＡ／Ｄ変換を可
能にする高いオーバサンプリング率(oversampling rat
e)、及び、５０ｋＨｚ〜７０ｋＨｚの比較的広い入力帯
域幅を利用していることが理解されよう。変換器の完全
な差動構成により、ノイズを一次まで大幅に削減する高
いコモンモード除去(common mode rejection)が提供さ
れ、センサ全体の精度が向上することになる。更に、こ
うした変換器は、その占有空間量が比較的少なく、ＣＭ
ＯＳチップ上に製造するのが比較的容易である。
の使用により、いくつかの望ましい特徴が得られる。シ
グマデルタ変換器は、高価でかさばるアンチエーリアシ
ングフィルタを用いることなく、精確なＡ／Ｄ変換を可
能にする高いオーバサンプリング率(oversampling rat
e)、及び、５０ｋＨｚ〜７０ｋＨｚの比較的広い入力帯
域幅を利用していることが理解されよう。変換器の完全
な差動構成により、ノイズを一次まで大幅に削減する高
いコモンモード除去(common mode rejection)が提供さ
れ、センサ全体の精度が向上することになる。更に、こ
うした変換器は、その占有空間量が比較的少なく、ＣＭ
ＯＳチップ上に製造するのが比較的容易である。
【００２３】シグマデルタ変換器からのデジタルパルス
ストリーム出力は、アナログ入力信号をパルス密度変調
形式にエンコードしたものである。パルス密度変調で
は、アナログ入力信号の振幅情報は、所定の時間間隔中
に生成された出力パルスの密度に含まれる。アナログ信
号の最小振幅及び最大振幅のそれぞれは、その時間間隔
内にパルスが存在しないことにより表される。アナログ
入力電圧の最小振幅は、その時間間隔にわたる連続低レ
ベル（ゼロ）出力によって示される。逆に、アナログ入
力電圧の最大振幅は、その時間間隔にわたる高レベル
（１）出力によって示される。振幅がレール（ＶREF1ま
たは−ＶREF1）から変位するにつれて、その時間間隔内
の出力におけるパルス密度が増加する。これは、振幅が
レールの中間点に近づくことを示すものである。
ストリーム出力は、アナログ入力信号をパルス密度変調
形式にエンコードしたものである。パルス密度変調で
は、アナログ入力信号の振幅情報は、所定の時間間隔中
に生成された出力パルスの密度に含まれる。アナログ信
号の最小振幅及び最大振幅のそれぞれは、その時間間隔
内にパルスが存在しないことにより表される。アナログ
入力電圧の最小振幅は、その時間間隔にわたる連続低レ
ベル（ゼロ）出力によって示される。逆に、アナログ入
力電圧の最大振幅は、その時間間隔にわたる高レベル
（１）出力によって示される。振幅がレール（ＶREF1ま
たは−ＶREF1）から変位するにつれて、その時間間隔内
の出力におけるパルス密度が増加する。これは、振幅が
レールの中間点に近づくことを示すものである。
【００２４】デジタルパルスストリーム出力は、アナロ
グ入力電圧の極めて精確なデジタル複製であるが、発光
ダイオード１３の固有の非線形性のため、光学的に伝送
される場合に、そのデジタルパルスストリームの時間平
均に歪みが生じることになる。このパルス幅の歪みによ
って、精密な用途では許容できない誤差成分が増幅器の
出力チップ３（受信端）で形成されることになる。この
歪みを防止するため、シグマデルタ変換器からのデジタ
ルパルスストリームは、その変換器の出力４０に接続さ
れたエンコーダ９によってエッジエンコードされる。エ
ンコーダは、入力５０を介してエンコーダに入ってくる
デジタルパルスストリームにおける全てのエッジについ
て、エンコーダ出力５２から定電流源１１の入力５４に
パルスを送る。従って、電流源の出力５６は、オフチッ
プＬＥＤ１３に対し、そのＬＥＤが光信号を発生するの
に十分な電源電流を供給する。ＬＥＤに入力される信号
のエッジエンコードにより、ＬＥＤの非線形性に起因し
て信号にパルス幅歪み誤差が生じるということがなくな
る。
グ入力電圧の極めて精確なデジタル複製であるが、発光
ダイオード１３の固有の非線形性のため、光学的に伝送
される場合に、そのデジタルパルスストリームの時間平
均に歪みが生じることになる。このパルス幅の歪みによ
って、精密な用途では許容できない誤差成分が増幅器の
出力チップ３（受信端）で形成されることになる。この
歪みを防止するため、シグマデルタ変換器からのデジタ
ルパルスストリームは、その変換器の出力４０に接続さ
れたエンコーダ９によってエッジエンコードされる。エ
ンコーダは、入力５０を介してエンコーダに入ってくる
デジタルパルスストリームにおける全てのエッジについ
て、エンコーダ出力５２から定電流源１１の入力５４に
パルスを送る。従って、電流源の出力５６は、オフチッ
プＬＥＤ１３に対し、そのＬＥＤが光信号を発生するの
に十分な電源電流を供給する。ＬＥＤに入力される信号
のエッジエンコードにより、ＬＥＤの非線形性に起因し
て信号にパルス幅歪み誤差が生じるということがなくな
る。
【００２５】図４には典型的なエッジエンコード回路９
が示されている。エッジエンコーダは、同期エッジ検出
器５８及び高状態パルス引き伸ばし回路５９から構成さ
れる。デジタルパルスストリームは、エッジエンコーダ
内の第１のＤフリップフロップＤ１に接続された入力ノ
ード５０を介してエンコーダに入る。前記第１のＤフリ
ップフロップＤ１のＱ出力は、第２のＤフリップフロッ
プＤ２のＤ入力、及び、排他的ＯＲゲートＸＯＲの第１
の入力６０に接続されている。前記第２のＤフリップフ
ロップＤ２のＱ出力は、前記排他的ＯＲゲートＸＯＲの
第２の入力６２に接続されている。前記第１，第２のＤ
フリップフロップＤ１，Ｄ２は、それぞれ、電圧制御発
振器（ＶＣＯ）（図５参照）からの非反転方形波クロッ
ク信号ＥＣＬＫによってクロックされる。ＸＯＲの出力
６４は、ＮＡＮＤゲートＮＡＮＤ１の第１の入力６６に
接続されている。ＮＡＮＤ１の第２の入力６８は、ＶＣ
Ｏ（図５参照）から反転クロック信号バーＥＣＬＫを受
信する。ＮＡＮＤ１の出力６９は、３入力ＮＡＮＤゲー
トＮＡＮＤ３の第１の入力７６に接続される。ＮＡＮＤ
３の出力７９は、定電流源１１の入力５４（図３参照）
に接続される。
が示されている。エッジエンコーダは、同期エッジ検出
器５８及び高状態パルス引き伸ばし回路５９から構成さ
れる。デジタルパルスストリームは、エッジエンコーダ
内の第１のＤフリップフロップＤ１に接続された入力ノ
ード５０を介してエンコーダに入る。前記第１のＤフリ
ップフロップＤ１のＱ出力は、第２のＤフリップフロッ
プＤ２のＤ入力、及び、排他的ＯＲゲートＸＯＲの第１
の入力６０に接続されている。前記第２のＤフリップフ
ロップＤ２のＱ出力は、前記排他的ＯＲゲートＸＯＲの
第２の入力６２に接続されている。前記第１，第２のＤ
フリップフロップＤ１，Ｄ２は、それぞれ、電圧制御発
振器（ＶＣＯ）（図５参照）からの非反転方形波クロッ
ク信号ＥＣＬＫによってクロックされる。ＸＯＲの出力
６４は、ＮＡＮＤゲートＮＡＮＤ１の第１の入力６６に
接続されている。ＮＡＮＤ１の第２の入力６８は、ＶＣ
Ｏ（図５参照）から反転クロック信号バーＥＣＬＫを受
信する。ＮＡＮＤ１の出力６９は、３入力ＮＡＮＤゲー
トＮＡＮＤ３の第１の入力７６に接続される。ＮＡＮＤ
３の出力７９は、定電流源１１の入力５４（図３参照）
に接続される。
【００２６】エンコーダ回路は、エッジエンコードの原
理に基づいて機能する。このエンコード回路は、入力デ
ータの全てのアップエッジ（立ち上がりエッジ）及びダ
ウンエッジ（たち下がりエッジ）毎に出力パルスを発生
する。これらのパルスは後に詳述するデコーダ１９（図
７参照）のトグルフリップフロップ（ＦＦ）回路１１０
に送られ、各パルスのアップエッジで状態が変更され
る。入力データの状態が変化する毎にエンコーダが出力
パルスを生成し、このパルスが出力チップに送られて、
トグルＦＦ回路の状態を変化させる。トグルＦＦ回路
は、パルスのアップエッジのタイミングにしか反応しな
いので、伝送されるパルスのパルス幅歪みは、デコーダ
回路によって無視され、送信データに影響を与えるとい
うことはない。
理に基づいて機能する。このエンコード回路は、入力デ
ータの全てのアップエッジ（立ち上がりエッジ）及びダ
ウンエッジ（たち下がりエッジ）毎に出力パルスを発生
する。これらのパルスは後に詳述するデコーダ１９（図
７参照）のトグルフリップフロップ（ＦＦ）回路１１０
に送られ、各パルスのアップエッジで状態が変更され
る。入力データの状態が変化する毎にエンコーダが出力
パルスを生成し、このパルスが出力チップに送られて、
トグルＦＦ回路の状態を変化させる。トグルＦＦ回路
は、パルスのアップエッジのタイミングにしか反応しな
いので、伝送されるパルスのパルス幅歪みは、デコーダ
回路によって無視され、送信データに影響を与えるとい
うことはない。
【００２７】エンコーダへのデジタルパルスストリーム
が、１行中に２つ以上の「高レベル」信号を含む場合、
高状態パルス引き伸ばし回路５９は、伸長されたパルス
を定電流源に対して生成する。その定電流源は、前記伸
長されたパルスに対応する時間にわたってＬＥＤに電流
を送出する。この伸長されたパルスにより、光学アイソ
レータの出力チップにおけるデコーダがデジタル信号に
「ロックオン」し、精確な信号位相を有することにな
る。
が、１行中に２つ以上の「高レベル」信号を含む場合、
高状態パルス引き伸ばし回路５９は、伸長されたパルス
を定電流源に対して生成する。その定電流源は、前記伸
長されたパルスに対応する時間にわたってＬＥＤに電流
を送出する。この伸長されたパルスにより、光学アイソ
レータの出力チップにおけるデコーダがデジタル信号に
「ロックオン」し、精確な信号位相を有することにな
る。
【００２８】高状態パルス引き伸ばし回路５９は、ＮＡ
ＮＤゲートＮＡＮＤ２と、整合がとられた一対のＤフリ
ップフロップＤ３，Ｄ４とから構成される。入力ノード
５０におけるシグマデルタ変調器からのデジタルパルス
ストリームは、ＮＡＮＤ２の第１の入力７０に加えられ
る。ＮＡＮＤ２への第２の入力７２は、エッジ検出回路
５８におけるＤ１のＱ出力に接続される。ＮＡＮＤ２の
出力７４は、Ｄ３のＤ入力に加えられる。Ｄ３へのＣＬ
Ｋ入力は、ＶＣＯ（図５参照）からの反転クロック信号
バーＥＣＬＫを受信する。Ｄ３のＱ出力は、Ｄフリップ
フロップＤ４のＤ入力及びＮＡＮＤ３の第２の入力７７
に接続される。Ｄ４へのＣＬＫ入力は、ＶＣＯ（図５参
照）からの非反転クロック信号ＥＣＬＫを受信する。Ｄ
４のＱ出力は、ＮＡＮＤ３の第３の入力７８に接続され
る。ＮＡＮＤ３の出力７９は、エンコーダ回路の出力ノ
ード５２及び定電流源１１の入力５４（図３参照）に接
続される。
ＮＤゲートＮＡＮＤ２と、整合がとられた一対のＤフリ
ップフロップＤ３，Ｄ４とから構成される。入力ノード
５０におけるシグマデルタ変調器からのデジタルパルス
ストリームは、ＮＡＮＤ２の第１の入力７０に加えられ
る。ＮＡＮＤ２への第２の入力７２は、エッジ検出回路
５８におけるＤ１のＱ出力に接続される。ＮＡＮＤ２の
出力７４は、Ｄ３のＤ入力に加えられる。Ｄ３へのＣＬ
Ｋ入力は、ＶＣＯ（図５参照）からの反転クロック信号
バーＥＣＬＫを受信する。Ｄ３のＱ出力は、Ｄフリップ
フロップＤ４のＤ入力及びＮＡＮＤ３の第２の入力７７
に接続される。Ｄ４へのＣＬＫ入力は、ＶＣＯ（図５参
照）からの非反転クロック信号ＥＣＬＫを受信する。Ｄ
４のＱ出力は、ＮＡＮＤ３の第３の入力７８に接続され
る。ＮＡＮＤ３の出力７９は、エンコーダ回路の出力ノ
ード５２及び定電流源１１の入力５４（図３参照）に接
続される。
【００２９】更に長いパルスは、デコーダ１９（図７参
照）のデュアルワンショット（ツーショット）回路によ
って検出され、トグルＦＦ回路１１０（図７参照）を精
確な状態にセットするのに用いられる。この種のエンコ
ード操作では、シグマデルタ出力が１クロック期間を超
えて高レベル状態となった場合に、デコーダがこれを検
出してトグルＦＦ回路を高レベル状態にセットする。更
に、シグマデルタ出力信号の低レベルに対応するエッジ
毎に短いパルスしか送られないので、シグマデルタ出力
が１クロック期間を超えて低レベル状態となった場合に
は、デコーダは、やはりこれを検出してトグルＦＦ回路
を低レベル状態にセットする。
照）のデュアルワンショット（ツーショット）回路によ
って検出され、トグルＦＦ回路１１０（図７参照）を精
確な状態にセットするのに用いられる。この種のエンコ
ード操作では、シグマデルタ出力が１クロック期間を超
えて高レベル状態となった場合に、デコーダがこれを検
出してトグルＦＦ回路を高レベル状態にセットする。更
に、シグマデルタ出力信号の低レベルに対応するエッジ
毎に短いパルスしか送られないので、シグマデルタ出力
が１クロック期間を超えて低レベル状態となった場合に
は、デコーダは、やはりこれを検出してトグルＦＦ回路
を低レベル状態にセットする。
【００３０】ここで再び図３を参照する。定電流源１１
は、ＬＥＤのスイッチングにより生じる電源電流の変化
を減少させることによってノイズを更に最小限にとどめ
る。電流は、それがＬＥＤに流れない場合には、オフに
されるのではなく、パス(pass)トランジスタ（図示せ
ず）を通って接地へと流される。これにより、システム
全体に対する制約となる電源の変動が防止され、分離増
幅器の出力の精度に悪影響を与える電源ノイズが最小限
に抑えられる。
は、ＬＥＤのスイッチングにより生じる電源電流の変化
を減少させることによってノイズを更に最小限にとどめ
る。電流は、それがＬＥＤに流れない場合には、オフに
されるのではなく、パス(pass)トランジスタ（図示せ
ず）を通って接地へと流される。これにより、システム
全体に対する制約となる電源の変動が防止され、分離増
幅器の出力の精度に悪影響を与える電源ノイズが最小限
に抑えられる。
【００３１】ここで図６を参照する。送信ＬＥＤは、グ
リッド式光学シールド８０を介して受信フォトダイオー
ド１５に光学的に連結されている。フォトダイオードの
陽極は接地されている。また、フォトダイオードの陰極
は、増幅器の受信端（出力チップ）の光学データ回復部
１７にフォトダイオード電流を供給する。
リッド式光学シールド８０を介して受信フォトダイオー
ド１５に光学的に連結されている。フォトダイオードの
陽極は接地されている。また、フォトダイオードの陰極
は、増幅器の受信端（出力チップ）の光学データ回復部
１７にフォトダイオード電流を供給する。
【００３２】光学回復部１７は、入力チップからのエン
コードされたデジタルデータの再現を行う。フォトダイ
オード電流が、伝達インピーダンス(transimpedance)増
幅器８２及び単一利得演算増幅器８４に供給されて、そ
の増幅器の個々の出力８５，８７に出力電圧Ｖo及び追
随基準電圧が発生する。この電圧が、抵抗ＲＴＨ１，Ｒ
ＴＨ２及びコンデンサＣＴＨから成る遅延減衰分圧器に
印加されて、しきい値電圧ＶTHが発生する。典型的な実
施例では、フォトダイオードから電流が流れない場合に
はＶoは０ボルト(ＡＣ)になり、また、ＬＥＤからの光
によりフォトダイオードが作動した場合には約４００ｍ
Ｖ(ＡＣ)まで上昇する。しきい値電圧ＶTHはＶoの変化
に追従する。光学回復部の出力端子８６，８８は、電圧
比較器９０の入力９２，９４（Ｖo、ＶTH）に接続され
る。典型的な比較器は、入力９２におけるＶoが入力９
４におけるＶTHに比べて正になった場合にその出力から
ＯＮ信号を生成するよう動作する。従って、比較器の出
力は、その入力における相対電圧が極性を逆転させる毎
にスイッチングを行う。
コードされたデジタルデータの再現を行う。フォトダイ
オード電流が、伝達インピーダンス(transimpedance)増
幅器８２及び単一利得演算増幅器８４に供給されて、そ
の増幅器の個々の出力８５，８７に出力電圧Ｖo及び追
随基準電圧が発生する。この電圧が、抵抗ＲＴＨ１，Ｒ
ＴＨ２及びコンデンサＣＴＨから成る遅延減衰分圧器に
印加されて、しきい値電圧ＶTHが発生する。典型的な実
施例では、フォトダイオードから電流が流れない場合に
はＶoは０ボルト(ＡＣ)になり、また、ＬＥＤからの光
によりフォトダイオードが作動した場合には約４００ｍ
Ｖ(ＡＣ)まで上昇する。しきい値電圧ＶTHはＶoの変化
に追従する。光学回復部の出力端子８６，８８は、電圧
比較器９０の入力９２，９４（Ｖo、ＶTH）に接続され
る。典型的な比較器は、入力９２におけるＶoが入力９
４におけるＶTHに比べて正になった場合にその出力から
ＯＮ信号を生成するよう動作する。従って、比較器の出
力は、その入力における相対電圧が極性を逆転させる毎
にスイッチングを行う。
【００３３】光学回復部は、比較器９０の高速スイッチ
ングによりエンコード化デジタル信号を再現することを
可能にする。この高速スイッチングにより、分離増幅器
の総合速度が増し、増幅器への差動入力電圧の連続的な
検知が可能になる。光学分離増幅器の光学回復部に関す
る更に詳細な説明については、米国特許第5,061,859号
を参照のこと。
ングによりエンコード化デジタル信号を再現することを
可能にする。この高速スイッチングにより、分離増幅器
の総合速度が増し、増幅器への差動入力電圧の連続的な
検知が可能になる。光学分離増幅器の光学回復部に関す
る更に詳細な説明については、米国特許第5,061,859号
を参照のこと。
【００３４】本発明の光学回復部と前記特許に開示の光
学回復部との重要な相違は、本発明では、単一利得バッ
ファによって駆動されるのではなく、グリッド式ポリシ
リコンフォトダイオードシールド８０が接地されてい
る、という点である。このシールドが迷走電気信号を取
り出して接地へ送ることにより、その迷走信号によって
ノイズが生じるのを防止することができる。本発明で
は、単一利得バッファの代わりにシールドを接地するこ
とにより、優れた分離モード除去が得られる。従って、
増幅器の受信側は、向上された精度を維持するものとな
る。
学回復部との重要な相違は、本発明では、単一利得バッ
ファによって駆動されるのではなく、グリッド式ポリシ
リコンフォトダイオードシールド８０が接地されてい
る、という点である。このシールドが迷走電気信号を取
り出して接地へ送ることにより、その迷走信号によって
ノイズが生じるのを防止することができる。本発明で
は、単一利得バッファの代わりにシールドを接地するこ
とにより、優れた分離モード除去が得られる。従って、
増幅器の受信側は、向上された精度を維持するものとな
る。
【００３５】ここで図７を参照する。比較器９０（図６
参照）は、入力チップのエンコーダ９によってエンコー
ドされた信号のエッジを読み出すデコーダ回路１９に接
続される。パルスの正エッジだけを調べることにより、
信号の光学伝送によるパルス幅歪みが排除される。比較
器９０からの出力信号は、デコーダ１９内のデュアルワ
ンショットフリップフロップ（ツーショット）Ｔ１のＤ
ＡＴＡ入力及びインバータ１００に加えられる。インバ
ータ１００の出力は、Ｔ１のＮＤＡＴＡ入力と、時間遅
延インバータ回路１０２の入力１０４とに加えられる。
ツーショットのＣＬＥＡＲ出力は、第１のＤフリップフ
ロップＤ５のＰＮ入力と、Ｄ５と同一のものである第２
のＤフリップフロップＤ６のＣＮ入力に接続される。前
記Ｄ５及び前記Ｄ６はトグルフリップフロップ回路１１
０を形成している。Ｔ１のＰＲＥＳＥＴ出力は、Ｄ５の
ＣＮ入力及びＤ６のＰＮ入力に接続される。時間遅延回
路１０２の出力１１６は、Ｄ５及びＤ６の両方のクロッ
ク入力に接続されている。Ｄ５のＱＮ出力はＤ５のＤ入
力に接続され、Ｄ６のＱＮ出力はＤ６のＤ入力に接続さ
れている。Ｄ５及びＤ６のＱ出力は、出力ノード１２４
及び１２６において、従来のＨブリッジ型Ｄ／Ａ変換器
２１へ差動入力として加えられる。２つの整合のとれた
ＤフリップフロップからのＱ出力の望ましい利用によ
り、同じフリップフロップからの２つの出力Ｑ，ＱＮを
利用した場合に比べて、シングルエンド信号から作動信
号への優れた信号変換が可能になる。
参照）は、入力チップのエンコーダ９によってエンコー
ドされた信号のエッジを読み出すデコーダ回路１９に接
続される。パルスの正エッジだけを調べることにより、
信号の光学伝送によるパルス幅歪みが排除される。比較
器９０からの出力信号は、デコーダ１９内のデュアルワ
ンショットフリップフロップ（ツーショット）Ｔ１のＤ
ＡＴＡ入力及びインバータ１００に加えられる。インバ
ータ１００の出力は、Ｔ１のＮＤＡＴＡ入力と、時間遅
延インバータ回路１０２の入力１０４とに加えられる。
ツーショットのＣＬＥＡＲ出力は、第１のＤフリップフ
ロップＤ５のＰＮ入力と、Ｄ５と同一のものである第２
のＤフリップフロップＤ６のＣＮ入力に接続される。前
記Ｄ５及び前記Ｄ６はトグルフリップフロップ回路１１
０を形成している。Ｔ１のＰＲＥＳＥＴ出力は、Ｄ５の
ＣＮ入力及びＤ６のＰＮ入力に接続される。時間遅延回
路１０２の出力１１６は、Ｄ５及びＤ６の両方のクロッ
ク入力に接続されている。Ｄ５のＱＮ出力はＤ５のＤ入
力に接続され、Ｄ６のＱＮ出力はＤ６のＤ入力に接続さ
れている。Ｄ５及びＤ６のＱ出力は、出力ノード１２４
及び１２６において、従来のＨブリッジ型Ｄ／Ａ変換器
２１へ差動入力として加えられる。２つの整合のとれた
ＤフリップフロップからのＱ出力の望ましい利用によ
り、同じフリップフロップからの２つの出力Ｑ，ＱＮを
利用した場合に比べて、シングルエンド信号から作動信
号への優れた信号変換が可能になる。
【００３６】デコーダの動作は以下に示す通りである。
比較器Ｃ１が、その入力９２，９４の間の差パルスを真
のデジタルレベルまで立ち上げ、次いでそのパルスが、
低状態検出器及び高状態検出器から成るデュアルワンシ
ョットＴ１に通される。Ｔ１は、不正（１８０゜位相の
ずれた）状態で誤って始動した場合に、出力データの正
確な極性を「再生(refresh)」する働きをする。到来す
るデータが（上述のように）その内部に伸長された高レ
ベルのパルスを含んでいる場合、Ｔ１の内部の高状態検
出器が作動してノードＰＲＥＳＥＴが低レベルになり、
Ｄフリップフロップの出力の一方が低レベルに、もう一
方が高レベルになる。この作用により、出力データの極
性が正確にセットされる。同様に、ある期間にわたって
データパルスが到来しないことが観測された場合には、
Ｔ１中の低状態検出器が作動してノードＣＬＥＡＲが低
レベルになり、２つのフリップフロップが互いに逆の状
態にセットされる。例えば、到来データが、５０％のデ
ューティサイクルの方形波（伸長パルスではない）の場
合、デュアルワンショットは何も行わず、ノードＣＬＥ
ＡＲ及びＰＲＥＳＥＴは高レベルのままとなる。次に、
立ち上がったパルスデータが、各パルス毎にトグルを行
うようセットアップされたＤフリップフロップのクロッ
クを行う。従って、出力ノード１２４，１２６は、シグ
マデルタ変換器からの送信された元のデータの各パルス
に対応する到来データの全てのアップエッジ毎にトグル
を行う。これで、元のエンコードされていないシグマデ
ルタ出力データが回復されることになる。
比較器Ｃ１が、その入力９２，９４の間の差パルスを真
のデジタルレベルまで立ち上げ、次いでそのパルスが、
低状態検出器及び高状態検出器から成るデュアルワンシ
ョットＴ１に通される。Ｔ１は、不正（１８０゜位相の
ずれた）状態で誤って始動した場合に、出力データの正
確な極性を「再生(refresh)」する働きをする。到来す
るデータが（上述のように）その内部に伸長された高レ
ベルのパルスを含んでいる場合、Ｔ１の内部の高状態検
出器が作動してノードＰＲＥＳＥＴが低レベルになり、
Ｄフリップフロップの出力の一方が低レベルに、もう一
方が高レベルになる。この作用により、出力データの極
性が正確にセットされる。同様に、ある期間にわたって
データパルスが到来しないことが観測された場合には、
Ｔ１中の低状態検出器が作動してノードＣＬＥＡＲが低
レベルになり、２つのフリップフロップが互いに逆の状
態にセットされる。例えば、到来データが、５０％のデ
ューティサイクルの方形波（伸長パルスではない）の場
合、デュアルワンショットは何も行わず、ノードＣＬＥ
ＡＲ及びＰＲＥＳＥＴは高レベルのままとなる。次に、
立ち上がったパルスデータが、各パルス毎にトグルを行
うようセットアップされたＤフリップフロップのクロッ
クを行う。従って、出力ノード１２４，１２６は、シグ
マデルタ変換器からの送信された元のデータの各パルス
に対応する到来データの全てのアップエッジ毎にトグル
を行う。これで、元のエンコードされていないシグマデ
ルタ出力データが回復されることになる。
【００３７】ツーショットタイミング回路（図８参照）
が、入力チップにおける電圧制御発振器（図５参照）の
クロック周期を追随するように設計されているので、エ
ンコーダ９とデコーダ１９との精密な相互作用が更に増
強されることになる。以下で詳述するように、この追随
により光学分離増幅器全体の精度が大幅に向上する。
が、入力チップにおける電圧制御発振器（図５参照）の
クロック周期を追随するように設計されているので、エ
ンコーダ９とデコーダ１９との精密な相互作用が更に増
強されることになる。以下で詳述するように、この追随
により光学分離増幅器全体の精度が大幅に向上する。
【００３８】図５は、エンコーダ回路（図４参照）のた
めの従来の電圧制御発振器ＶＣＯを示すものである。こ
のＶＣＯは、対称的に設計されており、ノード１９８，
２００に約５０％のデューティファクタの方形波出力を
生成する。ＶREF1を基準電圧とする電流源ＩOSCが、一
対のＣＭＯＳインバータ１６２，１６４中のｐチャネル
トランジスタ１５８，１６０のソース１５４，１５６に
接続されている。ＣＭＯＳインバータの出力１６６，１
６８は、コンデンサＣＯＳＣの両端に接続され、及び、
一対の整合のとれた演算増幅器ＯＡ１，ＯＡ２の非反転
入力１７０，１７２にそれぞれ接続されている。演算増
幅器の非反転入力１７４，１７６は、両方とも電圧源Ｖ
THに接続されている。ＯＡ１の出力１７８は、第１のＮ
ＯＲゲートＮＯＲ１の第１の入力１８２に接続されてい
る。ＯＡ２の出力１８０は、ＮＯＲ１と電気的に整合さ
れた第２のＮＯＲゲートＮＯＲ２の第１の入力１８４に
接続されている。ＮＯＲ１及びＮＯＲ２の出力１８６，
１８８は、ＮＯＲ１及びＮＯＲ２の第２の入力１９０，
１９２に交差接続されている。ＮＯＲ１及びＮＯＲ２の
それぞれの出力１８６，１８８は、それぞれインバータ
１９４，１９６に接続されている。インバータ１９４の
出力１９８は、エンコーダ（図４参照）へのクロック信
号バーＥＣＬＫであり、またインバータ１９６の出力２
００は、エンコーダ（図４参照）へのその反転クロック
信号ＥＣＬＫである。
めの従来の電圧制御発振器ＶＣＯを示すものである。こ
のＶＣＯは、対称的に設計されており、ノード１９８，
２００に約５０％のデューティファクタの方形波出力を
生成する。ＶREF1を基準電圧とする電流源ＩOSCが、一
対のＣＭＯＳインバータ１６２，１６４中のｐチャネル
トランジスタ１５８，１６０のソース１５４，１５６に
接続されている。ＣＭＯＳインバータの出力１６６，１
６８は、コンデンサＣＯＳＣの両端に接続され、及び、
一対の整合のとれた演算増幅器ＯＡ１，ＯＡ２の非反転
入力１７０，１７２にそれぞれ接続されている。演算増
幅器の非反転入力１７４，１７６は、両方とも電圧源Ｖ
THに接続されている。ＯＡ１の出力１７８は、第１のＮ
ＯＲゲートＮＯＲ１の第１の入力１８２に接続されてい
る。ＯＡ２の出力１８０は、ＮＯＲ１と電気的に整合さ
れた第２のＮＯＲゲートＮＯＲ２の第１の入力１８４に
接続されている。ＮＯＲ１及びＮＯＲ２の出力１８６，
１８８は、ＮＯＲ１及びＮＯＲ２の第２の入力１９０，
１９２に交差接続されている。ＮＯＲ１及びＮＯＲ２の
それぞれの出力１８６，１８８は、それぞれインバータ
１９４，１９６に接続されている。インバータ１９４の
出力１９８は、エンコーダ（図４参照）へのクロック信
号バーＥＣＬＫであり、またインバータ１９６の出力２
００は、エンコーダ（図４参照）へのその反転クロック
信号ＥＣＬＫである。
【００３９】３つの主な要素、即ち、電流源ＩOSCの振
幅と、コンデンサＣＯＳＣの値と、比較器のしきい値電
圧ＶTHとにより、ＶＣＯの発振周期が決まるという点に
留意されたい。極めて安定した予測可能な周波数特性を
得るため、ＶTHだけでなく、ＩOSCも、内部精密電圧基
準ＶREF1を基準にしている。
幅と、コンデンサＣＯＳＣの値と、比較器のしきい値電
圧ＶTHとにより、ＶＣＯの発振周期が決まるという点に
留意されたい。極めて安定した予測可能な周波数特性を
得るため、ＶTHだけでなく、ＩOSCも、内部精密電圧基
準ＶREF1を基準にしている。
【００４０】ここで図８を参照する。同図は、ツーショ
ットＴ１のためのタイミング回路を示すものである。ツ
ーショットＴ１は、ワンショットＴ１Ａ，Ｔ１Ｂから構
成される。Ｔ１のＤＡＴＡ入力は、Ｔ１Ａにおいて、Ｏ
ＲゲートＯＲＡの第１の入力２０２と、ｎチャネルＭＯ
ＳＦＥＴ２０６のゲート２０４とに接続されている。Ｎ
ＭＯＳのソース２０８は、電圧源ＶTHを介して演算増幅
器ＯＡ３の非反転入力２１０に接続されている。ＮＭＯ
Ｓのドレーンは、演算増幅器ＯＡ３の反転入力２０９に
接続されている。コンデンサＣＣＬは、ＮＭＯＳのソー
ス２０８とドレーン２１２との間に接続されている。Ｔ
１Ａ用の電源は、第２のチップ基準電圧源ＶREF2から得
られる電流源ＩCLによるものである。演算増幅器の出力
２１４は、ＯＲゲートの第２の入力２１６に接続され
る。ＯＲゲートの出力２１８は、ツーショットＴ１のＣ
ＬＥＡＲ出力に接続される。
ットＴ１のためのタイミング回路を示すものである。ツ
ーショットＴ１は、ワンショットＴ１Ａ，Ｔ１Ｂから構
成される。Ｔ１のＤＡＴＡ入力は、Ｔ１Ａにおいて、Ｏ
ＲゲートＯＲＡの第１の入力２０２と、ｎチャネルＭＯ
ＳＦＥＴ２０６のゲート２０４とに接続されている。Ｎ
ＭＯＳのソース２０８は、電圧源ＶTHを介して演算増幅
器ＯＡ３の非反転入力２１０に接続されている。ＮＭＯ
Ｓのドレーンは、演算増幅器ＯＡ３の反転入力２０９に
接続されている。コンデンサＣＣＬは、ＮＭＯＳのソー
ス２０８とドレーン２１２との間に接続されている。Ｔ
１Ａ用の電源は、第２のチップ基準電圧源ＶREF2から得
られる電流源ＩCLによるものである。演算増幅器の出力
２１４は、ＯＲゲートの第２の入力２１６に接続され
る。ＯＲゲートの出力２１８は、ツーショットＴ１のＣ
ＬＥＡＲ出力に接続される。
【００４１】第２のワンショットＴ１Ｂの動作及びレイ
アウトは、Ｔ１Ｂへの入力がツーショットＴ１へのＮＤ
ＡＴＡ入力である（ＤＡＴＡ入力ではない）点を除き、
Ｔ１Ａとほぼ同様であり、Ｔ１Ｂからの出力は、ツーシ
ョットＴ１からのＰＲＥＳＥＴ出力となる。また、Ｔ１
Ｂに用いられるコンデンサはＣＰＲであり（ＣＣＬでは
ない）、同Ｔ１Ｂに用いられる電流源はＩPRである（Ｉ
CLではない）。
アウトは、Ｔ１Ｂへの入力がツーショットＴ１へのＮＤ
ＡＴＡ入力である（ＤＡＴＡ入力ではない）点を除き、
Ｔ１Ａとほぼ同様であり、Ｔ１Ｂからの出力は、ツーシ
ョットＴ１からのＰＲＥＳＥＴ出力となる。また、Ｔ１
Ｂに用いられるコンデンサはＣＰＲであり（ＣＣＬでは
ない）、同Ｔ１Ｂに用いられる電流源はＩPRである（Ｉ
CLではない）。
【００４２】ツーショットタイマ回路は、そのタイミン
グ周期が入力チップの電圧制御発振器のクロック周期を
追随するように設計される。その発振器と同様に、３つ
の主な要素、即ち、電流源ＩCL,ＩPRの振幅、タイミン
グコンデンサＣＣＬ,ＣＰＲの値、及び、比較器のしき
い値電圧ＶTHによって、ツーショット回路のタイミング
周期が決まる。電圧制御発振器の場合のように、極めて
安定した予測可能なタイミング特性を得るために、
ＩCL，ＩPR，ＶTHは、オンチップ精密電圧基準ＶREF 2を
基準にしている。電圧制御発振器及びツーショットタイ
マの主なタイミング要素が整合するので、その２つの回
路は、温度及びＩＣのプロセスの変化に関して互いに追
随し、シグマデルタ出力データの精確なデコードを提供
する。
グ周期が入力チップの電圧制御発振器のクロック周期を
追随するように設計される。その発振器と同様に、３つ
の主な要素、即ち、電流源ＩCL,ＩPRの振幅、タイミン
グコンデンサＣＣＬ,ＣＰＲの値、及び、比較器のしき
い値電圧ＶTHによって、ツーショット回路のタイミング
周期が決まる。電圧制御発振器の場合のように、極めて
安定した予測可能なタイミング特性を得るために、
ＩCL，ＩPR，ＶTHは、オンチップ精密電圧基準ＶREF 2を
基準にしている。電圧制御発振器及びツーショットタイ
マの主なタイミング要素が整合するので、その２つの回
路は、温度及びＩＣのプロセスの変化に関して互いに追
随し、シグマデルタ出力データの精確なデコードを提供
する。
【００４３】回復されたデジタルデータを含むフリップ
フロップの出力信号は、次いで互いに接続された一対の
ＣＭＯＳインバータ１３０，１３２から構成される図７
に示したような従来のＨブリッジ型Ｄ／Ａ変換器へと送
られる。この回路の出力ＳＤＡ，ＳＤＢは、２つの精密
アナログ電圧ＶREF2，ＶREF2×３の間でスイッチングを
行う。こうして、ノード１２４，１２６におけるデジタ
ルデータが、同一のデューティサイクルを有するアナロ
グデータに変換される。Ｈブリッジ型Ｄ／Ａ変換器に用
いられるアナログ電圧源（ＶREF2）２９は、光カプラ
（図１参照）のＬＥＤ入力チップ２における同様のアナ
ログ電圧源（ＶREF1）２７と電気的に整合がとられる。
利得は主に入力チップ及び出力チップの基準電圧（Ｖ
REF1，ＶREF 2）の比によって決まるので、前記整合によ
り優れた利得安定性が確保される。
フロップの出力信号は、次いで互いに接続された一対の
ＣＭＯＳインバータ１３０，１３２から構成される図７
に示したような従来のＨブリッジ型Ｄ／Ａ変換器へと送
られる。この回路の出力ＳＤＡ，ＳＤＢは、２つの精密
アナログ電圧ＶREF2，ＶREF2×３の間でスイッチングを
行う。こうして、ノード１２４，１２６におけるデジタ
ルデータが、同一のデューティサイクルを有するアナロ
グデータに変換される。Ｈブリッジ型Ｄ／Ａ変換器に用
いられるアナログ電圧源（ＶREF2）２９は、光カプラ
（図１参照）のＬＥＤ入力チップ２における同様のアナ
ログ電圧源（ＶREF1）２７と電気的に整合がとられる。
利得は主に入力チップ及び出力チップの基準電圧（Ｖ
REF1，ＶREF 2）の比によって決まるので、前記整合によ
り優れた利得安定性が確保される。
【００４４】ここで図９を参照する。同図には、２つの
チョッパ安定化演算増幅器ＯＡＡ，ＯＡＢに入力を与え
る４極ＲＣベースのフィルタが示されている。入力及び
出力コモンモード範囲は、双方とも電源の約１ボルトの
範囲内である。
チョッパ安定化演算増幅器ＯＡＡ，ＯＡＢに入力を与え
る４極ＲＣベースのフィルタが示されている。入力及び
出力コモンモード範囲は、双方とも電源の約１ボルトの
範囲内である。
【００４５】Ｄ／Ａ変換器２１からの差動アナログ出力
信号は、フィルタ２３の差動入力ノード２５０，２５２
に加えられる。ノード２５０は、直列をなす４つの抵抗
Ｒ０Ａ，Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａに接続されている。ノ
ード２５２は、直列をなす４つの抵抗Ｒ０Ｂ，Ｒ１Ｂ，
Ｒ２Ｂ，Ｒ３Ｂに接続され、その各抵抗はそれぞれ、ノ
ード２５０に接続された対応する抵抗と同じ抵抗値を有
することが望ましい。また、２つの分路コンデンサＣ０
Ａ，Ｃ０Ｂ（好適には互いに同一容量）が、ノード２５
４，２５６間に接続されている。更に、２つの分路コン
デンサＣ１Ａ，Ｃ１Ｂ（好適にはＣ０Ａ，Ｃ０Ｂと同一
容量）が、ノード２５８，２６０間に接続されている。
ノード２６２は、コンデンサＣ３Ａを介して接地され、
また演算増幅器ＯＡＡの入力ＶINAに接続されている。
ノード２６４は、コンデンサＣ３Ｂ（好適にはＣ３Ａと
同一容量）を介して接地され、また演算増幅器ＯＡＢの
入力ＶINBに接続されている。好適な実施例では、ＯＡ
Ａ，ＯＡＢは、極めて低いオフセットレベルを達成する
ために、整合がとられ、及びチョッパ安定化が施されて
いる。演算増幅器ＯＡＡの出力ＶOUTAはノード２６６に
接続され、この出力は同ＯＡＡの入力側のノード２７０
にフィードバックされる。同様に、演算増幅器ＯＡＢの
出力ＶOUTBは同ＯＡＢの入力側のノード２７２にフィー
ドバックされる。また、出力ＶOUTA，ＶOUTBは、それぞ
れ、出力チップの出力パッド２５ａ，２５ｂに接続され
ている。
信号は、フィルタ２３の差動入力ノード２５０，２５２
に加えられる。ノード２５０は、直列をなす４つの抵抗
Ｒ０Ａ，Ｒ１Ａ，Ｒ２Ａ，Ｒ３Ａに接続されている。ノ
ード２５２は、直列をなす４つの抵抗Ｒ０Ｂ，Ｒ１Ｂ，
Ｒ２Ｂ，Ｒ３Ｂに接続され、その各抵抗はそれぞれ、ノ
ード２５０に接続された対応する抵抗と同じ抵抗値を有
することが望ましい。また、２つの分路コンデンサＣ０
Ａ，Ｃ０Ｂ（好適には互いに同一容量）が、ノード２５
４，２５６間に接続されている。更に、２つの分路コン
デンサＣ１Ａ，Ｃ１Ｂ（好適にはＣ０Ａ，Ｃ０Ｂと同一
容量）が、ノード２５８，２６０間に接続されている。
ノード２６２は、コンデンサＣ３Ａを介して接地され、
また演算増幅器ＯＡＡの入力ＶINAに接続されている。
ノード２６４は、コンデンサＣ３Ｂ（好適にはＣ３Ａと
同一容量）を介して接地され、また演算増幅器ＯＡＢの
入力ＶINBに接続されている。好適な実施例では、ＯＡ
Ａ，ＯＡＢは、極めて低いオフセットレベルを達成する
ために、整合がとられ、及びチョッパ安定化が施されて
いる。演算増幅器ＯＡＡの出力ＶOUTAはノード２６６に
接続され、この出力は同ＯＡＡの入力側のノード２７０
にフィードバックされる。同様に、演算増幅器ＯＡＢの
出力ＶOUTBは同ＯＡＢの入力側のノード２７２にフィー
ドバックされる。また、出力ＶOUTA，ＶOUTBは、それぞ
れ、出力チップの出力パッド２５ａ，２５ｂに接続され
ている。
【００４６】アナログフィルタの直列抵抗には電流は流
れないことが理解されよう。それらの抵抗はＯＡＡ，Ｏ
ＡＢを駆動するために利用される。従って、それらの抵
抗が、出力パッド２５ａ，２５ｂにおけるアナログ出力
信号にオフセットを生じさせるということはない。ま
た、デコーダ１９、Ｄ／Ａ変換器２１、フィルタ２３の
完全な差動設計により、電源ノイズその他のコモンモー
ド作用が出力パッド２５ａ，２５ｂにおける差動出力信
号の精度に影響を与えることがない、ということが保証
される。
れないことが理解されよう。それらの抵抗はＯＡＡ，Ｏ
ＡＢを駆動するために利用される。従って、それらの抵
抗が、出力パッド２５ａ，２５ｂにおけるアナログ出力
信号にオフセットを生じさせるということはない。ま
た、デコーダ１９、Ｄ／Ａ変換器２１、フィルタ２３の
完全な差動設計により、電源ノイズその他のコモンモー
ド作用が出力パッド２５ａ，２５ｂにおける差動出力信
号の精度に影響を与えることがない、ということが保証
される。
【００４７】更に、以上の説明から分かるように、出力
パッドにおける差動出力信号は、入力チップ上の入力パ
ッド５ａ，５ｂに入るアナログ入力信号と線形関係を有
することになる。
パッドにおける差動出力信号は、入力チップ上の入力パ
ッド５ａ，５ｂに入るアナログ入力信号と線形関係を有
することになる。
【００４８】現在のところ好適な実施例に関して詳述し
てきたが、本発明の思想及び範囲を逸脱することのない
代替実施例が存在することは当業者には明かなことであ
ろう。例えば、さまざまなタイプのエッジエンコーダ及
びデコーダを用いることが可能である。使用されるアナ
ログフィルタ、Ｄ／Ａ変換器、及び基準電圧生成器は、
特定の用途における特定のノイズ及び利得要件を満たす
よう適応させることは簡単である。また、光学分離増幅
器全体を、異なる本数のピンを備えたＤＩＰ内に収容す
ることも可能である。
てきたが、本発明の思想及び範囲を逸脱することのない
代替実施例が存在することは当業者には明かなことであ
ろう。例えば、さまざまなタイプのエッジエンコーダ及
びデコーダを用いることが可能である。使用されるアナ
ログフィルタ、Ｄ／Ａ変換器、及び基準電圧生成器は、
特定の用途における特定のノイズ及び利得要件を満たす
よう適応させることは簡単である。また、光学分離増幅
器全体を、異なる本数のピンを備えたＤＩＰ内に収容す
ることも可能である。
【００４９】
【発明の効果】本発明は上述のように構成したので、線
形出力を提供し、完全な分離及び適正な利得を有し、そ
のそれぞれが、温度または製造プロセスの変化によって
変動をきたすことのない、電圧または電流を精確に検知
するための分離増幅器を提供することが可能となる。
形出力を提供し、完全な分離及び適正な利得を有し、そ
のそれぞれが、温度または製造プロセスの変化によって
変動をきたすことのない、電圧または電流を精確に検知
するための分離増幅器を提供することが可能となる。
【図１】従来のデュアルインラインパッケージ中に収納
された光学分離増幅器を形成する構成部品を示すブロッ
ク図である。
された光学分離増幅器を形成する構成部品を示すブロッ
ク図である。
【図２】増幅器の製造に用いられる半導体ウェーハ上の
隣接するダイを示す概略図である。
隣接するダイを示す概略図である。
【図３】増幅器のシグマデルタ変換器、エンコーダ、電
流源、オフチップＬＥＤを示すブロック図である。
流源、オフチップＬＥＤを示すブロック図である。
【図４】エンコーダを示す半概略図である。
【図５】図４のエンコーダのための発振回路を示す半概
略図である。
略図である。
【図６】増幅器の出力チップ上の光検出器及び光学回復
部を示すブロック図である。
部を示すブロック図である。
【図７】増幅器の出力チップ上のデコーダ及びデジタル
アナログ変換器を示す半概略図である。
アナログ変換器を示す半概略図である。
【図８】図７のデコーダの或る構成部品内で用いられる
タイミング回路を示す半概略図である。
タイミング回路を示す半概略図である。
【図９】増幅器の出力チップ上のアナログ出力フィルタ
を示す半概略図である。
を示す半概略図である。
１ 光学分離増幅器パッケージ ２ 入力チップ ３ 出力チップ ９ エンコーダ ７ Ａ／Ｄ変換器 １３ ＬＥＤ １５ フォトダイオード １７ 光学回復部 １９ デコーダ ２１ Ｄ／Ａ変換器
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (72)発明者 マイケル・ディ・マクジムセイ アメリカ合衆国カリフォルニア州94043 マウンテン・ヴュー，ナンバー・11，テ イレーラ・アヴェニュー・284 (72)発明者 ラルフ・イー・ラヴレイス アメリカ合衆国カリフォルニア州95032 ロス・ガトス，ベルブロッサム・ウェ イ・288 (72)発明者 ランダル・キャンハ アメリカ合衆国カリフォルニア州94560 ニューアーク，ニューキャッスル・コー ト・35391 (56)参考文献 特開 昭51−75368（ＪＰ，Ａ) 実開 平１−164502（ＪＰ，Ｕ) 米国特許5061859（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/04
Claims (18)
- 【請求項１】光学分離増幅器パッケージにおいて、 アナログ入力信号をデジタル信号に変換するためのチョ
ッパ安定化シグマデルタ変換器を有する入力チップと、 前記デジタル信号を光学的に伝送するための光源と、 出力チップであって、 前記光学的に伝送されたデジタル信号を検出するための
手段と、 前記光学的に伝送されたデジタル信号を前記アナログ入
力信号にほぼ比例したアナログ出力信号に変換するため
の手段とからなる出力チップからなる、光学分離増幅器
パッケージ。 - 【請求項２】前記入力チップが、さらに、 アナログ入力信号を受信するための少なくとも１つの入
力パッドと、 前記アナログ入力信号をクランプし、CMOSチップ内の基
板電流を防止するためにパッドに結合されたクランプ回
路からなる、請求項１の光学分離増幅器パッケージ。 - 【請求項３】各入力パッドが、ｐチャネル突き抜けデバ
イスからなる、請求項２の光学分離増幅器パッケージ。 - 【請求項４】前記シグマデルタ変換器に結合された入力
チップ上のエッジエンコーダからさらになる、請求項１
乃至３の光学分離増幅器パッケージ。 - 【請求項５】前記伝送されたデジタル信号を前記アナロ
グ出力信号に変換するための手段が、エッジデコーダか
らなる、請求項１乃至４の光学分離増幅器パッケージ。 - 【請求項６】前記エッジエンコーダが発振器からなり、
前記エッジデコーダが該発振器に追随するタイミング回
路からなる、請求項５の光学分離増幅器パッケージ。 - 【請求項７】前記入力チップ及び出力チップが両方と
も、単一の半導体ウェーハから切り出される、請求項１
乃至６の光学分離増幅器パッケージ。 - 【請求項８】前記入力チップが、さらに、入力チップ基
準電圧生成器からなり、前記出力チップが、さらに、前
記入力チップ基準電圧生成器と整合した出力チップ基準
電圧生成器からなる、請求項１乃至７の光学分離増幅器
パッケージ。 - 【請求項９】前記入力チップ及び出力チップが、両方と
も、単一のデュアルインラインパッケージに収容され
る、請求項１乃至８の光学分離増幅器パッケージ。 - 【請求項１０】光学分離増幅器であって、 アナログ入力信号を受信するための入力パッドと、 前記アナログ入力信号をデジタルパルスストリームに変
換するために前記入力パッドに結合されたシグマデルタ
変換器と、 前記デジタルパルスストリームをエッジエンコードされ
たデジタル信号に変換するために前記シグマデルタ変換
器に結合されたエンコーダと、 前記デジタル信号を表す光信号を光学チャンネルを介し
て伝送し、及び、該伝送された光信号を検出するため
に、前記エンコーダに結合された光学送信器／受信器か
らなる、光学分離増幅器。 - 【請求項１１】前記検出された信号を前記デジタル信号
とほぼ同様のデジタル出力信号に変換するために前記光
学送信器／受信器に結合された光学回復回路と、 前記デジタル出力信号を前記アナログ入力信号と線形関
係にあるアナログ出力信号に変換するために前記光学回
復回路に結合されたデジタルアナログ変換器からさらに
なる、請求項１０の光学分離増幅器。 - 【請求項１２】前記光学回復回路と前記デジタルアナロ
グ変換器との間に結合されたデコーダ回路からさらにな
る、請求項１１の光学分離増幅器。 - 【請求項１３】前記デジタルアナログ変換器の出力に結
合されたアナログフィルタからさらになる、請求項１１
または１２の光学分離増幅器。 - 【請求項１４】各入力パッドが、ｐチャネル突き抜けデ
バイスからなる、請求項１０乃至１３の光学分離増幅
器。 - 【請求項１５】各入力パッドが、CMOSチップ内の基板電
流を防止するために接地レベルより低い十分なレベルで
前記アナログ入力信号の電圧をクランプするためのクラ
ンプ回路からなる、請求項１０乃至１４の光学分離増幅
器。 - 【請求項１６】前記シグマデルタ変換器が、チョッパ安
定化演算増幅器からなる、請求項１０乃至１５の光学分
離増幅器。 - 【請求項１７】前記光学送信器／受信器が、発光ダイオ
ード及びフォトダイオードからなる、請求項１０乃至１
６の光学分離増幅器。 - 【請求項１８】前記光学分離増幅器が、デュアルインラ
インパッケージ内に収容される、請求項１０乃至１７の
光学分離増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US893786 | 1992-06-05 | ||
| US07/893,786 US5287107A (en) | 1992-06-05 | 1992-06-05 | Optical isolation amplifier with sigma-delta modulation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661865A JPH0661865A (ja) | 1994-03-04 |
| JP3174200B2 true JP3174200B2 (ja) | 2001-06-11 |
Family
ID=25402087
Family Applications (1)
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