JP3166505B2 - ディアルｐｌｌシンセサイザモジュール - Google Patents
ディアルｐｌｌシンセサイザモジュールInfo
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Description
【０００１】
【産業上の利用分野】本発明は、携帯電話やコードレス
電話等の移動体通信分野に使用されるディアルＰＬＬシ
ンセサイザモジュールに関するものである。
電話等の移動体通信分野に使用されるディアルＰＬＬシ
ンセサイザモジュールに関するものである。
【０００２】
【従来の技術】以下、従来のディアルＰＬＬシンセサイ
ザについて説明する。
ザについて説明する。
【０００３】図５に従来の移動体通信機器に用いる送信
用及び受信用のＰＬＬシンセサイザのブロック図を示
す。
用及び受信用のＰＬＬシンセサイザのブロック図を示
す。
【０００４】送信用ＰＬＬシンセサイザは、図５（ａ）
に示すように第１のＶＣＯ１ａの出力が第１の発振出力
端子７ａに接続されると共に、第１のＰＬＬ２ａの入力
に接続されている。そして、この第１のＰＬＬ２ａの出
力は第１のローパスフィルタ（以下ＬＰＦと称す）３ａ
を介して前記第１のＶＣＯ１ａに接続されている。又、
前記第１のＰＬＬ２ａは、基準信号入力端子１０ａ、ク
ロック信号入力端子１１ａ、データ信号入力端子１２
ａ、ロードイネーブル信号入力端子１３ａと各々接続さ
れている。又、第１のＶＣＯ１ａには変調入力端子９
ａ、および第１のＶＣＯ電源端子１４ａが接続されてい
る。又、第１のＰＬＬ２ａには第１のＰＬＬ電源端子１
５ａが接続されている。
に示すように第１のＶＣＯ１ａの出力が第１の発振出力
端子７ａに接続されると共に、第１のＰＬＬ２ａの入力
に接続されている。そして、この第１のＰＬＬ２ａの出
力は第１のローパスフィルタ（以下ＬＰＦと称す）３ａ
を介して前記第１のＶＣＯ１ａに接続されている。又、
前記第１のＰＬＬ２ａは、基準信号入力端子１０ａ、ク
ロック信号入力端子１１ａ、データ信号入力端子１２
ａ、ロードイネーブル信号入力端子１３ａと各々接続さ
れている。又、第１のＶＣＯ１ａには変調入力端子９
ａ、および第１のＶＣＯ電源端子１４ａが接続されてい
る。又、第１のＰＬＬ２ａには第１のＰＬＬ電源端子１
５ａが接続されている。
【０００５】次に、図５（ｂ）に示すように、受信用Ｐ
ＬＬシンセサイザは、第２のＶＣＯ４ａの出力が第２の
発振出力端子８ａに接続されると共に、第２のＰＬＬ５
ａの入力に接続されている。そして、この第２のＰＬＬ
５ａの出力は第２のＬＰＦ６ａを介して前記第２のＶＣ
Ｏ４ａに接続されている。又、前記第２のＰＬＬ５ａ
は、基準信号入力端子１０ｂ、クロック信号入力端子１
１ｂ、データ信号入力端子１２ｂ、ロードイネーブル信
号入力端子１３ｂと各々接続されている。又、第２のＶ
ＣＯ４ａには第２のＶＣＯ電源端子１６ａが接続されて
いる。又、第２のＰＬＬ５ａには第２のＰＬＬ電源端子
１７ａが接続されている。
ＬＬシンセサイザは、第２のＶＣＯ４ａの出力が第２の
発振出力端子８ａに接続されると共に、第２のＰＬＬ５
ａの入力に接続されている。そして、この第２のＰＬＬ
５ａの出力は第２のＬＰＦ６ａを介して前記第２のＶＣ
Ｏ４ａに接続されている。又、前記第２のＰＬＬ５ａ
は、基準信号入力端子１０ｂ、クロック信号入力端子１
１ｂ、データ信号入力端子１２ｂ、ロードイネーブル信
号入力端子１３ｂと各々接続されている。又、第２のＶ
ＣＯ４ａには第２のＶＣＯ電源端子１６ａが接続されて
いる。又、第２のＰＬＬ５ａには第２のＰＬＬ電源端子
１７ａが接続されている。
【０００６】このように、第１のＰＬＬ２ａには、基準
信号入力端子１０ａ、クロック信号入力端子１１ａ、デ
ータ信号入力端子１２ａ、ロードイネーブル信号入力端
子１３ａが接続されると共に、第２のＰＬＬ５ａには、
基準信号入力端子１０ｂ、クロック信号入力端子１１
ｂ、データ信号入力端子１２ｂ、ロードイネーブル信号
入力端子１３ｂが接続されていた。
信号入力端子１０ａ、クロック信号入力端子１１ａ、デ
ータ信号入力端子１２ａ、ロードイネーブル信号入力端
子１３ａが接続されると共に、第２のＰＬＬ５ａには、
基準信号入力端子１０ｂ、クロック信号入力端子１１
ｂ、データ信号入力端子１２ｂ、ロードイネーブル信号
入力端子１３ｂが接続されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、第１のＰＬＬ２ａ、第２のＰＬＬ
５ａは共通信号として取り扱うことが可能であるにもか
かわらず、各々独立して別々に基準信号入力端子１０
ａ，１０ｂ、クロック信号入力端子１１ａ，１１ｂ、デ
ータ信号入力端子１２ａ，１２ｂ、ロードイネーブル信
号入力端子１３ａ，１３ｂが接続され、どうしても実装
スペースが大きくなるという問題があった。
うな従来の構成では、第１のＰＬＬ２ａ、第２のＰＬＬ
５ａは共通信号として取り扱うことが可能であるにもか
かわらず、各々独立して別々に基準信号入力端子１０
ａ，１０ｂ、クロック信号入力端子１１ａ，１１ｂ、デ
ータ信号入力端子１２ａ，１２ｂ、ロードイネーブル信
号入力端子１３ａ，１３ｂが接続され、どうしても実装
スペースが大きくなるという問題があった。
【０００８】又、一般に移動体通信機器において、ＰＬ
Ｌシンセサイザを設計する際、従来の構成では、送信用
ＶＣＯ、ＰＬＬ、受信用ＶＣＯ、ＰＬＬ等、２つ以上の
モジュールで構成していたため、小型化にも限界がある
と共に、セット実装設計上での性能出しが困難等の問題
があった。
Ｌシンセサイザを設計する際、従来の構成では、送信用
ＶＣＯ、ＰＬＬ、受信用ＶＣＯ、ＰＬＬ等、２つ以上の
モジュールで構成していたため、小型化にも限界がある
と共に、セット実装設計上での性能出しが困難等の問題
があった。
【０００９】本発明は、このような問題点を解決するも
ので、小型化されたディアルＰＬＬシンセサイザモジュ
ールを提供することを目的としたものである。
ので、小型化されたディアルＰＬＬシンセサイザモジュ
ールを提供することを目的としたものである。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明のディアルＰＬＬシンセサイザモジュールは、
第１のＰＬＬと第２のＰＬＬとを１つのモノリシックの
集積回路内に構成するとともに、この集積回路をはさん
で一方側に第１のＶＣＯと第１の発振出力端子とを設
け、他方側に第２のＶＣＯと第２の発振出力端子とを基
板上に実装し、この基板全体をシールドケースで覆うと
ともに前記集積回路の両端近傍で前記シールドケースを
前記基板の略中央の両横側面で半田付接続し、前記第１
のＶＣＯと前記第２のＶＣＯとを電気的に分離するとと
もに前記集積回路の接地を安定化したものである。
に本発明のディアルＰＬＬシンセサイザモジュールは、
第１のＰＬＬと第２のＰＬＬとを１つのモノリシックの
集積回路内に構成するとともに、この集積回路をはさん
で一方側に第１のＶＣＯと第１の発振出力端子とを設
け、他方側に第２のＶＣＯと第２の発振出力端子とを基
板上に実装し、この基板全体をシールドケースで覆うと
ともに前記集積回路の両端近傍で前記シールドケースを
前記基板の略中央の両横側面で半田付接続し、前記第１
のＶＣＯと前記第２のＶＣＯとを電気的に分離するとと
もに前記集積回路の接地を安定化したものである。
【００１１】
【作用】この構成により、第１のＰＬＬと第２のＰＬＬ
を１つの集積回路に構成しているので、この集積回路か
ら、基準信号入力端子、クロック信号入力端子、データ
信号入力端子、ロードイネーブル信号入力端子に接続す
るだけでよいことになり、小型化されたディアルＰＬＬ
シンセサイザモジュールが実現できる。
を１つの集積回路に構成しているので、この集積回路か
ら、基準信号入力端子、クロック信号入力端子、データ
信号入力端子、ロードイネーブル信号入力端子に接続す
るだけでよいことになり、小型化されたディアルＰＬＬ
シンセサイザモジュールが実現できる。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１３】図１は、本発明の一実施例におけるディア
ルＰＬＬシンセサイザモジュールのブロック図である。
ルＰＬＬシンセサイザモジュールのブロック図である。
【００１４】送信用ＰＬＬシンセサイザは、第１のＶＣ
Ｏ１の出力が第１の発振出力端子７に接続されると共
に、第１のＰＬＬ２の入力に接続されている。そして、
この第１のＰＬＬ２の出力は第１のＬＰＦ３を介して前
記第１のＶＣＯ１に接続されている。又、第１のＶＣＯ
１には変調入力端子９、及び第１のＶＣＯ電源端子１４
が接続されている。又、第１のＰＬＬ２には第１のＰＬ
Ｌ電源端子１５が接続されている。
Ｏ１の出力が第１の発振出力端子７に接続されると共
に、第１のＰＬＬ２の入力に接続されている。そして、
この第１のＰＬＬ２の出力は第１のＬＰＦ３を介して前
記第１のＶＣＯ１に接続されている。又、第１のＶＣＯ
１には変調入力端子９、及び第１のＶＣＯ電源端子１４
が接続されている。又、第１のＰＬＬ２には第１のＰＬ
Ｌ電源端子１５が接続されている。
【００１５】受信用ＰＬＬシンセサイザは、第２のＶＣ
Ｏ４の出力が第２の発振出力端子８に接続されると共
に、第２のＰＬＬ５の入力に接続されている。そして、
この第２のＰＬＬ５の出力は第２のＬＰＦ６を介して前
記第２のＶＣＯ４に接続されている。又、第２のＶＣＯ
４には第２のＶＣＯ電源端子１６が接続されている。
又、第２のＰＬＬ５には第２のＰＬＬ電源端子１７が接
続されている。
Ｏ４の出力が第２の発振出力端子８に接続されると共
に、第２のＰＬＬ５の入力に接続されている。そして、
この第２のＰＬＬ５の出力は第２のＬＰＦ６を介して前
記第２のＶＣＯ４に接続されている。又、第２のＶＣＯ
４には第２のＶＣＯ電源端子１６が接続されている。
又、第２のＰＬＬ５には第２のＰＬＬ電源端子１７が接
続されている。
【００１６】更に、前記第１のＰＬＬ２及び前記第２の
ＰＬＬ５に供給される共通の基準信号入力端子１０と、
前記第１のＰＬＬ２及び前記第２のＰＬＬ５の双方に供
給されるクロック信号入力端子１１、データ信号入力端
子１２、ロードイネーブル信号入力端子１３と接続され
ている。そして、前記第１のＰＬＬ２と第２のＰＬＬ５
とを一つのモノリシックの集積回路１８で構成してい
る。
ＰＬＬ５に供給される共通の基準信号入力端子１０と、
前記第１のＰＬＬ２及び前記第２のＰＬＬ５の双方に供
給されるクロック信号入力端子１１、データ信号入力端
子１２、ロードイネーブル信号入力端子１３と接続され
ている。そして、前記第１のＰＬＬ２と第２のＰＬＬ５
とを一つのモノリシックの集積回路１８で構成してい
る。
【００１７】次に、本発明のディアルＰＬＬシンセサイ
ザモジュールの動作説明をする。送信用ＰＬＬシンセサ
イザは、第１のＶＣＯ１の出力を第１の発振出力端子７
へ出力すると共に、この出力信号は第１のＰＬＬ２に入
力されて、分周される。又、基準信号入力端子１０から
の基準信号も第１のＰＬＬ２に入力されて分周され、前
記第１のＶＣＯ１の分周出力と各々の分周成分が比較さ
れ、その出力が第１のＬＰＦ３を介して整流されて、第
１のＶＣＯ１へとフィードバックされて、ＰＬＬループ
が形成される。そして、ＰＬＬの制御信号が、クロック
信号入力端子１１、データ信号入力端子１２、ロードイ
ネーブル信号入力端子１３より各々入力されて、基準信
号に同期した送信用ＰＬＬシンセサイザとして動作す
る。
ザモジュールの動作説明をする。送信用ＰＬＬシンセサ
イザは、第１のＶＣＯ１の出力を第１の発振出力端子７
へ出力すると共に、この出力信号は第１のＰＬＬ２に入
力されて、分周される。又、基準信号入力端子１０から
の基準信号も第１のＰＬＬ２に入力されて分周され、前
記第１のＶＣＯ１の分周出力と各々の分周成分が比較さ
れ、その出力が第１のＬＰＦ３を介して整流されて、第
１のＶＣＯ１へとフィードバックされて、ＰＬＬループ
が形成される。そして、ＰＬＬの制御信号が、クロック
信号入力端子１１、データ信号入力端子１２、ロードイ
ネーブル信号入力端子１３より各々入力されて、基準信
号に同期した送信用ＰＬＬシンセサイザとして動作す
る。
【００１８】また、受信用ＰＬＬシンセサイザも前記送
信用ＰＬＬシンセサイザと同様の動作でＰＬＬループを
形成している。
信用ＰＬＬシンセサイザと同様の動作でＰＬＬループを
形成している。
【００１９】ここで、第１のＰＬＬ２と第２のＰＬＬ５
はモノリシックの集積回路１８で一つのパッケージ内に
構成されているため、基準信号入力端子１０、クロック
信号入力端子１１、データ信号入力端子１２、ロードイ
ネーブル信号入力端子１３は共通の端子から入力される
のでスペース的にも小型化が容易となる。
はモノリシックの集積回路１８で一つのパッケージ内に
構成されているため、基準信号入力端子１０、クロック
信号入力端子１１、データ信号入力端子１２、ロードイ
ネーブル信号入力端子１３は共通の端子から入力される
のでスペース的にも小型化が容易となる。
【００２０】次に、その実装方法について述べる。図２
に本発明の一実施例によるディアルＰＬＬシンセサイザ
モジュールの外観を示すと共に、図３に本発明の一実施
例によるディアルＰＬＬシンセサイザモジュール基板実
装図を示している。本発明のディアルＰＬＬシンセサイ
ザモジュールの構造は、図２に示す通り基板１９をシー
ルドケース２０で覆い、基板１９略中央の両横側面２１
ａ，２１ｂで半田付接続している。又、この基板１９の
実装図面として図３（ａ）にその平面図を、図３（ｂ）
にその断面図を示している。図３（ａ）及び図３（ｂ）
に示す通り、基板１９はガラエポの４層基板で、両縦側
面に端面電極をもつ構造としており、その基板の中央部
に前記第１のＰＬＬ２と第２のＰＬＬ５をモノリシック
化した集積回路１８に実装し、この集積回路１８をはさ
んで一方側に第１のＶＣＯ１を、他方側に第２のＶＣＯ
４を実装している。更に、電極としては、第１の発振出
力端子７、変調信号入力端子９を第１のＶＣＯ１側の縦
側面に設けると共に、第２の発振出力端子８と基準信号
入力端子１０を第２のＶＣＯ４側の縦側面に設けてい
る。すなわち、図３（ａ）に示すように配置している。
又、第１のＶＣＯ１の共振部２１及び第２のＶＣＯ４の
共振部２２を各々多層基板１９の層内で、それぞれ第１
のＶＣＯ１及び第２のＶＣＯ４の底面下方に埋設してい
る。
に本発明の一実施例によるディアルＰＬＬシンセサイザ
モジュールの外観を示すと共に、図３に本発明の一実施
例によるディアルＰＬＬシンセサイザモジュール基板実
装図を示している。本発明のディアルＰＬＬシンセサイ
ザモジュールの構造は、図２に示す通り基板１９をシー
ルドケース２０で覆い、基板１９略中央の両横側面２１
ａ，２１ｂで半田付接続している。又、この基板１９の
実装図面として図３（ａ）にその平面図を、図３（ｂ）
にその断面図を示している。図３（ａ）及び図３（ｂ）
に示す通り、基板１９はガラエポの４層基板で、両縦側
面に端面電極をもつ構造としており、その基板の中央部
に前記第１のＰＬＬ２と第２のＰＬＬ５をモノリシック
化した集積回路１８に実装し、この集積回路１８をはさ
んで一方側に第１のＶＣＯ１を、他方側に第２のＶＣＯ
４を実装している。更に、電極としては、第１の発振出
力端子７、変調信号入力端子９を第１のＶＣＯ１側の縦
側面に設けると共に、第２の発振出力端子８と基準信号
入力端子１０を第２のＶＣＯ４側の縦側面に設けてい
る。すなわち、図３（ａ）に示すように配置している。
又、第１のＶＣＯ１の共振部２１及び第２のＶＣＯ４の
共振部２２を各々多層基板１９の層内で、それぞれ第１
のＶＣＯ１及び第２のＶＣＯ４の底面下方に埋設してい
る。
【００２１】次に、図４に本発明の他の一実施例による
ディアルＰＬＬシンセサイザモジュールの外観を示す。
図４に示す通り基板１９ｅをシールドケース２０ｅで覆
い、基板１９ｅの両横側面２２ａ，２２ｂ，２２ｃ，２
２ｄで半田付接続しており、半田付箇所が各々のＶＣＯ
１及びＶＣＯ４の近傍の場合の例である。
ディアルＰＬＬシンセサイザモジュールの外観を示す。
図４に示す通り基板１９ｅをシールドケース２０ｅで覆
い、基板１９ｅの両横側面２２ａ，２２ｂ，２２ｃ，２
２ｄで半田付接続しており、半田付箇所が各々のＶＣＯ
１及びＶＣＯ４の近傍の場合の例である。
【００２２】以上のように本実施例によれば、第１のＰ
ＬＬ２と第２のＰＬＬ５とをモノリシックの集積回路で
構成するとともにこの集積回路をはさんで一方側に第１
のＶＣＯ１と第１の発振出力端子７とを備え、他方側に
第２のＶＣＯ４と第２の発振出力端子８とを基板１９上
に実装し、この基板１９全体をシールドケース２０で覆
った構成にすることにより、送信用および受信用のＰＬ
Ｌシンセサイザモジュールが１つのシールドケース２０
に納まり、かつ、基準信号入力端子１０、クロック信号
入力端子１１、データ信号入力端子１２、ロードイネー
ブル信号入力端子１３などが共用端子となることによ
り、ディアルＰＬＬシンセサイザモジュールとして小型
化でき、セット実装時のスペースも小さく、セット設計
の自由度が大きくなる。
ＬＬ２と第２のＰＬＬ５とをモノリシックの集積回路で
構成するとともにこの集積回路をはさんで一方側に第１
のＶＣＯ１と第１の発振出力端子７とを備え、他方側に
第２のＶＣＯ４と第２の発振出力端子８とを基板１９上
に実装し、この基板１９全体をシールドケース２０で覆
った構成にすることにより、送信用および受信用のＰＬ
Ｌシンセサイザモジュールが１つのシールドケース２０
に納まり、かつ、基準信号入力端子１０、クロック信号
入力端子１１、データ信号入力端子１２、ロードイネー
ブル信号入力端子１３などが共用端子となることによ
り、ディアルＰＬＬシンセサイザモジュールとして小型
化でき、セット実装時のスペースも小さく、セット設計
の自由度が大きくなる。
【００２３】又、第１のＶＣＯ１又は第２のＶＣＯ４の
少なくとも一方のＶＣＯの共振器部を多層基板１９の層
内に構成することにより、モジュールの小型化と共に、
送信用及び受信用ＶＣＯの各々のスプリアス軸射が低減
できると共に、相互の干渉も少なくなる。又、第１のＶ
ＣＯ１、又は第２のＶＣＯ４の少なくとも一方のＶＣＯ
に外部端子で変調可能な変調入力端子９を設けることに
より、送信用ＰＬＬシンセサイザを含んだディアルＰＬ
Ｌシンセサイザモジュールが実現できる。
少なくとも一方のＶＣＯの共振器部を多層基板１９の層
内に構成することにより、モジュールの小型化と共に、
送信用及び受信用ＶＣＯの各々のスプリアス軸射が低減
できると共に、相互の干渉も少なくなる。又、第１のＶ
ＣＯ１、又は第２のＶＣＯ４の少なくとも一方のＶＣＯ
に外部端子で変調可能な変調入力端子９を設けることに
より、送信用ＰＬＬシンセサイザを含んだディアルＰＬ
Ｌシンセサイザモジュールが実現できる。
【００２４】また、基板１９上に実装した集積回路１８
の近傍でシールドケースと半田付接続２１ａ，２１ｂす
ることにより、集積回路１８の接地が安定し、相互干渉
等が低減し性能が向上する。又、基板１９上に実装した
第１のＶＣＯ１及び第２のＶＣＯ４の近傍でシールドケ
ースを半田付接続することにより、各々のＶＣＯ部の接
地が安定し、耐ノイズ特性が向上する。
の近傍でシールドケースと半田付接続２１ａ，２１ｂす
ることにより、集積回路１８の接地が安定し、相互干渉
等が低減し性能が向上する。又、基板１９上に実装した
第１のＶＣＯ１及び第２のＶＣＯ４の近傍でシールドケ
ースを半田付接続することにより、各々のＶＣＯ部の接
地が安定し、耐ノイズ特性が向上する。
【００２５】
【発明の効果】以上のように本発明によれば、第１のＰ
ＬＬと第２のＰＬＬとを１つのモノリシックの集積回路
内に構成することにより、この集積回路から基準信号入
力端子やＰＬＬの制御信号入力端子などが共用化するこ
とができ、ディアルＰＬＬシンセサイザモジュールの小
型化を図ることができる。
ＬＬと第２のＰＬＬとを１つのモノリシックの集積回路
内に構成することにより、この集積回路から基準信号入
力端子やＰＬＬの制御信号入力端子などが共用化するこ
とができ、ディアルＰＬＬシンセサイザモジュールの小
型化を図ることができる。
【００２６】また、集積回路をはさんで一方側に第１の
ＶＣＯと第１の発振出力端子とを設け、他方側に第２の
ＶＣＯと第２の発振出力端子とを基板上に実装し、この
基板全体をシールドケースで覆うとともに前記集積回路
の両端近傍で前記シールドケースを前記基板の略中央の
両横側面で半田付接続し、前記第１のＶＣＯと前記第２
のＶＣＯとを電気的に分離するとともに前記集積回路の
接地を安定化したものであり、第１のＶＣＯと第２のＶ
ＣＯとが確実に電気的に分離され、耐ノイズ性能が向上
する。また、集積回路の接地が安定化し、相互干渉等が
低減し性能が向上する。
ＶＣＯと第１の発振出力端子とを設け、他方側に第２の
ＶＣＯと第２の発振出力端子とを基板上に実装し、この
基板全体をシールドケースで覆うとともに前記集積回路
の両端近傍で前記シールドケースを前記基板の略中央の
両横側面で半田付接続し、前記第１のＶＣＯと前記第２
のＶＣＯとを電気的に分離するとともに前記集積回路の
接地を安定化したものであり、第１のＶＣＯと第２のＶ
ＣＯとが確実に電気的に分離され、耐ノイズ性能が向上
する。また、集積回路の接地が安定化し、相互干渉等が
低減し性能が向上する。
【図１】本発明の一実施例によるディアルＰＬＬシンセ
サイザモジュールのブロック図
サイザモジュールのブロック図
【図２】（ａ）は同平面図 （ｂ）は同側面図 （ｃ）は同裏面図
【図３】（ａ）は同基板への実装平面図 （ｂ）は同断面図
【図４】（ａ）は本発明の他の一実施例によるディアル
ＰＬＬシンセサイザモジュールを示す平面図 （ｂ）は同側面図 （ｃ）は同裏面図
ＰＬＬシンセサイザモジュールを示す平面図 （ｂ）は同側面図 （ｃ）は同裏面図
【図５】（ａ）は従来の送信用ＰＬＬシンセサイザのブ
ロック図 （ｂ）は同従来の受信用ＰＬＬシンセサイザのブロック
図
ロック図 （ｂ）は同従来の受信用ＰＬＬシンセサイザのブロック
図
１ 第１のＶＣＯ ２ 第１のＰＬＬ ３ 第１のＬＰＦ ４ 第２のＶＣＯ ５ 第２のＰＬＬ ６ 第２のＬＰＦ ７ 第１の発振出力端子 ８ 第２の発振出力端子 ９ 変調入力端子 １０ 基準信号入力端子 １８ 集積回路 １９ 基板 ２０ シールドケース
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−7721（ＪＰ，Ａ) 特開 平６−152466（ＪＰ，Ａ) 特開 平４−132419（ＪＰ，Ａ) 特開 平２−207601（ＪＰ，Ａ) 特開 平４−35324（ＪＰ，Ａ) 特開 平６−152241（ＪＰ，Ａ) 特開 平４−328903（ＪＰ，Ａ) 実開 平３−73002（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/16 - 7/22 H03B 1/00 H05K 9/00 H04B 1/38
Claims (4)
- 【請求項１】 第１の電圧制御発振器（以下ＶＣＯと称
す）と、この第１のＶＣＯと接続された第１の位相制御
回路（以下ＰＬＬと称す）と、前記第１のＶＣＯの出力
に接続された第１の発振出力端子と、第２のＶＣＯと、
この第２のＶＣＯと接続された第２のＰＬＬと、前記第
２のＶＣＯの出力に接続された第２の発振出力端子と、
前記第１のＰＬＬ及び前記第２のＰＬＬに供給される共
通の基準信号入力端子と、前記第１のＰＬＬ及び前記第
２のＰＬＬの双方に供給される制御端子とを備え、前記
第１のＰＬＬと前記第２のＰＬＬとを１つのモノリシッ
クの集積回路内に構成するとともに、この集積回路をは
さんで一方側に前記第１のＶＣＯと前記第１の発振出力
端子とを設け、他方側に前記第２のＶＣＯと前記第２の
発振出力端子とを基板上に実装し、この基板全体をシー
ルドケースで覆うとともに前記集積回路の両端近傍で前
記シールドケースを前記基板の略中央の両横側面で半田
付接続し、前記第１のＶＣＯと前記第２のＶＣＯとを電
気的に分離するとともに前記集積回路の接地を安定化し
たディアルＰＬＬシンセサイザモジュール。 - 【請求項２】 第１のＶＣＯ又は第２のＶＣＯの少なく
とも一方のＶＣＯの共振器部を多層基板の層内に構成し
た請求項１記載のディアルＰＬＬシンセサイザモジュー
ル。 - 【請求項３】 第１のＶＣＯ又は第２のＶＣＯの少なく
とも一方のＶＣＯに外部端子で変調可能な変調端子を設
けた請求項１記載のディアルＰＬＬシンセサイザモジュ
ール。 - 【請求項４】 基板上に実装した第１のＶＣＯ及び第２
のＶＣＯの近傍でシールドケースと半田付接続した請求
項１記載のディアルＰＬＬシンセサイザモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23287494A JP3166505B2 (ja) | 1994-09-28 | 1994-09-28 | ディアルｐｌｌシンセサイザモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23287494A JP3166505B2 (ja) | 1994-09-28 | 1994-09-28 | ディアルｐｌｌシンセサイザモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897719A JPH0897719A (ja) | 1996-04-12 |
| JP3166505B2 true JP3166505B2 (ja) | 2001-05-14 |
Family
ID=16946190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23287494A Expired - Fee Related JP3166505B2 (ja) | 1994-09-28 | 1994-09-28 | ディアルｐｌｌシンセサイザモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166505B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100355790B1 (ko) * | 2000-08-25 | 2002-10-19 | 삼성전기주식회사 | 듀얼밴드 위상동기루프의 합성장치 |
-
1994
- 1994-09-28 JP JP23287494A patent/JP3166505B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0897719A (ja) | 1996-04-12 |
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