JP2000134095A - Pllモジュール及び携帯端末機器 - Google Patents

Pllモジュール及び携帯端末機器

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JP2000134095A
JP2000134095A JP10306935A JP30693598A JP2000134095A JP 2000134095 A JP2000134095 A JP 2000134095A JP 10306935 A JP10306935 A JP 10306935A JP 30693598 A JP30693598 A JP 30693598A JP 2000134095 A JP2000134095 A JP 2000134095A
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pll
signal
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frequency
module
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JP10306935A
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Naoki Nakayama
尚樹 中山
Kojiro Hirota
鉱二郎 廣田
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Murata Mfg Co Ltd
株式会社村田製作所
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Abstract

(57)【要約】 【課題】 PLL−ICによる比較周波数ノイズ漏れが
少なく、動作安定性に優れたPLLモジュールを提供す
ること。 【解決手段】 配線基板1上にVCO構成部品6とロー
パスフィルタ構成部品5とを実装する配線基板1上に、
PLL回路構成部品をPLL−ICベアチップ2として
フリップチップ実装してなるPLLモジュール10。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ装置等に用いるPLLモジュール、及び、このPLL
モジュールを用いた携帯端末機器に関するものである。
【0002】
【従来の技術】一般に、携帯電話等の携帯端末機器にお
いて、周波数チャンネルの切り替えを行うためには、P
LL(位相同期ループ:Phase Locked Loop)方式の周
波数シンセサイザ装置が多用されている。
【0003】図6を参照に、一般的なPLL方式の周波
数シンセサイザ装置の回路構成を説明する。
【0004】この周波数シンセサイザ装置において、制
御電圧に対応した周波数を発振する電圧制御発振器(V
CO:Voltage Controlled Osilator)6からの出力信
号は、周波数foutを有する信号として外部に出力され
る一方、周波数finを有するフィードバック信号とし
て、VCO信号入力端子31を介してPLL−IC21
に入力する。次いで、PLL−IC21内に入力された
フィードバック信号は、まず、分周率N1を有するプリ
スケーラ24によって周波数fin/N1を有する信号に
分周され、さらに、分周率N2を有する比較分周器25
によって周波数fin/N12を有するフィードバック信
号に分周される。
【0005】一方、極めて安定な周波数を発振する基準
発振器22から出力される周波数f0を有する基準信号
は、基準信号入力端子32を介してPLL−IC21に
入力され、PLL−IC21において、分周率Mを有す
る基準分周器27によって周波数f0/Mを有する基準
信号に分周される。
【0006】そして、周波数fin/N12を有するフィ
ードバック信号と、周波数f0/Mを有する基準信号と
は、位相比較器26において互いの位相差が検出され、
これに応じた位相差信号がチャージポンプ回路28に出
力される。次いで、チャージポンプ回路28にて、前記
位相差信号に基づいて、フィードバック信号と基準信号
とが位相同期するように制御信号が生成される。この制
御信号は、PLL-IC21の出力端子34を介してロ
ーパスフィルタ5に入力され、雑音成分が取り除かれた
後、VCO6に帰還される。
【0007】また、位相比較器26から出力された信号
は、チャージポンプ回路28に導かれる一方で、PLL
−IC21に設けられたロック検出端子33を介してロ
ック検出回路23に導かれ、ロック検出回路23にてP
LL回路の位相同期状態の情報が取り出される。
【0008】次に、図7及び図8を参照に、PLL方式
の周波数シンセサイザ装置を用いた従来のPLLモジュ
ールの構成例を説明する。
【0009】図7に示すPLLモジュール47は、配線
基板1上に、PLL−ICパッケージ46、VCO構成
部品6、ローパスフィルタ構成部品5をそれぞれ実装し
てなる。PLL−ICパッケージ46内には、PLL−
IC21aが配されており、PLL−IC21aの上面
に設けられた電極パッド41とパッケージ46内に引き
込まれたリード端子42の一端とがワイヤ44を介して
接続されている。また、リード端子42の他端と配線基
板1に設けられたランド43とが半田等によって接続さ
れている。
【0010】図8に示すPLLモジュール55は、配線
基板1上に、PLL−ICベアチップ21b、VCO構
成部品6、ローパスフィルタ構成部品5をそれぞれ実装
してなる。PLL−ICベアチップ21bは、接続用ラ
ンド54を介して配線基板1に直接に実装されており、
PLL−ICベアチップ21bの上面に設けられた電極
パッド51と配線基板1に設けられたランド52とがワ
イヤ53で接続され、配線基板1とPLL−ICベアチ
ップ21bとの導通がとられている。
【0011】
【発明が解決しようとする課題】しかしながら、これら
のPLLモジュールにおいて、PLL回路が位相ロック
した状態になると、位相比較器から出力される位相差信
号が外部に漏れて、比較周波数ノイズが発生する。この
比較周波数ノイズは、位相差検出時の位相比較器やチャ
ージポンプ回路のバランスが悪いときに現れ易く、図6
に示したPLL−ICの出力端子の一つであるロック検
出端子33から漏れ出て、VCO6等の他の電子部品に
悪影響を及ぼすことがある。
【0012】そこで、ロック検出端子33とロック検出
回路34との間に抵抗体を設け、比較周波数ノイズの出
力を低減するといった対策が講じられているが、図7や
図8に示した構造のPLLモジュールでは、配線基板又
はパッケージとPLL−ICチップとはワイヤで接続さ
れており、特にロック検出用端子とロック検出回路とを
接続するワイヤから比較周波数ノイズが漏れ出てしまう
のでVCOの動作が不安定になることがある。
【0013】また、PLL−ICと所定の距離をおいて
VCOを配置すれば、比較周波数ノイズによる影響が緩
和されるが、近年の携帯端末機器の小型化に伴って、P
LLモジュールにおける各種電子部品の配置自由度も制
限されており、PLL−IC及びVCOの配置設計によ
って比較周波数ノイズの影響を避けるのは難しく、ま
た、PLLモジュールの高密度実装化には限界がある。
【0014】本発明は、上述した問題点を解決するもの
であり、その目的は、PLL−ICからの比較周波数ノ
イズ漏れが少なく、動作安定性に優れたPLLモジュー
ル、及び、これを用いた携帯端末機器を提供することに
ある。
【0015】
【課題を解決するための手段】即ち、本発明は、配線基
板上に少なくともVCO構成部品とPLL回路構成部品
とを実装してなるPLLモジュールにおいて、前記PL
L回路構成部品がPLL−ICベアチップとして前記配
線基板にフリップチップ実装されていることを特徴とす
るPLLモジュールに係るものである。
【0016】また、本発明のPLLモジュールは、前記
PLL−ICベアチップに、ロック検出信号を出力する
ためのロック検出端子が設けられていることを特徴とす
る。
【0017】また、本発明のPLLモジュールは、前記
PLL−ICベアチップが、VCOによる信号と基準発
振器による基準信号との位相差を検出して、これを出力
する位相比較手段を有しており、前記位相比較器は前記
ロック検出端子を介してロック検出回路に接続されてい
ることを特徴とする。
【0018】また、本発明は、請求項1乃至3に記載の
PLLモジュールを用いることを特徴とする携帯端末機
器を提供するものである。
【0019】本発明のPLLモジュールによれば、前記
PLL回路構成部品がPLL−ICベアチップとして前
記配線基板にフリップチップ実装されており、前記電圧
制御発振器構成部品や前記PLL回路構成部品を高密度
実装化しても、PLL−IC動作時に発生する比較周波
数ノイズの漏れが最小限に抑えられるので、VCO等の
他の電子部品に影響を与えること無く、動作安定性に優
れたPLLモジュールが得られる。
【0020】また、本発明の携帯端末機器によれば、上
述した特徴的構成を有するPLLモジュールを用いてい
るので、PHS(パーソナル・ハンディフォン・システ
ム)やセルラーを初めとした各種方式の携帯型電話機や
高性能のトランシーバー等の携帯端末機器の小型化及び
高信頼性化が達成できる。
【0021】
【発明の実施の形態】図1及び図2を参照に、本発明に
よる実施の形態例を説明する。
【0022】図1に示すPLLモジュール10は、配線
基板1上に、PLL−ICベアチップ2、VCOを構成
する各種チップ部品6、ローパスフィルタを構成する各
種チップ部品5をそれぞれ実装してなるモジュールであ
り、PLL−ICベアチップ2は、PLL−ICベアチ
ップ2裏面の接続用ランド3a、3b…と配線基板1上
のランド4a、4b…とを介して配線基板1にフリップ
チップ実装されている。
【0023】さらに、図示省略するが、PLLモジュー
ル10は、基準発振器としての温度補償水晶発振器、ロ
ック検出回路等が形成されたプリント基板等に実装さ
れ、PLL方式の周波数シンセサイザ装置を構成する。
【0024】また、図2に示すように、PLLモジュー
ル10は、PLL−ICベアチップ2、ローパスフィル
タ5及びVCO6によるフィードバック回路を形成して
いる。PLL−ICベアチップ2の構成は、図6に示し
た構成と実質的に同一である。
【0025】即ち、図2に示すように、例えば、VCO
6から発振される信号は、出力信号として外部に出力さ
れる一方、フィードバック信号としてPLL−ICベア
チップ2に入力する。PLL−ICベアチップ2内に入
力されたフィードバック信号(周波数fin)は、分周率
1を有するプリスケーラによって周波数fin/N1を有
する信号に分周され、さらに、分周率N2を有する比較
分周器によって周波数fin/N12を有するフィードバ
ック信号に分周される。一方、極めて安定な周波数を発
振する基準発振器22から出力される基準信号(周波数
0)は、PLL−ICベアチップ2において、分周率
Mを有する基準分周器によって周波数f0/Mを有する
基準信号に分周される。
【0026】そして、PLL−ICベアチップ2内の位
相比較器において、周波数fin/N12を有するフィー
ドバック信号と、周波数f0/Mを有する基準信号との
位相差が検出され、これに応じた位相差信号が、例えば
PNPトランジスタとNPNトランジスタとを組み合わ
せて構成したチャージポンプ回路に出力され、このチャ
ージポンプ回路にて、前記位相差信号に基づいて、フィ
ードバック信号と基準信号とが位相同期するように制御
信号が生成される。この制御信号はローパスフィルタ5
を介して雑音成分が取り除かれた後、VCO6に帰還さ
れる(詳細は図6参照)。
【0027】即ち、本実施の形態においては、PLL−
ICベアチップ2が配線基板1にフリップチップ実装さ
れているので、VCO6やPLL−ICベアチップ2を
高密度実装化しても、PLL−IC動作時に発生する比
較周波数ノイズの漏れが最小限に抑えられ、従って、比
較周波数ノイズによるVCOへの影響を抑え、動作安定
性に優れた小型なPLLモジュールが得られる。
【0028】また、PLL−ICベアチップ1は、VC
O6による信号と基準発振器22による基準信号との位
相差を検出し、これを出力する位相比較器を有してお
り、位相比較器は、ロック検出端子33を介してロック
検出回路23に接続されている。ロック検出回路23
は、位相比較器の位相差検出結果によりPLL回路のロ
ック状態を検出するものであり、ロック状態情報に基づ
いて、周波数チャンネルの切り替え、VCOへの電圧制
御、ロックアップ時間の調整等を行うことができる。
【0029】上述したように、比較周波数ノイズは、P
LL回路がロックして位相差検出時の位相比較器やチャ
ージポンプ回路のバランスが悪いときに現れ、特に、P
LL−ICベアチップ2の出力端子の一つであるロック
検出端子33から漏れるので、ロック検出端子33を含
めたPLL−ICベアチップ2をフリップチップ実装す
ることにより、効果的に比較周波数ノイズの漏れを抑制
できる。また、ロック検出端子33の後段に比較周波数
ノイズの漏れを抑制する回路(例えば抵抗体)を配置す
れば、比較周波数ノイズの漏れを更に効果的に抑制でき
る。
【0030】ここで、本実施の形態によるPLLモジュ
ール、図8に示した従来のPLLモジュールについて、
比較周波数ノイズ漏れをそれぞれ比較する。
【0031】なお、比較周波数ノイズ漏れの測定は、配
線基板1上にPLL−ICベアチップ2をフリップチッ
プ実装した本実施の形態によるPLLモジュール10
(図1参照)、並びに、配線基板1上にPLL−ICベ
アチップ21bをワイヤボンディング実装した従来のP
LLモジュール55(図8参照)について、VCO6の
発振周波数を2098MHz、比較周波数を1MHzと
し、図6に示した回路構成を用いて行う。また、各PL
Lモジュールにおいて、PLL−ICのロック検出端子
の直後には10kΩの抵抗を接続する。
【0032】本実施の形態によるPLLモジュール10
では、図3に示すように、2.098GHz付近のキャ
リア信号に比べて、2.097GHz、2.099GH
z付近のノイズが小さく、比較周波数ノイズの漏れを−
68dBc(D1=68dBc)程度まで抑えることが
できる。
【0033】これに対して、従来のPLLモジュール5
5では、図4に示すように、2.098GHz付近のキ
ャリア信号に比べて、本来は不必要な2.097GH
z、2.099GHz付近のノイズが大きく、比較周波
数ノイズの漏れは−46dBc(D2=46dBc)程
度である。
【0034】このように、本実施の形態によるPLLモ
ジュール10においては、PLL回路が位相ロックした
状態のとき発生する比較周波数ノイズがロック検出端子
33から漏れ出ることが少ないので、比較周波数ノイズ
による影響が最小限に抑えられ、動作安定性に優れたV
COが構成できる。さらに、PLLモジュール10にお
ける各種電子部品の配置自由度が向上し、PLLモジュ
ール10を高密度実装化、小型化できる。
【0035】次に、図5を参照に、本発明のPLLモジ
ュールをを用いた携帯端末機器の回路構成例を説明す
る。
【0036】まず、所定の信号を送信する場合、水晶発
振器77からの基準信号は第1のPLL回路76にて例
えば260MHzの信号に周波数変調され、さらにアッ
プコンバータ61にて、水晶発振器77から他の経路を
経て生成された例えば688MHzの信号と混合され
て、例えば948MHzの信号に周波数変調される。そ
して、周波数948MHzの信号は、直交変調器61に
おいてデジタルデータI/Oに基づいて位相変調された
後、フィルタ62で余分な周波数成分がカットされ、さ
らに、オートマッチックゲインコントロールアンプ6
3、ドライバアンプ64及びパワーアンプ65で増幅さ
れた後、デュプレクサ66を介してアンテナ67から送
信される。
【0037】また、所定の信号を受信する場合、アンテ
ナ67で受信された例えば818MHzの信号は、デュ
プレクサ66からフィルタ68に導かれ、ここで余分な
周波数成分がカットされた後、ローノイズアンプ69で
増幅され、第1のダウンコンバータ70に導かれる。第
1のダウンコンバータ70に導かれた818MHzの信
号は、水晶発振器77からの基準信号が第2のPLL回
路74にて変換された例えば688MHzの信号と混合
され、例えば周波数130MHzの信号に変換される。
そして、フィルタ71にて余分な周波数成分がカットさ
れた後、第2のダウンコンバータ72に導かれる。第2
のダウンコンバータ72に導かれた130MHzの信号
は、水晶発振器77からの信号が第3のPLL回路75
にて変換された例えば129.55MHzの信号と混合
されて、より低周波数の450KHzの信号として出力
される。この450KHzの信号は、図示しない復調器
等に導かれ所定の信号が取り出される。
【0038】ここで、本発明においては、第1のPLL
回路76、第2のPLL回路74及び第3のPLL回路
75はPLL−ICベアチップが配線基板にフリップチ
ップ実装されているので、動作安定性に優れた小型なP
LL回路であり、従って、PHSやセルラーを初めとし
た各種方式の携帯型電話機や高性能のトランシーバー等
の携帯端末機器の小型化及び高信頼性化が達成される。
【0039】以上、本発明を実施の形態について説明し
たが、本発明は上述した実施の形態に限定されるもので
はない。
【0040】例えば、図示しないが、配線基板1に設け
られる入出力端子は、ランドグリッドアレイ構造、ボー
ルグリッドアレイ構造等であってよく、或いは、側面ス
ルーホールタイプの外部電極を形成してもよい。また、
配線基板1上にはPLL−ICベアチップ2、VCO
6、ローパスフィルタ5等の各種実装部品の保護を目的
にシールドケースをかぶせることが望ましい。
【0041】また、配線基板1は、セラミック基板、樹
脂基板等任意の配線基板を使用でき、また、多層配線基
板、単層配線基板を問わない。また、配線基板1には、
PLL−ICベアチップ2、VCO6、ローパスフィル
タ5の他、種々の電子部品を搭載してもよい。
【0042】また、配線基板1上に各種実装部品を搭載
した後、搭載面を全面樹脂封止すれば、小型化に伴う配
線基板と実装部品との接着強度の低下が抑えられ、一括
して高強度のPLLモジュールを構成できる。
【0043】また、PLL−IC2の構成は、上述した
構成に限定されるものではなく、いわゆる直接方式のP
LL−IC、プリスケーラ方式のPLL−IC、ミキシ
ングダウン方式のPLL−IC、ミキシングアップ方式
のPLL−IC、二重ループ方式のPLL−ICなど種
々のPLL回路構成を有していてよい。
【0044】さらに、本発明のPLLモジュールは、配
線基板上に直接にフリップチップ実装する以外にも、チ
ップサイズパッケージのように、配線基板上に間接的に
フリップチップ実装してもよい。
【0045】
【発明の効果】本発明のPLLモジュールによれば、配
線基板上に少なくともVCO構成部品とPLL回路構成
部品とを実装してなるPLLモジュールにおいて、前記
PLL回路構成部品がPLL−ICベアチップとして前
記配線基板にフリップチップ実装されているので、前記
VCO構成部品や前記PLL回路構成部品を高密度実装
化しても、PLL−IC動作時に発生する比較周波数ノ
イズの漏れが最小限に抑えられ、動作安定性に優れたP
LLモジュールが得られる。
【0046】本発明の携帯端末機器によれば、上述した
特徴的構成を有するPLLモジュールを用いているの
で、PHS(パーソナル・ハンディフォン・システム)
やセルラーを初めとした各種方式の携帯型電話機や高性
能のトランシーバー等の携帯端末機器の小型化及び高信
頼性化が達成できる。
【図面の簡単な説明】
【図1】本発明の実施の形態によるPLLモジュールの
概略斜視図(A)、該PLLモジュールにおけるPLL
−IC付近の概略断面図(B)である。
【図2】本発明の実施の形態によるPLLモジュールを
含む周波数シンセサイザのブロック図である。
【図3】本発明の実施の形態によるPLLモジュールの
比較周波数ノイズ漏れを表すグラフである。
【図4】従来のPLLモジュールの比較周波数ノイズ漏
れを表すグラフである。
【図5】本発明による携帯端末機器の送受信部の回路構
成例を示すブロック図である。
【図6】一般的なPLL周波数シンセサイザのブロック
図である。
【図7】従来のPLLモジュールの概略斜視図(A)、
そのPLLモジュールにおけるPLL−IC付近の概略
断面図(B)である。
【図8】従来の他のPLLモジュールの概略斜視図
(A)、そのPLLモジュールにおけるPLL−IC付
近の概略断面図(B)である。
【符号の説明】
1…配線基板、 2…PLL−IC、 3a、3b…外部端子、 4a、4b…接続用ランド、 5…ローパスフィルタ構成部品、 6…VCO構成部品、 10…PLLモジュール

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 配線基板上に少なくともVCO構成部品
    とPLL回路構成部品とを実装してなるPLLモジュー
    ルにおいて、 前記PLL回路構成部品がPLL−ICベアチップとし
    て前記配線基板にフリップチップ実装されていることを
    特徴とする、PLLモジュール。
  2. 【請求項2】 前記PLL−ICベアチップに、ロック
    検出信号を出力するためのロック検出端子が設けられて
    いることを特徴とする、請求項1に記載のPLLモジュ
    ール。
  3. 【請求項3】 前記PLL−ICベアチップが、VCO
    による信号と基準発振器による基準信号との位相差を検
    出して、これを出力する位相比較器を有しており、前記
    位相比較器は、前記ロック検出端子を介してロック検出
    回路に接続されていることを特徴とする、請求項2に記
    載のPLLモジュール。
  4. 【請求項4】 請求項1乃至3に記載のPLLモジュー
    ルを用いたことを特徴とする、携帯端末機器。
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