JP3165010B2 - スペクトラム拡散信号受信同期回路 - Google Patents
スペクトラム拡散信号受信同期回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、受信したスペクトラム
拡散信号を逆拡散するときに用いられるスペクトラム拡
散信号受信同期回路に関するものである。
拡散信号を逆拡散するときに用いられるスペクトラム拡
散信号受信同期回路に関するものである。
【０００２】
【従来の技術】従来、遠隔計測通信等にスペクトラム拡
散通信方式が用いられている。図１０はこのスペクトラ
ム拡散通信装置の一般的な構成を示す図である。１次変
調回路１では送信信号によって搬送波が１次変調され、
狭帯域信号である１次変調信号が生成される。この１次
変調信号は２次変調回路２において、さらに疑似雑音符
号（ＰＮ符号）によって２次変調が加えられる。この２
次変調により、信号帯域が拡散された２次変調信号が生
成される。この２次変調信号は送信回路３から光ファイ
バ線路４へ送出され、受信回路５に受信される。受信回
路５の出力は同期回路６に入力され、同期回路６はその
内部で発生する逆拡散用ＰＮ符号の位相を受信信号中の
拡散用ＰＮ符号の位相に同期させる。この同期回路６か
らは逆拡散された狭帯域の変調信号が出力され、復調回
路７はこの変調信号から送信されたもとの情報を再生す
る。
散通信方式が用いられている。図１０はこのスペクトラ
ム拡散通信装置の一般的な構成を示す図である。１次変
調回路１では送信信号によって搬送波が１次変調され、
狭帯域信号である１次変調信号が生成される。この１次
変調信号は２次変調回路２において、さらに疑似雑音符
号（ＰＮ符号）によって２次変調が加えられる。この２
次変調により、信号帯域が拡散された２次変調信号が生
成される。この２次変調信号は送信回路３から光ファイ
バ線路４へ送出され、受信回路５に受信される。受信回
路５の出力は同期回路６に入力され、同期回路６はその
内部で発生する逆拡散用ＰＮ符号の位相を受信信号中の
拡散用ＰＮ符号の位相に同期させる。この同期回路６か
らは逆拡散された狭帯域の変調信号が出力され、復調回
路７はこの変調信号から送信されたもとの情報を再生す
る。
【０００３】図１１はこの同期回路６の内部の回路構成
を示すブロック図である。
を示すブロック図である。
【０００４】受信回路５から出力される受信信号は乗算
器１１ａに与えられる。また、この乗算器１１ａにはＰ
Ｎ符号発生回路１４から送信側と同じＰＮ符号が与えら
れている。乗算器１１ａは入力されたこれら各信号を乗
算する。この乗算結果はバンドパスフィルタ１１ｂに与
えられ、特定帯域の信号成分が通過させられる。通過し
た信号は増幅器１１ｃで増幅され、次のバンドパスフィ
ルタ１１ｄを経て検波器１１ｅおよび復調回路７へ出力
される。検波器１１ｅは入力した信号を包絡線検波し、
積分器１５はこれを一定期間積分する。比較器１６はＰ
Ｎコードの粗同期が取れたか否かを判定する回路であ
り、積分器１５の出力を所定のしきい値と比較する。積
分器１５の出力がしきい値以下の時には、ＰＮ符号発生
回路１４へ位相シフトを指示する制御信号を出力する。
ＰＮ符号発生回路１４はこの信号を受けると、所定チッ
プ分位相を例えば進めた逆拡散用ＰＮ符号を乗算器１１
ａに出力し、送信側の拡散用ＰＮ符号の位相と受信側の
逆拡散用ＰＮ符号の位相との同期を図る。一方、積分器
１５の出力が比較器１６のしきい値を越えた時には各Ｐ
Ｎ符号の位相の同期がとれたとされる。この場合、比較
器１６はＰＮ符号発生回路１４および制御電圧発生回路
１７に同期捕捉がとれたことを知らせる信号を出力す
る。
器１１ａに与えられる。また、この乗算器１１ａにはＰ
Ｎ符号発生回路１４から送信側と同じＰＮ符号が与えら
れている。乗算器１１ａは入力されたこれら各信号を乗
算する。この乗算結果はバンドパスフィルタ１１ｂに与
えられ、特定帯域の信号成分が通過させられる。通過し
た信号は増幅器１１ｃで増幅され、次のバンドパスフィ
ルタ１１ｄを経て検波器１１ｅおよび復調回路７へ出力
される。検波器１１ｅは入力した信号を包絡線検波し、
積分器１５はこれを一定期間積分する。比較器１６はＰ
Ｎコードの粗同期が取れたか否かを判定する回路であ
り、積分器１５の出力を所定のしきい値と比較する。積
分器１５の出力がしきい値以下の時には、ＰＮ符号発生
回路１４へ位相シフトを指示する制御信号を出力する。
ＰＮ符号発生回路１４はこの信号を受けると、所定チッ
プ分位相を例えば進めた逆拡散用ＰＮ符号を乗算器１１
ａに出力し、送信側の拡散用ＰＮ符号の位相と受信側の
逆拡散用ＰＮ符号の位相との同期を図る。一方、積分器
１５の出力が比較器１６のしきい値を越えた時には各Ｐ
Ｎ符号の位相の同期がとれたとされる。この場合、比較
器１６はＰＮ符号発生回路１４および制御電圧発生回路
１７に同期捕捉がとれたことを知らせる信号を出力す
る。
【０００５】受信回路５からの信号は乗算器１２ａおよ
び１３ａにも入力されている。また、これら乗算器１２
ａおよび１３ａには、乗算器１１ａに与えられているＰ
Ｎ符号の位相に対し、１／２チップ位相の進んだＰＮ符
号、および１／２チップ位相の遅れたＰＮ符号がそれぞ
れ与えられている。これら各乗算器１２ａおよび１３ａ
の出力も、バンドパスフィルタ１２ｂ，ｄおよび１３
ｂ，ｄ、並びに増幅器１２ｃおよび１３ｃによって特定
帯域の信号が増幅される。増幅されたこれら信号は検波
器１２ｅおよび１３ｅで包絡線検波され、制御電圧発生
回路１７に入力される。制御電圧発生回路１７は各検波
器１２ｅ，１３ｅの出力の差に応じた制御電圧を発生す
る。この制御電圧はループフィルタ１８で高周波成分が
除去され、電圧制御発信器（ＶＣＸＯ）１９に与えられ
る。電圧制御発信器１９は与えられた制御電圧に応じた
周波数信号をＰＮ符号発生器１４へ出力する。
び１３ａにも入力されている。また、これら乗算器１２
ａおよび１３ａには、乗算器１１ａに与えられているＰ
Ｎ符号の位相に対し、１／２チップ位相の進んだＰＮ符
号、および１／２チップ位相の遅れたＰＮ符号がそれぞ
れ与えられている。これら各乗算器１２ａおよび１３ａ
の出力も、バンドパスフィルタ１２ｂ，ｄおよび１３
ｂ，ｄ、並びに増幅器１２ｃおよび１３ｃによって特定
帯域の信号が増幅される。増幅されたこれら信号は検波
器１２ｅおよび１３ｅで包絡線検波され、制御電圧発生
回路１７に入力される。制御電圧発生回路１７は各検波
器１２ｅ，１３ｅの出力の差に応じた制御電圧を発生す
る。この制御電圧はループフィルタ１８で高周波成分が
除去され、電圧制御発信器（ＶＣＸＯ）１９に与えられ
る。電圧制御発信器１９は与えられた制御電圧に応じた
周波数信号をＰＮ符号発生器１４へ出力する。
【０００６】ＰＮ符号発生回路１４は入力した信号周波
数に応じて発生する逆拡散用ＰＮ符号の位相をシフトす
る。同期が完全にとれた状態では検波器１２ｅおよび検
波器１３ｅの各出力は等しくなり、制御電圧発生回路１
７の出力電圧が０になって発生するＰＮ符号の位相は変
化しない。しかし、送信側および受信側の各ＰＮ符号の
位相がずれると、検波器１２ｅおよび検波器１３ｅのい
ずれかの出力が大きくなり、制御電圧発生回路１７から
はある値の制御電圧が出力される。この結果、ＰＮ符号
発生回路１４で発生する逆拡散用ＰＮ符号の位相がシフ
トして同期が保持される。
数に応じて発生する逆拡散用ＰＮ符号の位相をシフトす
る。同期が完全にとれた状態では検波器１２ｅおよび検
波器１３ｅの各出力は等しくなり、制御電圧発生回路１
７の出力電圧が０になって発生するＰＮ符号の位相は変
化しない。しかし、送信側および受信側の各ＰＮ符号の
位相がずれると、検波器１２ｅおよび検波器１３ｅのい
ずれかの出力が大きくなり、制御電圧発生回路１７から
はある値の制御電圧が出力される。この結果、ＰＮ符号
発生回路１４で発生する逆拡散用ＰＮ符号の位相がシフ
トして同期が保持される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の受信同期回路では、拡散信号および逆拡散用ＰＮ符
号の相関・同期確立部がアナログ回路で構成されてい
る。従って、装置内に非線形回路を有しているため、回
路設計が容易ではなく、また、微調整が必要になる。例
えば、乗算器の乗率を決めるための微調整が必要にな
る。従って、装置価格は高いものになってしまう。ま
た、アナログ回路構成は動作の安定といった点において
も劣るところがある。また、素子定数等を一旦決めてし
まうと、以後その値が回路に固定したものとなり、設定
し直すことは困難である。
来の受信同期回路では、拡散信号および逆拡散用ＰＮ符
号の相関・同期確立部がアナログ回路で構成されてい
る。従って、装置内に非線形回路を有しているため、回
路設計が容易ではなく、また、微調整が必要になる。例
えば、乗算器の乗率を決めるための微調整が必要にな
る。従って、装置価格は高いものになってしまう。ま
た、アナログ回路構成は動作の安定といった点において
も劣るところがある。また、素子定数等を一旦決めてし
まうと、以後その値が回路に固定したものとなり、設定
し直すことは困難である。
【０００８】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、１ビットシリアルに
受信するスペクトラム拡散信号を逆拡散するための１ビ
ットシリアルの第１のデジタル逆拡散用ＰＮ符号並びに
この第１のデジタル逆拡散用ＰＮ符号に正および負の所
定の位相差を有する１ビットシリアルの第２および第３
のデジタル逆拡散用ＰＮ符号を発生する逆拡散用ＰＮ符
号発生器と、受信するデジタル拡散信号と第１，第２お
よび第３の各デジタル逆拡散用ＰＮ符号との排他的論理
和をとる第１，第２および第３のゲート回路と、これら
第１，第２および第３のゲート回路の各出力信号から△
−Σ変調器を用いて特定帯域の信号成分を取り出す第
１，第２および第３のデジタルフィルタと、これら第
１，第２および第３のデジタルフィルタの各出力信号を
所定のしきい値と比較する第１，第２および第３の比較
器と、これら第１，第２および第３の比較器の各比較結
果に基づいて逆拡散用ＰＮ符号発生器から出力されるデ
ジタル逆拡散用ＰＮ符号の位相をシフトさせ、受信する
デジタル拡散信号の位相に同期させるデジタル位相シフ
ト回路とを備え、前記各デジタルフィルタは、前記各ゲ
ート回路の出力信号を入力する第１の加減算器，この第
１の加減算器の出力信号を入力する第２の加減算器，お
よびこの第２の加減算器の出力信号を入力すると共に前
記第１および第２の各加減算器へ記憶内容を出力する第
１のレジスタからなる第１のΔ−Σ変調器と、この第１
のΔ−Σ変調器の出力信号を入力する第３の加減算器
と、この第３の加減算器の出力信号を入力する第４の加
減算器と、この第４の加減算器の出力信号を入力すると
共にこの第４の加減算器へ記憶内容を出力する第２のレ
ジスタと、この第２のレジスタの出力信号を入力する第
５の加減算器，この第５の加減算器の出力信号を入力す
る第６の加減算器，およびこの第６の加減算器の出力信
号を入力すると共に前記第５および第６の各加減算器へ
記憶内容を出力する第３のレジスタからなり，前記第３
の加減算器へ変調結果を出力する第２のΔ−Σ変調器と
からなり、さらに、前記第１の加減算器，第３の加減算
器および第５の加減算器がそれぞれ有する各演算係数の
値を調整するフィルタ定数調整手段と、前記各比較器の
しきい値の値を調整するしきい値調整手段とを備え、ス
ペクトラム拡散信号受信同期回路を構成した。
を解決するためになされたもので、１ビットシリアルに
受信するスペクトラム拡散信号を逆拡散するための１ビ
ットシリアルの第１のデジタル逆拡散用ＰＮ符号並びに
この第１のデジタル逆拡散用ＰＮ符号に正および負の所
定の位相差を有する１ビットシリアルの第２および第３
のデジタル逆拡散用ＰＮ符号を発生する逆拡散用ＰＮ符
号発生器と、受信するデジタル拡散信号と第１，第２お
よび第３の各デジタル逆拡散用ＰＮ符号との排他的論理
和をとる第１，第２および第３のゲート回路と、これら
第１，第２および第３のゲート回路の各出力信号から△
−Σ変調器を用いて特定帯域の信号成分を取り出す第
１，第２および第３のデジタルフィルタと、これら第
１，第２および第３のデジタルフィルタの各出力信号を
所定のしきい値と比較する第１，第２および第３の比較
器と、これら第１，第２および第３の比較器の各比較結
果に基づいて逆拡散用ＰＮ符号発生器から出力されるデ
ジタル逆拡散用ＰＮ符号の位相をシフトさせ、受信する
デジタル拡散信号の位相に同期させるデジタル位相シフ
ト回路とを備え、前記各デジタルフィルタは、前記各ゲ
ート回路の出力信号を入力する第１の加減算器，この第
１の加減算器の出力信号を入力する第２の加減算器，お
よびこの第２の加減算器の出力信号を入力すると共に前
記第１および第２の各加減算器へ記憶内容を出力する第
１のレジスタからなる第１のΔ−Σ変調器と、この第１
のΔ−Σ変調器の出力信号を入力する第３の加減算器
と、この第３の加減算器の出力信号を入力する第４の加
減算器と、この第４の加減算器の出力信号を入力すると
共にこの第４の加減算器へ記憶内容を出力する第２のレ
ジスタと、この第２のレジスタの出力信号を入力する第
５の加減算器，この第５の加減算器の出力信号を入力す
る第６の加減算器，およびこの第６の加減算器の出力信
号を入力すると共に前記第５および第６の各加減算器へ
記憶内容を出力する第３のレジスタからなり，前記第３
の加減算器へ変調結果を出力する第２のΔ−Σ変調器と
からなり、さらに、前記第１の加減算器，第３の加減算
器および第５の加減算器がそれぞれ有する各演算係数の
値を調整するフィルタ定数調整手段と、前記各比較器の
しきい値の値を調整するしきい値調整手段とを備え、ス
ペクトラム拡散信号受信同期回路を構成した。
【０００９】
【００１０】
【００１１】
【作用】スペクトラム拡散信号受信同期回路は全てデジ
タル回路で構成され、回路設計は容易化される。また、
アナログ回路における乗算器といった箇所に必要とされ
た微調整も必要とされないため、製造工程は簡単化され
る。
タル回路で構成され、回路設計は容易化される。また、
アナログ回路における乗算器といった箇所に必要とされ
た微調整も必要とされないため、製造工程は簡単化され
る。
【００１２】
【００１３】また、デジタルフィルタ定数や比較器のし
きい値は可変設定されるため、装置に冗長性が持たせら
れる。すなわち、素子定数を一旦決めても、従来のよう
にこれが回路に固定したものにはならず、容易に設定変
更することが可能となる。
きい値は可変設定されるため、装置に冗長性が持たせら
れる。すなわち、素子定数を一旦決めても、従来のよう
にこれが回路に固定したものにはならず、容易に設定変
更することが可能となる。
【００１４】
【実施例】次に、本発明の一実施例によるスペクトラム
拡散信号受信同期回路について説明する。
拡散信号受信同期回路について説明する。
【００１５】図１は、本実施例のスペクトラム拡散信号
受信同期回路を用いて構成されたスペクトラム拡散通信
装置を示すブロック図である。
受信同期回路を用いて構成されたスペクトラム拡散通信
装置を示すブロック図である。
【００１６】送信側では、排他的論理和（ＥＸＯＲ）回
路３１の一端子に、送信信号によって変調が加えられた
１次変調信号がシリアルに入力されている。このＥＸＯ
Ｒ回路３１の他方の端子には、ＰＮ符号発生器（ＰＮ
ＧＥＮ．）３２で発生したＰＮ符号がシリアルに入力さ
れている。ここで、ＰＮ符号にはＭ系列符号が用いられ
ている。ＥＸＯＲ回路３１でこれら各信号の排他的論理
和がとられることにより、１次変調された狭帯域信号に
２次変調が加えられ、送信信号はスペクトラム拡散され
る。このスペクトラム拡散信号は１ビットづつのシリア
ル信号としてＣＭＩコーダ（CODER)３３に入力され、Ｃ
ＭＩ符号化される。ＣＭＩ符号化された送信信号はＥ／
Ｏ変換器３４で電気信号から光信号に変換され、光ファ
イバ線路３５へシリアルに送出される。なお、ここで伝
送符号にＣＭＩ符号を用いているが、マンチェスタ符号
などの直流成分を持たない符号を用いても良い。
路３１の一端子に、送信信号によって変調が加えられた
１次変調信号がシリアルに入力されている。このＥＸＯ
Ｒ回路３１の他方の端子には、ＰＮ符号発生器（ＰＮ
ＧＥＮ．）３２で発生したＰＮ符号がシリアルに入力さ
れている。ここで、ＰＮ符号にはＭ系列符号が用いられ
ている。ＥＸＯＲ回路３１でこれら各信号の排他的論理
和がとられることにより、１次変調された狭帯域信号に
２次変調が加えられ、送信信号はスペクトラム拡散され
る。このスペクトラム拡散信号は１ビットづつのシリア
ル信号としてＣＭＩコーダ（CODER)３３に入力され、Ｃ
ＭＩ符号化される。ＣＭＩ符号化された送信信号はＥ／
Ｏ変換器３４で電気信号から光信号に変換され、光ファ
イバ線路３５へシリアルに送出される。なお、ここで伝
送符号にＣＭＩ符号を用いているが、マンチェスタ符号
などの直流成分を持たない符号を用いても良い。
【００１７】受信側では、送信側から送出された信号が
Ｏ／Ｅ変換器３６に受信され、受信信号が光信号から電
気信号に変換される。電気信号に戻された受信信号はＣ
ＭＩ符号化されているため、ＣＭＩデコーダ（DECODER)
３７で復号化される。復号化された受信信号はクロック
抽出回路３８において、受信信号に含まれる１２ＭＨｚ
の送信クロックが抽出される。なお、ここではクロック
周波数を１２ＭＨｚとしているが、特定の周波数に限定
されるものではない。また、復号化された受信信号はス
ペクトラム拡散信号受信同期回路３９にも入力される。
この受信同期回路３９においては、クロック抽出回路３
８で抽出された送信クロックを元にして逆拡散用ＰＮ符
号が生成され、その位相が、受信信号に含まれる拡散用
ＰＮ符号の位相に同期される。この同期確立処理は、拡
散用ＰＮ符号に畳み込まれた送信信号データの成分にか
かわらず、以下のようにして行われる。
Ｏ／Ｅ変換器３６に受信され、受信信号が光信号から電
気信号に変換される。電気信号に戻された受信信号はＣ
ＭＩ符号化されているため、ＣＭＩデコーダ（DECODER)
３７で復号化される。復号化された受信信号はクロック
抽出回路３８において、受信信号に含まれる１２ＭＨｚ
の送信クロックが抽出される。なお、ここではクロック
周波数を１２ＭＨｚとしているが、特定の周波数に限定
されるものではない。また、復号化された受信信号はス
ペクトラム拡散信号受信同期回路３９にも入力される。
この受信同期回路３９においては、クロック抽出回路３
８で抽出された送信クロックを元にして逆拡散用ＰＮ符
号が生成され、その位相が、受信信号に含まれる拡散用
ＰＮ符号の位相に同期される。この同期確立処理は、拡
散用ＰＮ符号に畳み込まれた送信信号データの成分にか
かわらず、以下のようにして行われる。
【００１８】まず、ＣＭＩデコーダ３７からシリアルに
出力される受信信号が、ＥＸＯＲ回路４０ａ，４０ｂ，
４０ｃのそれぞれの一端子に入力される。これらＥＸＯ
Ｒ回路４０ａ〜ｃのそれぞれの他端子には、逆拡散用Ｐ
Ｎ符号発生器４１で生成される逆拡散用ＰＮ符号が入力
されている。この逆拡散用ＰＮ符号は、送信側のＰＮ符
号発生器３２で生成されたＭ系列符号と同じ符号系列を
している。ＥＸＯＲ回路４０ａには、ＥＸＯＲ回路４０
ｂに入力される逆拡散用ＰＮ符号列Ｊの位相より１／２
チップ進んだ逆拡散用ＰＮ符号列Ｅが入力されている。
また、ＥＸＯＲ回路４０ｃには、ＥＸＯＲ回路４０ｂに
入力される逆拡散用ＰＮ符号列Ｊの位相より１／２チッ
プ遅れた逆拡散用ＰＮ符号列Ｌが入力されている。ここ
で、１チップはＰＮ符号の１ビットの長さに相応してい
る。
出力される受信信号が、ＥＸＯＲ回路４０ａ，４０ｂ，
４０ｃのそれぞれの一端子に入力される。これらＥＸＯ
Ｒ回路４０ａ〜ｃのそれぞれの他端子には、逆拡散用Ｐ
Ｎ符号発生器４１で生成される逆拡散用ＰＮ符号が入力
されている。この逆拡散用ＰＮ符号は、送信側のＰＮ符
号発生器３２で生成されたＭ系列符号と同じ符号系列を
している。ＥＸＯＲ回路４０ａには、ＥＸＯＲ回路４０
ｂに入力される逆拡散用ＰＮ符号列Ｊの位相より１／２
チップ進んだ逆拡散用ＰＮ符号列Ｅが入力されている。
また、ＥＸＯＲ回路４０ｃには、ＥＸＯＲ回路４０ｂに
入力される逆拡散用ＰＮ符号列Ｊの位相より１／２チッ
プ遅れた逆拡散用ＰＮ符号列Ｌが入力されている。ここ
で、１チップはＰＮ符号の１ビットの長さに相応してい
る。
【００１９】逆拡散用ＰＮ符号発生器４１は、１０段の
シフトレジスタ（ＦＳＲ）４２，ＥＸＯＲ回路４３，位
相進捗器４４および位相遅延器４５から構成されてい
る。ここで、シフトレジスタ４２の段数は１０段に限定
されるものではない。このシフトレジスタ４２にはクロ
ック回路（ＣＬＯＣＫ）４６から３ＭＨｚのクロック信
号が入力されている。このクロック信号は、クロック抽
出回路３８で抽出された送信クロックが分周されて得ら
れたものである。ここでは分周クロックの周波数を３Ｍ
Ｈｚとしているが、特定の周波数に限定されるものでは
ない。シフトレジスタ４２は、このクロック信号が入力
される毎にレジスタ内容を隣接するレジスタにシフトし
ていく。このシフトレジスタ４２の適切な位置にある各
レジスタ内容がＥＸＯＲ回路４３で排他的論理和がとら
れ、クロック入力側のシフトレジスタに帰還されると、
出力側のレジスタからはＭ系列符号が出力される。逆拡
散用ＰＮ符号列Ｊはこのレジスタから出力されるＭ系列
符号列であり、逆拡散用ＰＮ符号列Ｅはこれが位相進捗
器４４で１／２チップ位相が進められたＭ系列符号列で
ある。また、逆拡散用ＰＮ符号列Ｌは、逆拡散用ＰＮ符
号列Ｊが位相遅延器４５で１／２チップ位相が遅らされ
たＭ系列符号列である。
シフトレジスタ（ＦＳＲ）４２，ＥＸＯＲ回路４３，位
相進捗器４４および位相遅延器４５から構成されてい
る。ここで、シフトレジスタ４２の段数は１０段に限定
されるものではない。このシフトレジスタ４２にはクロ
ック回路（ＣＬＯＣＫ）４６から３ＭＨｚのクロック信
号が入力されている。このクロック信号は、クロック抽
出回路３８で抽出された送信クロックが分周されて得ら
れたものである。ここでは分周クロックの周波数を３Ｍ
Ｈｚとしているが、特定の周波数に限定されるものでは
ない。シフトレジスタ４２は、このクロック信号が入力
される毎にレジスタ内容を隣接するレジスタにシフトし
ていく。このシフトレジスタ４２の適切な位置にある各
レジスタ内容がＥＸＯＲ回路４３で排他的論理和がとら
れ、クロック入力側のシフトレジスタに帰還されると、
出力側のレジスタからはＭ系列符号が出力される。逆拡
散用ＰＮ符号列Ｊはこのレジスタから出力されるＭ系列
符号列であり、逆拡散用ＰＮ符号列Ｅはこれが位相進捗
器４４で１／２チップ位相が進められたＭ系列符号列で
ある。また、逆拡散用ＰＮ符号列Ｌは、逆拡散用ＰＮ符
号列Ｊが位相遅延器４５で１／２チップ位相が遅らされ
たＭ系列符号列である。
【００２０】各ＥＸＯＲ回路４０ａ〜ｃでは、これら各
位相の逆拡散用ＰＮ符号とＣＭＩデコーダ３７のシリア
ル受信出力との排他的論理和がとられる。この演算結果
はラッチ回路（ＬＡＴＣＨ）４７にラッチされる。ラッ
チされた各排他的論理和結果はさらに各デジタルフィル
タ４８ａ，４８ｂ，４８ｃに入力される。これらデジタ
ルフィルタ４８ａ，ｂ，ｃは、△Σ−デジタルフィルタ
（△Σ−ＤＦ）４９ａ，ｂ，ｃ、絶対値（ＡＢＳ）回路
５０ａ，ｂ，ｃ、およびもう１つの△Σ−ＤＦ５１ａ，
ｂ，ｃからなり、ローパスフィルタを構成している。各
排他的論理和結果がこのローパスフィルタを通過するこ
とにより、受信信号中の拡散用ＰＮ符号と各逆拡散用Ｐ
Ｎ符号Ｊ，Ｅ，Ｌとのそれぞれの相関がとられる。この
相関結果は量子化信号として各コンパレータ５２ａ，
ｂ，ｃに入力される。
位相の逆拡散用ＰＮ符号とＣＭＩデコーダ３７のシリア
ル受信出力との排他的論理和がとられる。この演算結果
はラッチ回路（ＬＡＴＣＨ）４７にラッチされる。ラッ
チされた各排他的論理和結果はさらに各デジタルフィル
タ４８ａ，４８ｂ，４８ｃに入力される。これらデジタ
ルフィルタ４８ａ，ｂ，ｃは、△Σ−デジタルフィルタ
（△Σ−ＤＦ）４９ａ，ｂ，ｃ、絶対値（ＡＢＳ）回路
５０ａ，ｂ，ｃ、およびもう１つの△Σ−ＤＦ５１ａ，
ｂ，ｃからなり、ローパスフィルタを構成している。各
排他的論理和結果がこのローパスフィルタを通過するこ
とにより、受信信号中の拡散用ＰＮ符号と各逆拡散用Ｐ
Ｎ符号Ｊ，Ｅ，Ｌとのそれぞれの相関がとられる。この
相関結果は量子化信号として各コンパレータ５２ａ，
ｂ，ｃに入力される。
【００２１】図２（ａ）は上記の各△Σ−ＤＦ４９ａ〜
ｃ，５１ａ〜ｃの内部構成を示したものである。これら
各△Σ−ＤＦは、２つの△Σ変調器（△ΣModulator)６
１，６２、一段目加減算器６３、２段目加減算器（Adde
r)６４およびレジスタ（Register) ６５から構成されて
いる。
ｃ，５１ａ〜ｃの内部構成を示したものである。これら
各△Σ−ＤＦは、２つの△Σ変調器（△ΣModulator)６
１，６２、一段目加減算器６３、２段目加減算器（Adde
r)６４およびレジスタ（Register) ６５から構成されて
いる。
【００２２】このうち、△Σ変調器６１，６２の内部構
成は同図（ｂ）に示される。これら△Σ変調器は、１段
目加減算器７１、２段目加減算器（Adder)７２およびレ
ジスタ（Register) ７３から構成されている。この△Σ
変調器では、入力データｘ（input ｘ）が１ビットシリ
アル信号のときには以下の演算が行われる。
成は同図（ｂ）に示される。これら△Σ変調器は、１段
目加減算器７１、２段目加減算器（Adder)７２およびレ
ジスタ（Register) ７３から構成されている。この△Σ
変調器では、入力データｘ（input ｘ）が１ビットシリ
アル信号のときには以下の演算が行われる。
【００２３】ｙ±（ｋ1 ±ｋ2 ） …（１） また、入力データｘが量子化信号のときには以下の演算
が行われる。
が行われる。
【００２４】ｙ±（ｘ±ｋ2 ） …（２） 上記の演算（ｋ1 ±ｋ2 ）または（ｘ±ｋ2 ）は一段目
加減算器７１で行われ、量子化信号として２段目加減算
器７２へ出力される。２段目加減算器７２は、レジスタ
７３から出力されるレジスタ内容ｙ（２の補数表現）に
一段目加減算器７１の演算結果を加減算し、上記（１）
式または（２）式に表される演算を行う。各加減算器７
１，７２における加算か減算かの演算種類は、入力デー
タｘとレジスタ内容ｙの各符号に従って決められる。ま
た、一段目加減算器７１には２つの係数ｋ1 ，ｋ2 が与
えられている。これら係数ｋ1 ，ｋ2 はディップスイッ
チ等によって設定されており、デジタルフィルタ４８の
フィルタ時定数はこれら係数ｋ1 ，ｋ2 によって定めら
れる。これらｋ1 ，ｋ2 は一段目加減算器７１の入力に
なっており、この一段目加減算器７１ではｋ1 ｘ−ｋ2
sign（ｙ）の演算が行われる。ここで、sign（ｙ）はレ
ジスタ内容ｙの符号（sign) であり、入力信号がシリア
ル信号のときにはｋ1 ｘ＝ｋ1 ，ｋ2 sign（ｙ）＝±ｋ
2 、また、入力信号が量子化信号のときにはｋ1 ｘ＝
ｘ，ｋ2 sign（ｙ）＝±ｋ2 となる。このように求めら
れた２段目加減算器７２の演算結果はレジスタ７３に出
力される。以後、上記の演算が繰り返し行われることに
より、入力データｘに△Σ（デルタシグマ）変調が加え
られる。
加減算器７１で行われ、量子化信号として２段目加減算
器７２へ出力される。２段目加減算器７２は、レジスタ
７３から出力されるレジスタ内容ｙ（２の補数表現）に
一段目加減算器７１の演算結果を加減算し、上記（１）
式または（２）式に表される演算を行う。各加減算器７
１，７２における加算か減算かの演算種類は、入力デー
タｘとレジスタ内容ｙの各符号に従って決められる。ま
た、一段目加減算器７１には２つの係数ｋ1 ，ｋ2 が与
えられている。これら係数ｋ1 ，ｋ2 はディップスイッ
チ等によって設定されており、デジタルフィルタ４８の
フィルタ時定数はこれら係数ｋ1 ，ｋ2 によって定めら
れる。これらｋ1 ，ｋ2 は一段目加減算器７１の入力に
なっており、この一段目加減算器７１ではｋ1 ｘ−ｋ2
sign（ｙ）の演算が行われる。ここで、sign（ｙ）はレ
ジスタ内容ｙの符号（sign) であり、入力信号がシリア
ル信号のときにはｋ1 ｘ＝ｋ1 ，ｋ2 sign（ｙ）＝±ｋ
2 、また、入力信号が量子化信号のときにはｋ1 ｘ＝
ｘ，ｋ2 sign（ｙ）＝±ｋ2 となる。このように求めら
れた２段目加減算器７２の演算結果はレジスタ７３に出
力される。以後、上記の演算が繰り返し行われることに
より、入力データｘに△Σ（デルタシグマ）変調が加え
られる。
【００２５】また、同図（ａ）に示す△Σ−ＤＦでは以
下の演算が行われる。
下の演算が行われる。
【００２６】ｙ±（ｋａ±ｋｂ） …（３） 演算（ｋａ±ｋｂ）は一段目加減算器６３で行われ、量
子化信号として２段目加減算器６４へ出力される。２段
目加減算器６４は、レジスタ６５から出力されるレジス
タ内容ｙにこの演算結果（ｋａ±ｋｂ）を加減算し、上
記（３）式に表される演算を行う。各加減算器６３，６
４における加算か減算かの演算種類は、２つの△Σ変調
器６１，６２の出力±ｋに従って決められる。また、一
段目加減算器６３には２つの係数ａ，ｂが与えられてい
る。これら係数ａ，ｂはディップスイッチ等によって設
定されており、デジタルフィルタ４８のフィルタ時定数
はこれら係数ａ，ｂによっても定められる。このように
求められた２段目加減算器６４の演算結果はレジスタ６
５に出力される。以後、上記の演算が繰り返し行われる
ことにより、ラッチ回路４７からの入力データｘにロー
パスフィルタがかけられ、上述のように拡散用ＰＮ符号
と逆拡散用ＰＮ符号との相関がとられる。
子化信号として２段目加減算器６４へ出力される。２段
目加減算器６４は、レジスタ６５から出力されるレジス
タ内容ｙにこの演算結果（ｋａ±ｋｂ）を加減算し、上
記（３）式に表される演算を行う。各加減算器６３，６
４における加算か減算かの演算種類は、２つの△Σ変調
器６１，６２の出力±ｋに従って決められる。また、一
段目加減算器６３には２つの係数ａ，ｂが与えられてい
る。これら係数ａ，ｂはディップスイッチ等によって設
定されており、デジタルフィルタ４８のフィルタ時定数
はこれら係数ａ，ｂによっても定められる。このように
求められた２段目加減算器６４の演算結果はレジスタ６
５に出力される。以後、上記の演算が繰り返し行われる
ことにより、ラッチ回路４７からの入力データｘにロー
パスフィルタがかけられ、上述のように拡散用ＰＮ符号
と逆拡散用ＰＮ符号との相関がとられる。
【００２７】図１に示すコンパレータ５２ａ，ｂ，ｃ
は、この相関結果を予め設定された所定の値を持つデー
タと比較する。この設定値はディップスイッチ等によっ
て定められている。相関結果が設定値よりも大きい場合
にはコンパレータ５２はハイレベル（Ｈ）信号を出力
し、設定値よりも小さい場合にはロウレベル（Ｌ）信号
を出力する。拡散用ＰＮ符号と逆拡散用ＰＮ符号との位
相が一致しているか、もしくは±１／２チップの位相差
の関係にある場合には、コンパレータ５２ａ，ｂ，ｃの
３つの比較結果はいずれか１つのみがＨ信号となる。ま
た、拡散用ＰＮ符号と逆拡散用ＰＮ符号との位相が±１
チップ以上ずれている場合には、コンパレータ５２ａ，
ｂ，ｃの３つの比較結果は全てＬ信号になる。位相検出
器（φＤＥＴ）５３はこれら位相の関係を以下のように
判断する。
は、この相関結果を予め設定された所定の値を持つデー
タと比較する。この設定値はディップスイッチ等によっ
て定められている。相関結果が設定値よりも大きい場合
にはコンパレータ５２はハイレベル（Ｈ）信号を出力
し、設定値よりも小さい場合にはロウレベル（Ｌ）信号
を出力する。拡散用ＰＮ符号と逆拡散用ＰＮ符号との位
相が一致しているか、もしくは±１／２チップの位相差
の関係にある場合には、コンパレータ５２ａ，ｂ，ｃの
３つの比較結果はいずれか１つのみがＨ信号となる。ま
た、拡散用ＰＮ符号と逆拡散用ＰＮ符号との位相が±１
チップ以上ずれている場合には、コンパレータ５２ａ，
ｂ，ｃの３つの比較結果は全てＬ信号になる。位相検出
器（φＤＥＴ）５３はこれら位相の関係を以下のように
判断する。
【００２８】図３〜図５はこれら位相の関係を示すタイ
ミングチャートである。これら各図における分図（ａ）
はクロック抽出回路３８で抽出された１２ＭＨｚの送信
クロックを示し、分図（ｂ）はクロック回路４６から逆
拡散用ＰＮ符号発生器４１へ出力される３ＭＨｚの分周
クロックを示している。また、分図（ｃ）は逆拡散用Ｐ
Ｎ符号発生器４１からＥＸＯＲ回路４０ａへ出力される
１／２チップ位相が進んだ逆拡散用ＰＮ符号列Ｅ、分図
（ｄ）は逆拡散用ＰＮ符号発生器４１からＥＸＯＲ回路
４０ａへ出力される逆拡散用ＰＮ符号列Ｊ、分図（ｅ）
は逆拡散用ＰＮ符号発生器４１からＥＸＯＲ回路４０ａ
へ出力される１／２チップ位相が遅れた逆拡散用ＰＮ符
号列Ｌを示している。また、分図（ｆ）はＣＭＩデコー
ダ３７から各ＥＸＯＲ回路４０ａ〜ｃへ出力される拡散
用ＰＮ符号列を示している。これら分図（ｃ）〜（ｆ）
において、斜線が付されたタイミングは注目している１
チップのタイミングを表している。
ミングチャートである。これら各図における分図（ａ）
はクロック抽出回路３８で抽出された１２ＭＨｚの送信
クロックを示し、分図（ｂ）はクロック回路４６から逆
拡散用ＰＮ符号発生器４１へ出力される３ＭＨｚの分周
クロックを示している。また、分図（ｃ）は逆拡散用Ｐ
Ｎ符号発生器４１からＥＸＯＲ回路４０ａへ出力される
１／２チップ位相が進んだ逆拡散用ＰＮ符号列Ｅ、分図
（ｄ）は逆拡散用ＰＮ符号発生器４１からＥＸＯＲ回路
４０ａへ出力される逆拡散用ＰＮ符号列Ｊ、分図（ｅ）
は逆拡散用ＰＮ符号発生器４１からＥＸＯＲ回路４０ａ
へ出力される１／２チップ位相が遅れた逆拡散用ＰＮ符
号列Ｌを示している。また、分図（ｆ）はＣＭＩデコー
ダ３７から各ＥＸＯＲ回路４０ａ〜ｃへ出力される拡散
用ＰＮ符号列を示している。これら分図（ｃ）〜（ｆ）
において、斜線が付されたタイミングは注目している１
チップのタイミングを表している。
【００２９】図３においては、同図（ｆ）の斜線部に示
す拡散用ＰＮ符号チップは、同図（ｅ）の斜線部に示す
逆拡散用ＰＮ符号チップに位相が一致している。この位
相関係では、コンパレータ５２ｃから出力される比較結
果がＨ信号になり、他のコンパレータ５２ａ，ｂからは
Ｌ信号が出力されている。従って、位相検出器５３は、
逆拡散用ＰＮ符号発生器４１で発生している逆拡散用Ｐ
Ｎ符号列が、拡散用ＰＮ符号列よりも１／２チップ位相
が遅れていることを検出する。また、図４においては、
同図（ｆ）の斜線部に示す拡散用ＰＮ符号チップは、同
図（ｄ）の斜線部に示す逆拡散用ＰＮ符号チップに位相
が一致している。この位相関係では、コンパレータ５２
ｂから出力される比較結果がＨ信号になり、他のコンパ
レータ５２ａ，ｃからはＬ信号が出力されている。従っ
て、位相検出器５３は、逆拡散用ＰＮ符号発生器４１で
発生している逆拡散用ＰＮ符号列が、拡散用ＰＮ符号列
に一致していることを検出する。また、図５において
は、同図（ｆ）の斜線部に示す拡散用ＰＮ符号チップ
は、同図（ｃ）の斜線部に示す逆拡散用ＰＮ符号チップ
に位相が一致している。この位相関係では、コンパレー
タ５２ａから出力される比較結果がＨ信号になり、他の
コンパレータ５２ｂ，ｃからはＬ信号が出力されてい
る。従って、位相検出器５３は、逆拡散用ＰＮ符号発生
器４１で発生している逆拡散用ＰＮ符号列が、拡散用Ｐ
Ｎ符号列よりも１／２チップ位相が進んでいることを検
出する。
す拡散用ＰＮ符号チップは、同図（ｅ）の斜線部に示す
逆拡散用ＰＮ符号チップに位相が一致している。この位
相関係では、コンパレータ５２ｃから出力される比較結
果がＨ信号になり、他のコンパレータ５２ａ，ｂからは
Ｌ信号が出力されている。従って、位相検出器５３は、
逆拡散用ＰＮ符号発生器４１で発生している逆拡散用Ｐ
Ｎ符号列が、拡散用ＰＮ符号列よりも１／２チップ位相
が遅れていることを検出する。また、図４においては、
同図（ｆ）の斜線部に示す拡散用ＰＮ符号チップは、同
図（ｄ）の斜線部に示す逆拡散用ＰＮ符号チップに位相
が一致している。この位相関係では、コンパレータ５２
ｂから出力される比較結果がＨ信号になり、他のコンパ
レータ５２ａ，ｃからはＬ信号が出力されている。従っ
て、位相検出器５３は、逆拡散用ＰＮ符号発生器４１で
発生している逆拡散用ＰＮ符号列が、拡散用ＰＮ符号列
に一致していることを検出する。また、図５において
は、同図（ｆ）の斜線部に示す拡散用ＰＮ符号チップ
は、同図（ｃ）の斜線部に示す逆拡散用ＰＮ符号チップ
に位相が一致している。この位相関係では、コンパレー
タ５２ａから出力される比較結果がＨ信号になり、他の
コンパレータ５２ｂ，ｃからはＬ信号が出力されてい
る。従って、位相検出器５３は、逆拡散用ＰＮ符号発生
器４１で発生している逆拡散用ＰＮ符号列が、拡散用Ｐ
Ｎ符号列よりも１／２チップ位相が進んでいることを検
出する。
【００３０】位相検出器５３はこれら位相検出結果に基
づき、クロック回路４６で発生している分周クロックの
生成タイミングを操作する。この操作はタイマー回路
（ＴＩＭＥＲ）５４から動作タイミング信号が出力され
る時点において、図６〜図９のグラフに示すように行わ
れる。ここで、これらグラフの横軸は時間，縦軸は電圧
値である。また、波形Ａはタイマー回路５４からクロッ
ク回路４６へ出力される動作タイミング信号の波形であ
り、波形Ｂはクロック回路４６で生成される分周クロッ
クの波形である。なお、タイマー回路５４は位相検出器
５３から送信用クロックをもらって動作しており、位相
検出器５３およびタイマー回路５４は位相制御回路を構
成している。
づき、クロック回路４６で発生している分周クロックの
生成タイミングを操作する。この操作はタイマー回路
（ＴＩＭＥＲ）５４から動作タイミング信号が出力され
る時点において、図６〜図９のグラフに示すように行わ
れる。ここで、これらグラフの横軸は時間，縦軸は電圧
値である。また、波形Ａはタイマー回路５４からクロッ
ク回路４６へ出力される動作タイミング信号の波形であ
り、波形Ｂはクロック回路４６で生成される分周クロッ
クの波形である。なお、タイマー回路５４は位相検出器
５３から送信用クロックをもらって動作しており、位相
検出器５３およびタイマー回路５４は位相制御回路を構
成している。
【００３１】まず、上記の図３に示した、逆拡散用ＰＮ
符号列が拡散用ＰＮ符号列よりも１／２チップ位相が遅
れている場合には、図６のグラフに示すように、クロッ
ク回路４６で発生している分周クロックから１／２チッ
プ分のクロックが削除される。この操作は、タイマー回
路５３から出力される動作タイミング信号の立ち下がり
時点で行われる。分周クロックからこのように１／２チ
ップ分のクロックが削除されることにより、分周クロッ
クは図７のグラフに示すように１／２チップ分位相が進
ませられる。シフトレジスタ４２はクロック回路４６か
ら入力する分周クロックのタイミングに基づき、逆拡散
用ＰＮ符号列を発生しているため、入力クロックのタイ
ミングが１／２チップ分位相が進むと、発生する逆拡散
用ＰＮ符号列の位相は１／２チップ進められる。この結
果、逆拡散用ＰＮ符号列の位相は拡散用ＰＮ符号列の位
相に一致させられ、同期が確立される。
符号列が拡散用ＰＮ符号列よりも１／２チップ位相が遅
れている場合には、図６のグラフに示すように、クロッ
ク回路４６で発生している分周クロックから１／２チッ
プ分のクロックが削除される。この操作は、タイマー回
路５３から出力される動作タイミング信号の立ち下がり
時点で行われる。分周クロックからこのように１／２チ
ップ分のクロックが削除されることにより、分周クロッ
クは図７のグラフに示すように１／２チップ分位相が進
ませられる。シフトレジスタ４２はクロック回路４６か
ら入力する分周クロックのタイミングに基づき、逆拡散
用ＰＮ符号列を発生しているため、入力クロックのタイ
ミングが１／２チップ分位相が進むと、発生する逆拡散
用ＰＮ符号列の位相は１／２チップ進められる。この結
果、逆拡散用ＰＮ符号列の位相は拡散用ＰＮ符号列の位
相に一致させられ、同期が確立される。
【００３２】また、上記の図４に示した、逆拡散用ＰＮ
符号列と拡散用ＰＮ符号列との位相が一致している場合
には同期が確立しているため、クロック回路４６に対す
る操作は何も行われない。また、上記の図５に示した、
逆拡散用ＰＮ符号列が拡散用ＰＮ符号列よりも１／２チ
ップ位相が進んでいる場合には、図８のグラフに示すよ
うに、クロック回路４６で発生している分周クロックに
１／２チップ分のクロックが挿入される。この操作も、
タイマー回路５３から出力される動作タイミング信号の
立ち下がり時点で行われる。分周クロックにこのように
１／２チップ分のクロックが挿入されることにより、分
周クロックは１／２チップ分位相が遅らせられる。従っ
て、シフトレジスタ４２に入力されるクロックのタイミ
ングは１／２チップ分位相が遅れ、発生する逆拡散用Ｐ
Ｎ符号列の位相も１／２チップ遅れる。この結果、逆拡
散用ＰＮ符号列の位相は拡散用ＰＮ符号列の位相に一致
させられ、同期が確立される。
符号列と拡散用ＰＮ符号列との位相が一致している場合
には同期が確立しているため、クロック回路４６に対す
る操作は何も行われない。また、上記の図５に示した、
逆拡散用ＰＮ符号列が拡散用ＰＮ符号列よりも１／２チ
ップ位相が進んでいる場合には、図８のグラフに示すよ
うに、クロック回路４６で発生している分周クロックに
１／２チップ分のクロックが挿入される。この操作も、
タイマー回路５３から出力される動作タイミング信号の
立ち下がり時点で行われる。分周クロックにこのように
１／２チップ分のクロックが挿入されることにより、分
周クロックは１／２チップ分位相が遅らせられる。従っ
て、シフトレジスタ４２に入力されるクロックのタイミ
ングは１／２チップ分位相が遅れ、発生する逆拡散用Ｐ
Ｎ符号列の位相も１／２チップ遅れる。この結果、逆拡
散用ＰＮ符号列の位相は拡散用ＰＮ符号列の位相に一致
させられ、同期が確立される。
【００３３】また、各コンパレータ５２ａ〜ｃからＬ信
号が出力される場合には、位相検出器５３は、逆拡散用
ＰＮ符号列と拡散用ＰＮ符号列との位相が±１チップ以
上ずれていることを検出する。この場合には、クロック
回路４６で発生している分周クロックに、図９のグラフ
に示すように１チップ分のクロックが挿入される。この
クロック挿入により、分周クロックの位相は１チップ分
遅らせられ、位相誤差は±１／２チップの範囲内に収め
られる。その後は上述のように位相同期がとられ、最終
的に逆拡散用ＰＮ符号列と拡散用ＰＮ符号列との位相同
期が確立される。
号が出力される場合には、位相検出器５３は、逆拡散用
ＰＮ符号列と拡散用ＰＮ符号列との位相が±１チップ以
上ずれていることを検出する。この場合には、クロック
回路４６で発生している分周クロックに、図９のグラフ
に示すように１チップ分のクロックが挿入される。この
クロック挿入により、分周クロックの位相は１チップ分
遅らせられ、位相誤差は±１／２チップの範囲内に収め
られる。その後は上述のように位相同期がとられ、最終
的に逆拡散用ＰＮ符号列と拡散用ＰＮ符号列との位相同
期が確立される。
【００３４】位相同期が確立すると、逆拡散用ＰＮ符号
発生器４１で発生されるＰＮ符号は安定状態に維持さ
れ、同期保持が行われる。このように逆拡散された受信
信号はＥＸＯＲ回路４０ｂからラッチ回路４７を介して
取り出され、多数決回路５５に入力される。この多数決
回路５５では復調信号のビットエラー対策として波形整
形が行われる。つまり、受信信号中の送信データが多数
決回路５５内のシフトレジスタで５分割され、この分割
データ間で多数決がとられる。この多数決は例えば５分
割データ中の４分割データが一致しているか否かによっ
て行われ、４分割データが一致するようデータが整形さ
れる。例えば、多数決回路５５で分割された送信データ
が、「Ｈ・Ｈ・Ｈ・Ｌ・Ｈ」であった場合には、４番目
の送信データがＬからＨに変換されて「Ｈ・Ｈ・Ｈ・Ｈ
・Ｈ」とされる。これはデータ伝送速度から４番目デー
タがＬであることは考えられないことに基づいている。
このデータ処理により、受信信号中に含まれるハザード
が除去される。
発生器４１で発生されるＰＮ符号は安定状態に維持さ
れ、同期保持が行われる。このように逆拡散された受信
信号はＥＸＯＲ回路４０ｂからラッチ回路４７を介して
取り出され、多数決回路５５に入力される。この多数決
回路５５では復調信号のビットエラー対策として波形整
形が行われる。つまり、受信信号中の送信データが多数
決回路５５内のシフトレジスタで５分割され、この分割
データ間で多数決がとられる。この多数決は例えば５分
割データ中の４分割データが一致しているか否かによっ
て行われ、４分割データが一致するようデータが整形さ
れる。例えば、多数決回路５５で分割された送信データ
が、「Ｈ・Ｈ・Ｈ・Ｌ・Ｈ」であった場合には、４番目
の送信データがＬからＨに変換されて「Ｈ・Ｈ・Ｈ・Ｈ
・Ｈ」とされる。これはデータ伝送速度から４番目デー
タがＬであることは考えられないことに基づいている。
このデータ処理により、受信信号中に含まれるハザード
が除去される。
【００３５】多数決回路５５から出力された受信信号は
図示しない復調回路へ出力され、受信信号から送信信号
が復調されることになる。
図示しない復調回路へ出力され、受信信号から送信信号
が復調されることになる。
【００３６】このような本実施例によれば、スペクトラ
ム拡散信号受信同期回路は全てデジタル回路で構成さ
れ、従来の受信同期回路に必要とされていたアナログ乗
算器といった複雑な回路は不要になる。よって、回路設
計は簡単になり、また、通信装置の製造過程で従来行わ
れていた微調整作業は不要になって製造工程は簡単化さ
れる。しかも、位相検出器５３およびタイマー回路５４
からなる位相制御回路により、シフトレジスタ４２に入
力される分周クロックの位相は、クロックの挿入・削除
といった簡単な操作によって安定にシフトされる。従っ
て、安価でしかも安定な動作をするスペクトラム拡散信
号受信同期回路が提供される。
ム拡散信号受信同期回路は全てデジタル回路で構成さ
れ、従来の受信同期回路に必要とされていたアナログ乗
算器といった複雑な回路は不要になる。よって、回路設
計は簡単になり、また、通信装置の製造過程で従来行わ
れていた微調整作業は不要になって製造工程は簡単化さ
れる。しかも、位相検出器５３およびタイマー回路５４
からなる位相制御回路により、シフトレジスタ４２に入
力される分周クロックの位相は、クロックの挿入・削除
といった簡単な操作によって安定にシフトされる。従っ
て、安価でしかも安定な動作をするスペクトラム拡散信
号受信同期回路が提供される。
【００３７】また、△Σ変調器７１，７２に設定される
係数ｋ1 ，ｋ2 や、△Σ−ＤＦ４９，５１に設定される
係数ａ，ｂの値は、ディップスイッチで適宜選択するこ
とができる。また、コンパレータ５２におけるしきい値
も同様にディップスイッチで適宜選択することができ
る。従って、デジタルフィルタの時定数や抽出帯域は自
在に調整することが可能になる。
係数ｋ1 ，ｋ2 や、△Σ−ＤＦ４９，５１に設定される
係数ａ，ｂの値は、ディップスイッチで適宜選択するこ
とができる。また、コンパレータ５２におけるしきい値
も同様にディップスイッチで適宜選択することができ
る。従って、デジタルフィルタの時定数や抽出帯域は自
在に調整することが可能になる。
【００３８】
【発明の効果】以上説明したように本発明によれば、ス
ペクトラム拡散信号受信同期回路は全てデジタル回路で
構成され、回路設計は容易化される。また、アナログ回
路における乗算器といった箇所に必要とされた微調整も
必要とされないため、製造工程は簡単化される。従っ
て、安価でしかも安定な動作をするスペクトラム拡散信
号受信同期回路が提供される。さらに、この同期回路を
小型集積化することも可能となり、従って装置全体の小
形化、省電力化および低価格化を実現することが可能と
なる。
ペクトラム拡散信号受信同期回路は全てデジタル回路で
構成され、回路設計は容易化される。また、アナログ回
路における乗算器といった箇所に必要とされた微調整も
必要とされないため、製造工程は簡単化される。従っ
て、安価でしかも安定な動作をするスペクトラム拡散信
号受信同期回路が提供される。さらに、この同期回路を
小型集積化することも可能となり、従って装置全体の小
形化、省電力化および低価格化を実現することが可能と
なる。
【００３９】また、デジタルフィルタ定数や比較器のし
きい値は可変設定されるため、装置に冗長性が持たせら
れる。すなわち、素子定数を一旦決めても、従来のよう
にこれが回路に固定したものにはならず、容易に設定変
更することが可能となる。
きい値は可変設定されるため、装置に冗長性が持たせら
れる。すなわち、素子定数を一旦決めても、従来のよう
にこれが回路に固定したものにはならず、容易に設定変
更することが可能となる。
【図１】本発明の一実施例によるスペクトラム拡散信号
受信同期回路が適用されたスペクトラム拡散通信装置の
構成を示すブロック図である。
受信同期回路が適用されたスペクトラム拡散通信装置の
構成を示すブロック図である。
【図２】本実施例のスペクトラム拡散信号受信同期回路
に用いられる△Σ−デジタルフィルタの内部構成を示す
ブロック図である。
に用いられる△Σ−デジタルフィルタの内部構成を示す
ブロック図である。
【図３】受信側の逆拡散用ＰＮ符号発生器から出力され
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第１のタイミングチャート図である。
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第１のタイミングチャート図である。
【図４】受信側の逆拡散用ＰＮ符号発生器から出力され
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第２のタイミングチャート図である。
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第２のタイミングチャート図である。
【図５】受信側の逆拡散用ＰＮ符号発生器から出力され
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第３のタイミングチャート図である。
る逆拡散用ＰＮ符号列と送信側の拡散用ＰＮ符号列との
位相関係を示す第３のタイミングチャート図である。
【図６】逆拡散用ＰＮ符号の位相を１／２チップ進める
際に位相制御回路によって行われるクロック削除操作を
示すグラフである。
際に位相制御回路によって行われるクロック削除操作を
示すグラフである。
【図７】位相制御回路によって位相制御されて同期が確
立したクロックを示すグラフである。
立したクロックを示すグラフである。
【図８】逆拡散用ＰＮ符号の位相を１／２チップ遅らせ
る際に位相制御回路によって行われるクロック挿入操作
を示すグラフである。
る際に位相制御回路によって行われるクロック挿入操作
を示すグラフである。
【図９】逆拡散用ＰＮ符号の位相を１チップ遅らせる際
に位相制御回路によって行われるクロック挿入操作を示
すグラフである。
に位相制御回路によって行われるクロック挿入操作を示
すグラフである。
【図１０】一般的なスペクトラム拡散通信装置の構成を
示すブロック図である。
示すブロック図である。
【図１１】従来のスペクトラム拡散信号受信同期回路の
構成を示すブロック図である。
構成を示すブロック図である。
４０ａ，ｂ，ｃ、４４…ＥＸＯＲ回路 ４１…逆拡散用ＰＮ符号発生器 ４２…シフトレジスタ（ＦＳＲ） ４３…ＥＸＯＲ回路 ４４…位相進捗器 ４５…位相遅延器 ４６…クロック回路（ＣＬＯＣＫ） ４７…ラッチ回路（ＬＡＴＣＨ） ４８…デジタルフィルタ ４９ａ，ｂ，ｃ、５１ａ，ｂ，ｃ…△Σ−デジタルフィ
ルタ（△Σ−ＤＦ） ５０ａ，ｂ，ｃ…絶対値回路（ＡＢＳ） ５２ａ，ｂ，ｃ…コンパレータ ５３…位相検出器（φＤＥＴ） ５４…タイマー回路（ＴＩＭＥＲ） ５５…多数決回路
ルタ（△Σ−ＤＦ） ５０ａ，ｂ，ｃ…絶対値回路（ＡＢＳ） ５２ａ，ｂ，ｃ…コンパレータ ５３…位相検出器（φＤＥＴ） ５４…タイマー回路（ＴＩＭＥＲ） ５５…多数決回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 理 神奈川県横浜市鶴見区江ヶ崎町４番１号 東京電力株式会社 システム研究所内 (72)発明者 菅野 芳章 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (72)発明者 藤坂 尚登 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (72)発明者 里舘 邦男 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (72)発明者 森窪 圭介 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (72)発明者 帯津 敏男 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (72)発明者 宇都木 功 東京都大田区多摩川２丁目８番１号 大 崎電気工業株式会社内 (56)参考文献 特開 平２−73734（ＪＰ，Ａ) 特開 昭61−58337（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 1/69 - 1/713 H04J 13/00 - 13/06 H03M 3/02
Claims (1)
- 【請求項１】 １ビットシリアルに受信するスペクトラ
ム拡散信号を逆拡散するための１ビットシリアルの第１
のデジタル逆拡散用ＰＮ符号並びにこの第１のデジタル
逆拡散用ＰＮ符号に正および負の所定の位相差を有する
１ビットシリアルの第２および第３のデジタル逆拡散用
ＰＮ符号を発生する逆拡散用ＰＮ符号発生器と、 受信する前記デジタル拡散信号と前記第１，第２および
第３の各デジタル逆拡散用ＰＮ符号との排他的論理和を
とる第１，第２および第３のゲート回路と、 これら第１，第２および第３のゲート回路の各出力信号
から△−Σ変調器を用いて特定帯域の信号成分を取り出
す第１，第２および第３のデジタルフィルタと、 これら第１，第２および第３のデジタルフィルタの各出
力信号を所定のしきい値と比較する第１，第２および第
３の比較器と、 これら第１，第２および第３の比較器の各比較結果に基
づいて前記逆拡散用ＰＮ符号発生器から出力される前記
デジタル逆拡散用ＰＮ符号の位相をシフトさせて受信す
る前記デジタル拡散信号の位相に同期させるデジタル位
相シフト回路とを備え、 前記各デジタルフィルタは、前記各ゲート回路の出力信
号を入力する第１の加減算器，この第１の加減算器の出
力信号を入力する第２の加減算器，およびこの第２の加
減算器の出力信号を入力すると共に前記第１および第２
の各加減算器へ記憶内容を出力する第１のレジスタから
なる第１のΔ−Σ変調器と、この第１のΔ−Σ変調器の
出力信号を入力する第３の加減算器と、この第３の加減
算器の出力信号を入力する第４の加減算器と、この第４
の加減算器の出力信号を入力すると共にこの第４の加減
算器へ記憶内容を出力する第２のレジスタと、この第２
のレジスタの出力信号を入力する第５の加減算器，この
第５の加減算器の出力信号を入力する第６の加減算器，
およびこの第６の加減算器の出力信号を入力すると共に
前記第５および第６の各加減算器へ記憶内容を出力する
第３のレジスタからなり，前記第３の加減算器へ変調結
果を出力する第２のΔ−Σ変調器とからなり、 さらに、前記第１の加減算器，第３の加減算器および第
５の加減算器がそれぞれ有する各演算係数の値を調整す
るフィルタ定数調整手段と、前記各比較器のしきい値の
値を調整するしきい値調整手段と を備え て構成されたス
ペクトラム拡散信号受信同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20273595A JP3165010B2 (ja) | 1995-07-18 | 1995-07-18 | スペクトラム拡散信号受信同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20273595A JP3165010B2 (ja) | 1995-07-18 | 1995-07-18 | スペクトラム拡散信号受信同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936779A JPH0936779A (ja) | 1997-02-07 |
| JP3165010B2 true JP3165010B2 (ja) | 2001-05-14 |
Family
ID=16462302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20273595A Expired - Fee Related JP3165010B2 (ja) | 1995-07-18 | 1995-07-18 | スペクトラム拡散信号受信同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3165010B2 (ja) |
-
1995
- 1995-07-18 JP JP20273595A patent/JP3165010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0936779A (ja) | 1997-02-07 |
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