JP3163756B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体製造技術に関し、
さらに詳しくいえばウエハ加工プロセス後の半導体装置
中の出力段回路における有効なトランジスタの数を変更
し、ウエハの歩留りを向上させることのできる半導体装
置および半導体装置の製造方法に関する。
さらに詳しくいえばウエハ加工プロセス後の半導体装置
中の出力段回路における有効なトランジスタの数を変更
し、ウエハの歩留りを向上させることのできる半導体装
置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】集積回路は通常、複数個まとめて一つの
ウエハ上に製造される。図３は半導体製造工程において
作成される集積回路の一部である。この集積回路を含む
ウエハは以下の過程を経て製造される。
ウエハ上に製造される。図３は半導体製造工程において
作成される集積回路の一部である。この集積回路を含む
ウエハは以下の過程を経て製造される。
【０００３】まず、目的とする集積回路の機能が決定さ
れ、論理回路の設計を経て電気回路が設計される。ここ
で設計された電気回路は、Ｓｉ上に絶縁膜や導電体膜等
を積層あるいは除去する為の複数枚のパタンに変換さ
れ、Ａｕ、Ｃｒ等の金属薄膜からなるマスクパタンが作
成される。このマスクパタンは後述するウエハ加工プロ
セスにおいてＳｉウエハに転写される。
れ、論理回路の設計を経て電気回路が設計される。ここ
で設計された電気回路は、Ｓｉ上に絶縁膜や導電体膜等
を積層あるいは除去する為の複数枚のパタンに変換さ
れ、Ａｕ、Ｃｒ等の金属薄膜からなるマスクパタンが作
成される。このマスクパタンは後述するウエハ加工プロ
セスにおいてＳｉウエハに転写される。
【０００４】一方、設計された集積回路を実現するため
に、各種層抵抗値や寄生容量等のデバイス・パラメータ
を決定するデバイス設計、酸化膜厚や拡散層深さ等のプ
ロセス・パラメータを決定するプロセス設計が行われ
る。ここで得られる各種のパラメータを基に、基板とな
るウエハが製造される。Ｓｉウエハの製造プロセスで
は、多結晶Ｓｉから単結晶Ｓｉが精製され、ゲッタリン
グ（不用な不純物を除去する作業）によって純度を高め
られ、スライシングされてＳｉウエハが製造される。
に、各種層抵抗値や寄生容量等のデバイス・パラメータ
を決定するデバイス設計、酸化膜厚や拡散層深さ等のプ
ロセス・パラメータを決定するプロセス設計が行われ
る。ここで得られる各種のパラメータを基に、基板とな
るウエハが製造される。Ｓｉウエハの製造プロセスで
は、多結晶Ｓｉから単結晶Ｓｉが精製され、ゲッタリン
グ（不用な不純物を除去する作業）によって純度を高め
られ、スライシングされてＳｉウエハが製造される。
【０００５】この工程では、Ｓｉウエハ中に含まれる、
ドナー、アクセプタを形成しない不純物（以下、不要な
不純物とする）であるＬｉで代表されるアルカリ金属等
の物質の低減、結晶欠陥の減少、ウエハの厚さの一様性
などが要求される。次に、デバイス・パラメータ，プロ
セス・パラメータを基にウエハ加工プロセスが行われ
る。
ドナー、アクセプタを形成しない不純物（以下、不要な
不純物とする）であるＬｉで代表されるアルカリ金属等
の物質の低減、結晶欠陥の減少、ウエハの厚さの一様性
などが要求される。次に、デバイス・パラメータ，プロ
セス・パラメータを基にウエハ加工プロセスが行われ
る。
【０００６】ウエハ加工プロセスでは、製造されたウエ
ハに対して下記の〜の各工程が必要な回数行われ
る。 不純物添加方法により、ｐ形拡散層、ｎ形拡散層が
形成される。 表面層に、マスクパタンの露光が行われる。 露光されたＳｉウエハ上のパターンは、エッチング
（表面層の一部を腐食除去すること）により、基盤上で
凸の部分として残される。 各種の膜形成技術により、絶縁膜や導電体膜などの
膜形成が行われる。
ハに対して下記の〜の各工程が必要な回数行われ
る。 不純物添加方法により、ｐ形拡散層、ｎ形拡散層が
形成される。 表面層に、マスクパタンの露光が行われる。 露光されたＳｉウエハ上のパターンは、エッチング
（表面層の一部を腐食除去すること）により、基盤上で
凸の部分として残される。 各種の膜形成技術により、絶縁膜や導電体膜などの
膜形成が行われる。
【０００７】以上のＳｉウエハ加工プロセスを終えたウ
エハは、所定の端子部にテスタを接続し、正常に作動す
るか否かのテスト（以後、ダイソートという）を受け、
結果が正常であれば出荷される。また、ダイソートで不
良品と判定されたＳｉウエハは破棄される。
エハは、所定の端子部にテスタを接続し、正常に作動す
るか否かのテスト（以後、ダイソートという）を受け、
結果が正常であれば出荷される。また、ダイソートで不
良品と判定されたＳｉウエハは破棄される。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の半導体装置の製造方法においては、以下に述べる欠
点があった。 ゲッタリングを行っても、Ｓｉ単結晶から不要な不
純物を完全に取り除くことは難しく、重金属類によるキ
ャリアの短命化や、アルカリ金属類によるＭＯＳ型集積
回路の信頼性低下を引き起こした。
来の半導体装置の製造方法においては、以下に述べる欠
点があった。 ゲッタリングを行っても、Ｓｉ単結晶から不要な不
純物を完全に取り除くことは難しく、重金属類によるキ
ャリアの短命化や、アルカリ金属類によるＭＯＳ型集積
回路の信頼性低下を引き起こした。
【０００９】 ウェット・エッチングが行われる場
合、ウエハの洗浄工程で使用される洗浄液（Ｈ2Ｏ2＋Ｈ
ＣＬ＋Ｈ2Ｏ等）に含有される不要な不純物による逆汚
染があった。 エピタキシャル成長（Ｓｉ単結晶薄膜を成長させる
こと）を行う場合、基盤となるＳｉとは全く異なる電気
特性を持った薄膜Ｓｉを得ることができるが、新たな結
晶欠陥をも招くことがあった。
合、ウエハの洗浄工程で使用される洗浄液（Ｈ2Ｏ2＋Ｈ
ＣＬ＋Ｈ2Ｏ等）に含有される不要な不純物による逆汚
染があった。 エピタキシャル成長（Ｓｉ単結晶薄膜を成長させる
こと）を行う場合、基盤となるＳｉとは全く異なる電気
特性を持った薄膜Ｓｉを得ることができるが、新たな結
晶欠陥をも招くことがあった。
【００１０】 上記、、、の原因により、トラ
ンジスタの電流値が大（スイッチングノイズの発生を招
く）または小（電気信号の遅延を招く）にバラつく等の
現象が発生し、Ｓｉウエハ加工プロセス終了後のダイソ
ートにおいて、不良とされるウエハが多く、歩留りが低
下した。 本発明は、このような背景の下になされたもので、歩留
りを高めることができる半導体装置および半導体装置の
製造方法を提供することを目的とする。
ンジスタの電流値が大（スイッチングノイズの発生を招
く）または小（電気信号の遅延を招く）にバラつく等の
現象が発生し、Ｓｉウエハ加工プロセス終了後のダイソ
ートにおいて、不良とされるウエハが多く、歩留りが低
下した。 本発明は、このような背景の下になされたもので、歩留
りを高めることができる半導体装置および半導体装置の
製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に請求項１の発明においては、ウエハ上に形成される複
数のトランジスタのドレインが共通接続されてパッドに
接続され、かつ前記複数のトランジスタのソースが接地
されるとともに、前記複数のトランジスタにおいて隣接
するトランジスタのゲート間はそれぞれ、導電体を介し
て接続され、前記複数のトランジスタのうち最終段とな
るトランジスタのゲートはさらに、導電体を介して接地
され、前記いずれかの導電体を切断するか否かにより前
記複数のトランジスタの各々の有効／無効が選択できる
ように、かつ、有効とされるトランジスタの数に応じて
出力電流が異なるように接続して成る出力段回路と、前
記ウエハ上に形成されるとともに、前記ウエハの特性を
反映するテスト用トランジスタとを具備することを特徴
とする。
に請求項１の発明においては、ウエハ上に形成される複
数のトランジスタのドレインが共通接続されてパッドに
接続され、かつ前記複数のトランジスタのソースが接地
されるとともに、前記複数のトランジスタにおいて隣接
するトランジスタのゲート間はそれぞれ、導電体を介し
て接続され、前記複数のトランジスタのうち最終段とな
るトランジスタのゲートはさらに、導電体を介して接地
され、前記いずれかの導電体を切断するか否かにより前
記複数のトランジスタの各々の有効／無効が選択できる
ように、かつ、有効とされるトランジスタの数に応じて
出力電流が異なるように接続して成る出力段回路と、前
記ウエハ上に形成されるとともに、前記ウエハの特性を
反映するテスト用トランジスタとを具備することを特徴
とする。
【００１２】また、請求項２の発明においては、複数の
トランジスタのドレインが共通接続されてパッドに接続
され、かつ前記複数のトランジスタのソースが接地され
るとともに、前記複数のトランジスタにおいて隣接する
トランジスタのゲート間はそれぞれ、導電体を介して接
続され、前記複数のトランジスタのうち最終段となるト
ランジスタのゲートはさらに、導電体を介して接地さ
れ、前記いずれかの導電体を切断するか否かにより前記
複数のトランジスタの各々の有効／無効が選択できるよ
うに、かつ、有効とされるトランジスタの数に応じて出
力電流が異なるように接続して成る出力段回路、および
ウエハの特性を反映するテスト用トランジスタをウエハ
上に形成する第１の過程と、前記テスト用トランジスタ
の特性を確定する第２の過程と、前記第２の過程におい
て測定された特性に従って前記出力段回路を構成するト
ランジスタの有効数を調整する第３の過程とを有するこ
とを特徴とする。
トランジスタのドレインが共通接続されてパッドに接続
され、かつ前記複数のトランジスタのソースが接地され
るとともに、前記複数のトランジスタにおいて隣接する
トランジスタのゲート間はそれぞれ、導電体を介して接
続され、前記複数のトランジスタのうち最終段となるト
ランジスタのゲートはさらに、導電体を介して接地さ
れ、前記いずれかの導電体を切断するか否かにより前記
複数のトランジスタの各々の有効／無効が選択できるよ
うに、かつ、有効とされるトランジスタの数に応じて出
力電流が異なるように接続して成る出力段回路、および
ウエハの特性を反映するテスト用トランジスタをウエハ
上に形成する第１の過程と、前記テスト用トランジスタ
の特性を確定する第２の過程と、前記第２の過程におい
て測定された特性に従って前記出力段回路を構成するト
ランジスタの有効数を調整する第３の過程とを有するこ
とを特徴とする。
【００１３】
【作用】本発明によれば、従来、不良とされていたウエ
ハの電気的特性を測定し、回路自体をウエハの電気的特
性に合わせて変更することにより、不良とされていたウ
エハをも使用可能なウエハとすることができる。
ハの電気的特性を測定し、回路自体をウエハの電気的特
性に合わせて変更することにより、不良とされていたウ
エハをも使用可能なウエハとすることができる。
【００１４】
【実施例】図１は本発明の一実施例における出力段回路
であり、ｔｒ１〜ｔｒ５のエンハンスメント形ｎチャネ
ルＦＥＴ（以後、ＥｎＦＥＴとする）によって構成され
ている。また、各々のＥｎＦＥＴの利得の大きさは図３
のトランジスタのものと等しい。これらのＥｎＦＥＴｔ
ｒ１〜ｔｒ５の各ソースは接地され、各ドレインは共通
接続された後にパッドｂ１に接続されている。
であり、ｔｒ１〜ｔｒ５のエンハンスメント形ｎチャネ
ルＦＥＴ（以後、ＥｎＦＥＴとする）によって構成され
ている。また、各々のＥｎＦＥＴの利得の大きさは図３
のトランジスタのものと等しい。これらのＥｎＦＥＴｔ
ｒ１〜ｔｒ５の各ソースは接地され、各ドレインは共通
接続された後にパッドｂ１に接続されている。
【００１５】ＥｎＦＥＴｔｒ１，ｔｒ２，ｔｒ３，ｔｒ
４，ｔｒ５の各ゲート間には、導電体ｂ２，ｂ３，ｂ
４，ｂ５が介挿され、ＥｎＦＥＴｔｒ１のゲートには、
前段回路からの出力電圧が印加されるようになってい
る。また、ＥｎＦＥＴｔｒ５のゲートと接地間には導電
体ｂ６が介挿されている。これら導電体ｂ１〜ｂ６は、
例えば多結晶Ｓｉのように、レーザ等で切断可能な材料
で形成されている。
４，ｔｒ５の各ゲート間には、導電体ｂ２，ｂ３，ｂ
４，ｂ５が介挿され、ＥｎＦＥＴｔｒ１のゲートには、
前段回路からの出力電圧が印加されるようになってい
る。また、ＥｎＦＥＴｔｒ５のゲートと接地間には導電
体ｂ６が介挿されている。これら導電体ｂ１〜ｂ６は、
例えば多結晶Ｓｉのように、レーザ等で切断可能な材料
で形成されている。
【００１６】また、図２に示すｔ６は、図１に示す回路
が形成されるウエハ上に設けられるテスト用ＥｎＦＥＴ
であり、ウエハの電流特性を測定するためのものであ
る。このテスト用ＥｎＦＥＴｔ６はソースが接地され、
ゲートはパッドｔ２に、ドレインはパッドｔ１に接続さ
れている。
が形成されるウエハ上に設けられるテスト用ＥｎＦＥＴ
であり、ウエハの電流特性を測定するためのものであ
る。このテスト用ＥｎＦＥＴｔ６はソースが接地され、
ゲートはパッドｔ２に、ドレインはパッドｔ１に接続さ
れている。
【００１７】次に、上述した実施例の実施方法について
説明する。テスト用ＥｎＦＥＴｔ６およびパッドｔ１，
ｔ２をウエハ上に作成する。作成は従来の技術と同様に
マスクパタンの作成、ウエハの製造、ウエハの加工とい
う工程で行われる。
説明する。テスト用ＥｎＦＥＴｔ６およびパッドｔ１，
ｔ２をウエハ上に作成する。作成は従来の技術と同様に
マスクパタンの作成、ウエハの製造、ウエハの加工とい
う工程で行われる。
【００１８】Ｓｉウエハ加工プロセスを終えたＳｉウエ
ハ上のテスト用ＥｎＦＥＴｔ６は、パッドｔ１に直流電
流計ｔ３と直流電源ｔ５が、パッドｔ２に直流電源ｔ４
が接続され、電流特性測定を受ける。ここで測定された
電流値が正常、大、小の各場合に合わせて、各々、図１
の導電体ｂ４、ｂ３あるいはｂ２、ｂ５あるいはｂ６を
レーザ等により切断する。ここでの切断手段は、例えば
レーザ・トリミング技術を応用する。以下、測定された
電流値により、それぞれの場合について説明する。
ハ上のテスト用ＥｎＦＥＴｔ６は、パッドｔ１に直流電
流計ｔ３と直流電源ｔ５が、パッドｔ２に直流電源ｔ４
が接続され、電流特性測定を受ける。ここで測定された
電流値が正常、大、小の各場合に合わせて、各々、図１
の導電体ｂ４、ｂ３あるいはｂ２、ｂ５あるいはｂ６を
レーザ等により切断する。ここでの切断手段は、例えば
レーザ・トリミング技術を応用する。以下、測定された
電流値により、それぞれの場合について説明する。
【００１９】電流値が正常であり、導電体ｂ４を切断
した場合、図１の出力段回路を構成する有効なＥｎＦＥ
Ｔはｔｒ１，ｔｒ２，ｔｒ３の３個となる。また、有効
でない３個のＥｎＦＥＴはゲート電圧が０Ｖとなるの
で、無効なＥｎＦＥＴとなり、この出力段回路と無関係
になる。つまり、図１の出力段回路はＥｎＦＥＴ３個か
らなる回路となる。
した場合、図１の出力段回路を構成する有効なＥｎＦＥ
Ｔはｔｒ１，ｔｒ２，ｔｒ３の３個となる。また、有効
でない３個のＥｎＦＥＴはゲート電圧が０Ｖとなるの
で、無効なＥｎＦＥＴとなり、この出力段回路と無関係
になる。つまり、図１の出力段回路はＥｎＦＥＴ３個か
らなる回路となる。
【００２０】一方、電流値が規定の値であるので、各Ｅ
ｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３のトラン
ジスタのものと同じである。つまり、図３と同様にＥｎ
ＦＥＴが３個からなる出力段回路が目的とする出力電流
を得る回路となる。従って、図３の出力段回路と等しい
出力電流が得られる。
ｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３のトラン
ジスタのものと同じである。つまり、図３と同様にＥｎ
ＦＥＴが３個からなる出力段回路が目的とする出力電流
を得る回路となる。従って、図３の出力段回路と等しい
出力電流が得られる。
【００２１】電流値が大であり、導電体ｂ３あるいは
ｂ２を切断した場合、図１の出力段回路を構成する有効
なＥｎＦＥＴの数が２あるいは１個となる。また、有効
でない３あるいは４個のＥｎＦＥＴはゲートの電圧が０
Ｖとなるので、無効なＥｎＦＥＴとなり、この出力段回
路と無関係になる。つまり、図１の出力段回路はＥｎＦ
ＥＴが２あるいは１個からなる回路となる。
ｂ２を切断した場合、図１の出力段回路を構成する有効
なＥｎＦＥＴの数が２あるいは１個となる。また、有効
でない３あるいは４個のＥｎＦＥＴはゲートの電圧が０
Ｖとなるので、無効なＥｎＦＥＴとなり、この出力段回
路と無関係になる。つまり、図１の出力段回路はＥｎＦ
ＥＴが２あるいは１個からなる回路となる。
【００２２】一方、電流値が規定の値より大であるの
で、各ＥｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３
のトランジスタのものより大である。つまり、図３で示
される出力段回路を構成しているトランジスタ数（３
個）より少ない個数のＥｎＦＥＴからなる出力段回路が
目的とする出力電流を得る回路となる。従って、図３の
出力段回路と等しい出力電流が得られ、規定値以上の電
流によるスイッチングノイズは発生しない。
で、各ＥｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３
のトランジスタのものより大である。つまり、図３で示
される出力段回路を構成しているトランジスタ数（３
個）より少ない個数のＥｎＦＥＴからなる出力段回路が
目的とする出力電流を得る回路となる。従って、図３の
出力段回路と等しい出力電流が得られ、規定値以上の電
流によるスイッチングノイズは発生しない。
【００２３】電流値が小であり、導電体ｂ５あるいは
ｂ６を切断した場合、図１の出力段回路を構成する有効
なＥｎＦＥＴの数が４あるいは５個となる。また、有効
なＥｎＦＥＴの数が４個の場合、有効でない１個のＥｎ
ＦＥＴはゲート電圧が０Ｖとなるので、無効なＥｎＦＥ
Ｔとなり、この出力段回路と無関係となる。つまり、図
１の出力段回路はＥｎＦＥＴが４あるいは５個からなる
回路となる。
ｂ６を切断した場合、図１の出力段回路を構成する有効
なＥｎＦＥＴの数が４あるいは５個となる。また、有効
なＥｎＦＥＴの数が４個の場合、有効でない１個のＥｎ
ＦＥＴはゲート電圧が０Ｖとなるので、無効なＥｎＦＥ
Ｔとなり、この出力段回路と無関係となる。つまり、図
１の出力段回路はＥｎＦＥＴが４あるいは５個からなる
回路となる。
【００２４】一方、電流値が規定の値より小であるの
で、各ＥｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３
のトランジスタのものより小である。つまり、図３で示
される出力段回路を構成しているトランジスタ数（３
個）より多い個数のＥｎＦＥＴからなる出力段回路が目
的とする出力電流を得る回路となる。従って、所定の時
間内に到達する出力電流値は図３の出力段回路と等しい
ので、出力信号の遅延は発生しない。
で、各ＥｎＦＥＴｔｒ１〜ｔｒ５の利得の大きさは図３
のトランジスタのものより小である。つまり、図３で示
される出力段回路を構成しているトランジスタ数（３
個）より多い個数のＥｎＦＥＴからなる出力段回路が目
的とする出力電流を得る回路となる。従って、所定の時
間内に到達する出力電流値は図３の出力段回路と等しい
ので、出力信号の遅延は発生しない。
【００２５】ここで検出された電流値がＥｎＦＥＴの有
効／無効の数の変更によっても修正できない値を取った
場合（すなわち、バラつきが大きすぎて修正できない場
合）は従来と同様に破棄される。このように、プロセス
のバラつきに起因して、一つ当りのＥｎＦＥＴの利得な
どのパラメータが違う場合でも、有効なＥｎＦＥＴの数
を変更することにより、回路全体としては目的とする回
路が製造される。
効／無効の数の変更によっても修正できない値を取った
場合（すなわち、バラつきが大きすぎて修正できない場
合）は従来と同様に破棄される。このように、プロセス
のバラつきに起因して、一つ当りのＥｎＦＥＴの利得な
どのパラメータが違う場合でも、有効なＥｎＦＥＴの数
を変更することにより、回路全体としては目的とする回
路が製造される。
【００２６】なお、上述した実施例においては、Ｓｉウ
エハの製造プロセスの例を示したが、ＧａＡｓウエハ等
の他の材料からなるウエハの製造プロセスでも同様であ
る。また、従来の技術とこの実施例とで製造した集積回
路において一つ一つのトランジスタの利得が同じ例を示
したが、同じである必要はない。さらに、ＥｎＦＥＴの
例を示したが、エンハンスメント形ｐチャネルＦＥＴで
も同様であり、導電体ｂ６を接地せずに正（ｐチャネル
の場合）または負（ｎチャネルの場合）の所定の電圧を
印加するように図１の電気回路を変更すれば、デプレッ
ション形ＦＥＴでも実現可能である。
エハの製造プロセスの例を示したが、ＧａＡｓウエハ等
の他の材料からなるウエハの製造プロセスでも同様であ
る。また、従来の技術とこの実施例とで製造した集積回
路において一つ一つのトランジスタの利得が同じ例を示
したが、同じである必要はない。さらに、ＥｎＦＥＴの
例を示したが、エンハンスメント形ｐチャネルＦＥＴで
も同様であり、導電体ｂ６を接地せずに正（ｐチャネル
の場合）または負（ｎチャネルの場合）の所定の電圧を
印加するように図１の電気回路を変更すれば、デプレッ
ション形ＦＥＴでも実現可能である。
【００２７】
【発明の効果】以上説明したように、本発明によればウ
エハの歩留りを向上させることができるという効果があ
る。
エハの歩留りを向上させることができるという効果があ
る。
【図１】本発明により製造される集積回路中の出力段回
路である。
路である。
【図２】テスト用ＥｎＦＥＴとその電流特性測定装置の
一例である。
一例である。
【図３】従来の半導体製造プロセスで製造される集積回
路中の出力段回路である。
路中の出力段回路である。
ａ１，ｂ１……従来の回路において半導体内部の電気信
号が出力されるパッド、ｔｒ１〜ｔｒ５……出力段回路
を構成するＥｎＦＥＴ、ｂ２〜ｂ６……切断可能な電導
体、ｔ１……テスト用ＥｎＦＥＴのドレインに接続され
ているパッド、ｔ２……テスト用ＥｎＦＥＴのソースに
接続されているパッド、ｔ３……直流電流計、ｔ４，ｔ
５……直流電源、ｔ６……テスト用ＥｎＦＥＴ（テスト
用トランジスタ）。
号が出力されるパッド、ｔｒ１〜ｔｒ５……出力段回路
を構成するＥｎＦＥＴ、ｂ２〜ｂ６……切断可能な電導
体、ｔ１……テスト用ＥｎＦＥＴのドレインに接続され
ているパッド、ｔ２……テスト用ＥｎＦＥＴのソースに
接続されているパッド、ｔ３……直流電流計、ｔ４，ｔ
５……直流電源、ｔ６……テスト用ＥｎＦＥＴ（テスト
用トランジスタ）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82,21/822 H01L 27/04,27/118
Claims (2)
- 【請求項１】 ウエハ上に形成される複数のトランジス
タのドレインが共通接続されてパッドに接続され、かつ
前記複数のトランジスタのソースが接地されるととも
に、前記複数のトランジスタにおいて隣接するトランジ
スタのゲート間はそれぞれ、導電体を介して接続され、
前記複数のトランジスタのうち最終段となるトランジス
タのゲートはさらに、導電体を介して接地され、前記い
ずれかの導電体を切断するか否かにより前記複数のトラ
ンジスタの各々の有効／無効が選択できるように、か
つ、有効とされるトランジスタの数に応じて出力電流が
異なるように接続して成る出力段回路と、 前記ウエハ上に形成されるとともに、前記ウエハの特性
を反映するテスト用トランジスタとを具備することを特
徴とする半導体装置。 - 【請求項２】 （ａ）複数のトランジスタのドレインが
共通接続されてパッドに接続され、かつ前記複数のトラ
ンジスタのソースが接地されるとともに、前記複数のト
ランジスタにおいて隣接するトランジスタのゲート間は
それぞれ、導電体を介して接続され、前記複数のトラン
ジスタのうち最終段となるトランジスタのゲートはさら
に、導電体を介して接地され、前記いずれかの導電体を
切断するか否かにより前記複数のトランジスタの各々の
有効／無効が選択できるように、かつ、有効とされるト
ランジスタの数に応じて出力電流が異なるように接続し
て成る出力段回路、およびウエハの特性を反映するテス
ト用トランジスタをウエハ上に形成する第１の過程と、 （ｂ）前記テスト用トランジスタの特性を確定する第２
の過程と、 （ｃ）前記第２の過程において測定された特性に従って
前記出力段回路を構成するトランジスタの有効数を調整
する第３の過程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16644292A JP3163756B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16644292A JP3163756B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
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| JPH0613467A JPH0613467A (ja) | 1994-01-21 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7334693B2 (ja) | 2020-08-07 | 2023-08-29 | 株式会社豊田自動織機 | 蓄電装置 |
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1992
- 1992-06-24 JP JP16644292A patent/JP3163756B2/ja not_active Expired - Fee Related
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| JP7334693B2 (ja) | 2020-08-07 | 2023-08-29 | 株式会社豊田自動織機 | 蓄電装置 |
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