JP3160143B2 - Liquid crystal display - Google Patents
Liquid crystal displayInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置、とくにデジタル階調表示の液晶表示装
置に関する。The present invention relates to an active matrix liquid crystal display device, and more particularly to a liquid crystal display device of the digital gradation display.
【0002】[0002]
【従来の技術】従来のデジタル階調のアクティブマトリ
クス型の液晶表示装置としては、日経BP社刊「フラッ
トパネルディスプレイ91 173頁〜180頁」に記
載されているものなどが標準的である。As a conventional liquid crystal display device of active matrix type digital tone, such as those described in Nikkei BP published "Flat Panel Display 91 173 pp 180 pp" is standard.
【0003】図2は従来の液晶表示装置の例である。ア
クティブマトリクス型の液晶表示装置は大まかに画素マ
トリクス部、信号線駆動回路、走査線駆動回路の3つに
分割できる。以下、図面に基づき動作を説明する。FIG . 2 shows an example of a conventional liquid crystal display device. An active matrix liquid crystal display device can be roughly divided into a pixel matrix portion, a signal line driver circuit, and a scan line driver circuit. Hereinafter, the operation will be described with reference to the drawings.
【0004】画素マトリクスは信号線と走査線をマトリ
クス状に配置し、その交点部分に画素TFTを配置し、
画素TFTのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にTFTのスレッショルド電
圧を越える電圧が印加され、TFTがオンすると、TF
Tのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。TFTがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にTFTがオンす
るまで保持される。In a pixel matrix, signal lines and scanning lines are arranged in a matrix, and pixel TFTs are arranged at intersections thereof.
The gate of the pixel TFT is connected to the scanning line, the source is connected to the signal line, and the drain is connected to the pixel electrode. In general, a liquid crystal capacitance between a pixel electrode and a counter electrode cannot have a large value, and therefore, a storage capacitor for holding electric charges is arranged near the pixel electrode. When a voltage exceeding the threshold voltage of the TFT is applied to the scanning line and the TFT is turned on, TF
The drain and source of T are short-circuited, the voltage of the signal line is applied to the pixel electrode, and the liquid crystal and the storage capacitor are charged. When the TFT is turned off, the drain is open,
The charge stored in the liquid crystal and the storage capacitor is held until the next time the TFT is turned on.
【0005】図3に4階調の信号線駆動回路の例を示
す。ここでは4階調の場合を説明するが階調数が異なる
場合でも基本動作は同じである。デジタル階調信号は入
力端子302、303よりシフトレジスタ310、31
1に入力される。シフトレジスタ310、311の出力
は次の段のシフトレジスタ312、313およびラッチ
回路314、315に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子304に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ316に入力され2ビットのデジタ
ル信号はこのデコーダによって4つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ317〜320のいずれかが選択され、階調電圧線
305〜308のいずれかの電位が信号線309に伝達
される。[0005] Figure 3 shows an example of a signal line driver circuit 4 and tone. Basic operation even if will be described here in the case of 4-gradation but the gradation number is different is the same. Digital tone signal is shifted from the input terminal 302 and 303 register 310,31
1 is input. Outputs of the shift registers 310 and 311 are input to shift registers 312 and 313 and latch circuits 314 and 315 of the next stage, and the latch circuits hold data for a certain period. This holding period is determined by the horizontal synchronization signal input to the input terminal 304. The output signal of the latch circuit is input to the decoder 316, and the 2-bit digital signal is converted into four voltage selection signals by the decoder. This voltage either switch transistor 317-320 is selected by the selection signal, either the potential of the gradation voltage lines 305 to 308 is transmitted to the signal line 309.
【0006】図4に走査線駆動回路の例を示す。走査線
駆動回路はシフトレジスタとNAND回路403、40
4、インバータ型バッファ405、406によって構成
され、垂直同期信号に同期したスタートパルスと水平同
期信号に同期したクロックを入力し、順次走査線を駆動
していく。FIG . 4 shows an example of a scanning line driving circuit. The scanning line driving circuit includes a shift register and NAND circuits 403 and 40.
4. It is composed of inverter type buffers 405 and 406 , inputs a start pulse synchronized with a vertical synchronization signal and a clock synchronized with a horizontal synchronization signal, and sequentially drives scanning lines.
【0007】[0007]
【発明が解決しようとする問題点】前述した従来の液晶
表示装置には以下に示すような2つの問題点があった。
第一の問題点はTFTがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。Problems to be Solved by the Invention The above-mentioned conventional liquid crystal display device has the following two problems.
The first problem is that when the TFT is in an off state, a leak current flows between the drain and the source, and the electric charge of the pixel is discharged and the potential fluctuates.
【0008】一般的なNチャンネルTFTのドレイン電
流、ゲート電圧特性を図5に示す。図5からわかるよう
に、ゲート電圧がマイナスのときでもドレインには電流
が流れている。この電流によって電荷の放電が発生す
る。NチャンネルのTFTで説明をおこなったがPチャ
ンネルTFTでも同様である。 FIG. 5 shows the drain current and gate voltage characteristics of a general N-channel TFT. As can be seen from FIG. 5, even when the gate voltage is negative, the current flows to the drain.
Is flowing. This current causes the discharge of electric charges. Although the description has been given of the N-channel TFT, the same applies to the P-channel TFT.
【0009】通常、画素の書き込み周期は100Hz以
下であるため、保持時間は10msec以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
をつけることが一般的であるが液晶と保持容量をあわせ
て0.1pF〜0.2pFまでしかできない。画素の保
持時間を16.6msec(60Hz)、液晶にかかる
電圧を5V、保持率を99%、容量を0.2pFとする
と、許容されるTFTのリーク電流は 5×(1−0.99)×0.2pF/16.6msec=0.6pA となり、この値を使用温度範囲、TFTのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。Normally, since the writing cycle of the pixel is 100 Hz or less, the holding time is 10 msec or more. To take as long as possible holding time, the holding capacity to the liquid crystal in parallel
Although it is common to put a can not only up 0.1pF~0.2pF together with the retention capacity of the liquid crystal. Assuming that the holding time of the pixel is 16.6 msec (60 Hz), the voltage applied to the liquid crystal is 5 V, the holding ratio is 99%, and the capacitance is 0.2 pF, the allowable leak current of the TFT is 5 × (1−0.99). × 0.2 pF / 16.6 msec = 0.6 pA, and it is difficult to realize this value including the operating temperature range and the variation of the TFT, so that the electric charge of the pixel is discharged and the image quality is deteriorated. .
【0010】第二の問題点はTFTの動作において、走
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、TFTのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Vだけ走査線電
位が変化する方向へ引き込まれることである。 △V=V×Cgd/(Cgd+Clc+Cstg) ここで、Vは走査線電位の変動幅 CgdはTFTのゲートドレイン間の容量値 Clcは液晶の容量値 Cstgは保持容量の容量値 この現象によって、図6に示すように画素電極の電位は
中心より下側にずれてしまい液晶の劣化をまねいてい
た。The second problem is that in the operation of the TFT, when the scanning line potential changes from a high potential to a low potential or from a low potential to a high potential, the drain potential is reduced by the capacitance between the gate and drain of the TFT. Is drawn in the direction in which the scanning line potential changes by ΔV shown in FIG. △ V = V × Cgd / ( Cgd + Clc + Cstg) where, V is the capacitance value Clc is the capacitance value This phenomenon of capacitance Cstg storage capacitor of the liquid crystal between the gate and the drain of the fluctuation range Cgd of the scanning line potential TFT, FIG. 6 As shown in (2), the potential of the pixel electrode shifted below the center, causing deterioration of the liquid crystal.
【0011】本発明の液晶表示装置はこのような2つの
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。The liquid crystal display device of the present invention solves these two problems. The purpose of the present invention is to be able to hold data regardless of the length of the holding time and to reduce the number of scanning lines. An object is to provide a liquid crystal display device in which a holding potential does not change due to a change in potential.
【0012】[0012]
【問題を解決するための手段】本発明の液晶表示装置
は、階調表示方式を時間階調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。Means for Solving the Problems A liquid crystal display device of the present invention, as the time gradation method to gradation display method, the voltage applied to the pixel is only binary and, for one pixel,
It has one digital storage circuit, and its output is connected to a pixel electrode.
【0013】[0013]
【作用】本発明では、走査線の信号によって、信号線の
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。According to the present invention, the potential of the signal line is taken into the digital storage circuit by the signal of the scanning line, and the potential is held for a certain period. Since the pixel electrode is connected to the output of the digital storage circuit, a high potential or a low potential of the digital storage circuit is applied as long as the storage circuit is in a holding state.
【0014】[0014]
【実施例】図1に本発明の実施例をしめす。時間階調方
式では図7に示すように時間的に白黒を切り替え中間調
をだす方式である。この実施例の信号線駆動回路の動作
について説明する。時間変調されたデジタル階調信号は
入力端子102よりシフトレジスタ109に入力され
る、シフトレジスタ109の出力は次の段のシフトレジ
スタ110およびラッチ回路111に入力され、ラッチ
回路111は一定期間はデータの保持を行う。この保持
期間は入力端子103に入力される水平同期信号によっ
てきまる。ラッチ回路111、112の出力はインバー
タ形式のバッファ回路113、114、115、116
を介して信号線106、107に出力される。信号線の
データは走査線信号によって各画素電極の近傍に配置さ
れたデジタル記憶回路117、118、119、120
にとりこまれる。この記憶状態は次に走査線信号がくる
まで保持される。FIG . 1 shows an embodiment of the present invention. The time gray scale method is a method of issuing a halftone switching temporally white as shown in FIG. The operation of the signal line driving circuit of this embodiment will be described. Time modulated digital tone signals are input from the input terminal 102 to the shift register 109, the output of the shift register 109 are input to the shift register 110 and latch circuit 111 of the next stage, the latch circuit 111 is a period of time data Is held. This holding period is determined by the horizontal synchronization signal input to the input terminal 103. Outputs of the latch circuits 111 and 112 are buffer circuits 113, 114, 115 and 116 of an inverter type.
Are output to the signal lines 106 and 107 via the. The data of the signal line is converted into digital storage circuits 117, 118, 119, and 120 arranged near each pixel electrode by a scanning line signal.
Get absorbed in. This storage state is held until the next scanning line signal is received.
【0015】図8は画素領域およびデジタル記憶回路の
例である。このデジタル記憶回路はTFT807、80
8とTFT809、810で構成されるインバータを二
つ組合わせたもので、TFT806がオンすると記憶回
路と信号線802がショートされ、データがとりこまれ
る。記憶回路の出力は直接画素電極に接続されているた
め、画素電極の電位は記憶回路の電源電位の高電位側も
しくは低電位側のいずれか一方の電位に固定される。こ
のように画素の電位は従来例のように容量に蓄電し、電
位を保持するのではなく、記憶回路のデータで保持を行
うため、画素TFTのリーク電流による電位変動やTF
Tオフによる電位変動は発生せず、画質の向上がみこめ
る。FIG . 8 shows an example of a pixel area and a digital storage circuit. This digital storage circuit has TFTs 807 and 80
8 and two inverters composed of TFTs 809 and 810. When the TFT 806 is turned on, the storage circuit and the signal line 802 are short-circuited and data is taken in. Since the output of the storage circuit is directly connected to the pixel electrode, the potential of the pixel electrode is fixed to one of the high potential side and the low potential side of the power supply potential of the storage circuit. As described above, since the potential of the pixel is not stored in the capacitor as in the conventional example and is held by the data of the storage circuit instead of holding the potential, the potential fluctuation due to the leak current of the pixel TFT and the TF
No potential change due to T-off occurs, and the image quality is improved.
【0016】また、液晶素子811は直流電圧を長期に
わたり印加すると劣化が発生するため、本実施例ではデ
ジタル記憶回路の電源電位803、804をその出力振
幅と同じ振幅、且つ特定周波数(垂直同期周波数など)
の交流電圧で駆動し、液晶に加わる電圧が平均的には0
になるようにしている。この関係を図10にしめす。図
10(A)はデジタル記憶回路の論理出力、図10
(B)はデジタル記憶回路の高電位側電源電圧、図10
(C)はデジタル記憶回路の低電位側電源電圧、図10
(D)は液晶に印加される電圧の波形をそれぞれ示して
いる。 通常、液晶を駆動する場合、5V程度の印加電圧
が必要であるが、時間階調を使う場合、光透過率100
%と0%であるので、印加電圧は例えば0Vと5Vの2
値となる。図10(A)における論理出力は、ハイの時
に高電位側電源に、ロウの時に低電位側電源になる。こ
の論理出力と図10(B)及び図10(C)に示す電源
駆動を組み合わせた波形が図10(D)となる。 よっ
て、この場合のデジタル記憶回路の出力は電源電位が出
力されるため、記憶回路の高電位側電源電圧端子803
の電位を5V、低電位側電源電圧端子804及び対向電
極端子805の電位を0Vにすればよい。 前記したよう
に、液晶は直流を長時間かけると劣化するため交流駆動
が必要であるが、対向電極端子805の電位を0Vに固
定し、前記図10に示すように前記電源電圧端子を介し
て交流電圧、例えば前記垂直同期周波数などの特定周波
数の交流電圧で駆動する。 ここで、対向電極端子805
の電圧を0Vに固定し、デジタル記憶回路の低電位側電
源電圧端子804に−5V、高電位側電源電圧端子80
3に0Vの電圧がかかっているとすると、黒を表示する
ためには液晶に5Vがかかり、デジタル記憶回路の出力
は−5Vとする必要がある。また、白を表示させるため
には、デジタル記憶回路の出力は0Vとする必要があ
る。これによって、対向電極端子805の電位を基準に
すると、液晶には−5V又は0Vの電圧がかかっている
ことになる。 次に、一定時間後、低電位側電源電圧端子
804に0V、高電位側電源電圧端子803に5Vがか
かると、黒を表示するためには液晶には5Vがかかり、
デジタル記憶回路の出力は5Vとする必要がある。ま
た、白を表示させるためには、デジタル記憶回路の出力
を0Vとする必要がある。これによって、対向電極端子
の電位を基準にすると、液晶には+5V又は0Vがかか
っている。 以上の説明から明らかなように、液晶にかか
る電圧は平均的に0になり、液晶の劣化を回避すること
ができる。 Since the liquid crystal element 811 is deteriorated when a DC voltage is applied for a long period of time, in this embodiment, the power supply potentials 803 and 804 of the digital storage circuit are set to have the same amplitude as the output amplitude and a specific frequency (vertical synchronization frequency). Such)
, And the voltage applied to the liquid crystal is 0 on average.
I am trying to be. This relationship is shown in FIG . Figure
10 (A) is a logical output of the digital storage circuit, FIG.
FIG. 10B shows a high-potential-side power supply voltage of the digital storage circuit, and FIG.
FIG. 10C shows a low-potential-side power supply voltage of the digital storage circuit,
(D) shows the waveform of the voltage applied to the liquid crystal, respectively.
I have. Normally, when driving a liquid crystal, an applied voltage of about 5 V
Is necessary, but when the time gray scale is used, the light transmittance 100
% And 0%, the applied voltage is, for example, 2V of 0V and 5V.
Value. The logic output in FIG.
The low-potential-side power supply becomes the high-potential-side power supply at a low level. This
And the power supply shown in FIGS. 10B and 10C
FIG. 10D shows a waveform obtained by combining the driving. Yo
In this case, the output of the digital storage circuit is the power supply potential.
Input, the high-potential-side power supply voltage terminal 803 of the memory circuit
5V, the low potential side power supply voltage terminal 804 and the opposite
The potential of the pole terminal 805 may be set to 0V. As mentioned above
In addition, liquid crystal deteriorates when DC is applied for a long time, so AC drive
However, the potential of the counter electrode terminal 805 is fixed to 0 V.
And through the power supply voltage terminal as shown in FIG.
AC voltage, for example, a specific frequency such as the vertical synchronization frequency
It is driven by several AC voltages. Here, the counter electrode terminal 805
Is fixed to 0 V, and the low potential side voltage of the digital storage circuit is fixed.
-5V to the source voltage terminal 804, the high potential side power supply voltage terminal 80
If a voltage of 0V is applied to 3, black is displayed
5V is applied to the liquid crystal and the output of the digital storage circuit
Needs to be -5V. Also, to display white
Requires that the output of the digital storage circuit be 0V.
You. Thereby, the potential of the counter electrode terminal 805 is set as a reference.
Then, a voltage of -5 V or 0 V is applied to the liquid crystal.
Will be. Next, after a certain time, the low-potential-side power supply voltage terminal
0V at 804 and 5V at the high potential side power supply voltage terminal 803
Then, 5V is applied to the liquid crystal to display black,
The output of the digital storage circuit needs to be 5V. Ma
In order to display white, the output of the digital storage circuit
Needs to be set to 0V. With this, the counter electrode terminal
+ 5V or 0V is applied to the liquid crystal based on the potential of
ing. As is clear from the above explanation,
Voltage is zero on average to avoid liquid crystal degradation
Can be.
【0017】図9は記憶回路の第二の例である。TFT
908、910と抵抗器907、909によってインバ
ータを構成し、記憶回路を構成している。図9に示す例
でも高電位側電源電圧端子903、低電位側電源電圧端
子904、対向電極端子905に前記電圧を加えて交流
駆動することにより、図8に示す実施例と同様に動作す
る。この実施例の場合は、画素マトリクス内のTFTの
極性を一種類のみにすることが可能である。FIG . 9 shows a second example of the storage circuit. TFT
An inverter is constituted by 908 and 910 and resistors 907 and 909, and a storage circuit is constituted. Example shown in FIG.
However, the high potential side power supply voltage terminal 903 and the low potential side power supply voltage terminal
The voltage is applied to the terminal 904 and the counter electrode
By driving, it operates in the same manner as the embodiment shown in FIG.
You. In the case of this embodiment, it is possible to use only one type of polarity of the TFT in the pixel matrix.
【0018】[0018]
【発明の効果】以上説明したように、本発明は階調表示
方式を時間階調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。As described in the foregoing, the present invention is a time gradation display method of the gradation display method, and, for one pixel electrode, it is possible to give the potential by one by one of the digital storage device In addition, there is an effect that the potential of the pixel electrode can be kept constant, and thereby an effect that the image quality is improved.
【図1】 本発明の液晶表示装置の信号線駆動回路の実
施例を示す。FIG. 1 shows an embodiment of a signal line driving circuit of a liquid crystal display device of the present invention.
【図2】 アクティブマトリクス型液晶表示装置のブロ
ック図を示す。FIG. 2 shows a block diagram of an active matrix liquid crystal display device.
【図3】 従来の信号線駆動回路の例を示す。FIG. 3 shows an example of a conventional signal line driving circuit.
【図4】 走査線駆動回路の例を示す。FIG. 4 illustrates an example of a scanning line driver circuit.
【図5】 TFTのドレイン電流、ゲート電圧特性を示
す。FIG. 5 shows drain current and gate voltage characteristics of a TFT.
【図6】 画素の保持特性を示す。FIG. 6 shows retention characteristics of a pixel.
【図7】 時間階調の動作を示す。Figure 7 shows the operation of a time gradation.
【図8】 画素及びデジタル記憶回路の実施例を示す。FIG. 8 shows an embodiment of a pixel and a digital storage circuit.
【図9】 画素及びデジタル記憶回路の実施例を示す。FIG. 9 illustrates an embodiment of a pixel and a digital storage circuit.
【図10】デジタル記憶回路電源電圧および液晶電圧特
性を示す。 クロック入力端子 :101 スタートパルス入力端子 :102 水平同期信号入力端子 :103 走査線 :104、10
5 信号線 :106、10
7 対向電極接続端子 :108 シフトレジスタ :109、11
0 ラッチ回路 :111、11
2 インバータ型バッファ :113〜11
6 デジタル記憶回路 :117〜12
0 液晶 :121〜12
4 画素マトリクス :200 信号線 :201〜20
3 走査線 :204〜20
6 TFT :207〜21
0 液晶 :211〜21
4 保持容量 :215〜21
8 クロック入力端子 :301 スタートパルス入力端子 :302、30
3 水平同期信号入力端子 :304階 調電圧端子 :305〜30
8 信号線接続端子 :309 シフトレジスタ :310〜31
3 ラッチ回路 :314、31
5 デコーダー :316 TFT :317〜32
0 クロック入力端子 :401 スタートパルス入力端子 :402 NAND :403、40
4 インバータ型バッファ :405、40
6 走査線接続端子 :407、40
8 走査線 :801 信号線 :802 記憶回路電源端子 :803、80
4 対向電極端子 :805 TFT :806〜81
0 液晶 :811 走査線 :901 信号線 :902 記憶回路電源端子 :903、90
4 対向電極端子 :905 TFT :906、90
8、910 液晶 :911 抵抗器 :907、90
9FIG. 10 shows digital storage circuit power supply voltage and liquid crystal voltage characteristics. Clock input terminal: 101 Start pulse input terminal: 102 Horizontal synchronization signal input terminal: 103 Scan line: 104, 10
5 signal lines: 106, 10
7 Counter electrode connection terminal: 108 Shift register: 109, 11
0 Latch circuit: 111, 11
2 Inverter type buffer: 113 to 11
6 Digital storage circuit: 117-12
0 liquid crystal: 121-12
4 Pixel matrix: 200 Signal line: 201 to 20
3 scanning lines: 204-20
6 TFT: 207-21
0 liquid crystal: 211-21
4 Retention capacity: 215 to 21
8 Clock input terminal: 301 Start pulse input terminal: 302, 30
3 horizontal synchronizing signal input terminal: 304 gradation voltage terminal: 305-30
8 Signal line connection terminal: 309 Shift register: 310-31
3 Latch circuit: 314, 31
5 Decoder: 316 TFT: 317-32
0 Clock input terminal: 401 Start pulse input terminal: 402 NAND: 403, 40
4 Inverter type buffer: 405, 40
6. Scanning line connection terminals: 407, 40
8 Scanning line: 801 Signal line: 802 Storage circuit power supply terminal: 803, 80
4 Counter electrode terminal: 805 TFT: 806 to 81
0 Liquid crystal: 811 Scan line: 901 Signal line: 902 Storage circuit power supply terminal: 903, 90
4 Counter electrode terminal: 905 TFT: 906, 90
8,910 Liquid crystal: 911 Resistor: 907, 90
9
Claims (6)
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のTFTを有する複数のデジ
タル記憶回路とが設けられており、 前記第2の基板上には対向電極が設けられており、 前記走査線からの走査線信号によって前記信号線から前
記デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号によって前記信号線から前記デジタル記憶回路に前
記データとは別のデータが入力されるまで前記データを
保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を前記画素電極
に供給し、 前記高電位側電源及び前記低電位側電源は、交流駆動し
ていることを特徴とする液晶表示装置。1. A liquid crystal display comprising: a first substrate having an insulating surface; a second substrate having an insulating surface; and a liquid crystal provided between the first substrate and the second substrate. In the device, a plurality of pixel electrodes, a plurality of signal lines, a plurality of scanning lines, and a plurality of digital storage circuits including a plurality of TFTs are provided over the first substrate; A counter electrode is provided on the substrate, data is input from the signal line to the digital storage circuit by a scanning line signal from the scanning line, and the digital storage circuit scans the next scanning line after the scanning line signal. The data is held until another data different from the data is input to the digital storage circuit from the signal line by a signal, and the digital storage circuit stores the digital storage by the signal input from the signal line. High potential side power supply potential of the power supply of the road, or the power source potential of low potential side power supply is supplied to the pixel electrode, the high-potential side power source and the low potential side power supply is characterized by being driven ac Liquid crystal display.
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングTFTとが設け
られており、 前記第2の基板上には対向電極が設けられており、 前記スイッチングTFTのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングTFTのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記各インバータは複数のTFTを有し、 前記走査線からの走査線信号が前記スイッチングTFT
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチングTFTのゲート電極に入力され
るまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択して前記
画素電極に供給し、 前記高電位側電源及び前記低電位側電源は、交流駆動し
ていることを特徴とする液晶表示装置。2. A liquid crystal display comprising: a first substrate having an insulating surface; a second substrate having an insulating surface; and a liquid crystal provided between the first substrate and the second substrate. In the device, a plurality of pixel electrodes, a plurality of signal lines, a plurality of scanning lines, a plurality of digital storage circuits including a plurality of inverters, a source region, a drain region, and a gate electrode are provided over the first substrate. A plurality of switching TFTs, a counter electrode is provided on the second substrate, and a source region or a drain region of the switching TFT is connected to the signal line or the digital storage circuit. A gate electrode of the switching TFT is connected to the scanning line; a digital storage circuit is connected to each of the pixel electrodes; and each of the inverters has a plurality of TFTs. , The scanning line signal from the scan line of the switching TFT
Data is input to the digital storage circuit from the signal line by the input to the gate electrode of the switching TFT, and the digital storage circuit inputs the next scanning line signal of the scanning line signal to the gate electrode of the switching TFT. until holding the data that the digital memory circuit, the signal input from the signal line, the select the high potential side power supply power supply potential or the power source potential on the low potential side power supply, the digital storage circuit It is supplied to the pixel electrode, the high-potential side power source and the low potential side power source, a liquid crystal display device, characterized in that driving exchanges.
晶と、 を有する液晶表示装置において、 前記第1の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングTFTとが設け
られており、 前記第2の基板上には対向電極が設けられており、 前記各インバータは複数のTFTと複数の抵抗器を有
し、 前記スイッチングTFTのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングTFTのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記走査線からの走査線信号が前記スイッチングTFT
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチングTFTのゲート電極に入力され
るまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択して前記
画素電極に供給し、 前記高電位側電源及び前記低電位側電源は、交流駆動し
ていることを特徴とする液晶表示装置。3. A liquid crystal display comprising: a first substrate having an insulating surface; a second substrate having an insulating surface; and a liquid crystal provided between the first substrate and the second substrate. In the device, a plurality of pixel electrodes, a plurality of signal lines, a plurality of scanning lines, a plurality of digital storage circuits including a plurality of inverters, a source region, a drain region, and a gate electrode are provided over the first substrate. A plurality of switching TFTs, a counter electrode is provided on the second substrate, each inverter has a plurality of TFTs and a plurality of resistors, and a source region of the switching TFT. Alternatively, a drain region is connected to the signal line or the digital storage circuit, a gate electrode of the switching TFT is connected to the scanning line, and the digital storage circuit is It is connected to the electrode, the scanning line signal from the scan line of the switching TFT
Data is input to the digital storage circuit from the signal line by the input to the gate electrode of the switching TFT, and the digital storage circuit inputs the next scanning line signal of the scanning line signal to the gate electrode of the switching TFT. until holding the data that the digital memory circuit, the signal input from the signal line, the select the high potential side power supply power supply potential or the power source potential on the low potential side power supply, the digital storage circuit It is supplied to the pixel electrode, the high-potential side power source and the low potential side power source, a liquid crystal display device, characterized in that driving exchanges.
る複数のTFTは極性が同じであることを特徴とする液
晶表示装置。4. The liquid crystal display device according to claim 3, wherein the plurality of TFTs of the inverter have the same polarity.
いて、前記複数の画素電極の数は前記複数のデジタル記
憶回路の数と同じであることを特徴とする液晶表示装
置。5. The liquid crystal display device according to claim 1, wherein the number of said plurality of pixel electrodes is equal to the number of said plurality of digital storage circuits.
いて、時間階調方式で表示することを特徴とする液晶表
示装置。6. A liquid crystal display device according to claim 1, wherein display is performed by a time gray scale method.
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35409293A JP3160143B2 (en) | 1993-12-27 | 1993-12-27 | Liquid crystal display |
Publications (2)
Publication Number | Publication Date |
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JPH07199157A JPH07199157A (en) | 1995-08-04 |
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Family
ID=18435240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP35409293A Expired - Lifetime JP3160143B2 (en) | 1993-12-27 | 1993-12-27 | Liquid crystal display |
Country Status (1)
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Families Citing this family (4)
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---|---|---|---|---|
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JP4053136B2 (en) | 1998-06-17 | 2008-02-27 | 株式会社半導体エネルギー研究所 | Reflective semiconductor display device |
US7081875B2 (en) * | 2000-09-18 | 2006-07-25 | Sanyo Electric Co., Ltd. | Display device and its driving method |
JP4560275B2 (en) | 2003-04-04 | 2010-10-13 | 株式会社半導体エネルギー研究所 | Active matrix display device and driving method thereof |
-
1993
- 1993-12-27 JP JP35409293A patent/JP3160143B2/en not_active Expired - Lifetime
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Publication number | Publication date |
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JPH07199157A (en) | 1995-08-04 |
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