JP3151772B2 - フラッシュメモリおよびその製造方法 - Google Patents
フラッシュメモリおよびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュ型の不
揮発性半導体記憶装置即ちフラッシュメモリ、およびそ
の製造方法に関する。
揮発性半導体記憶装置即ちフラッシュメモリ、およびそ
の製造方法に関する。
【０００２】
【従来の技術】図９（平面図）、図１０（図９のＡ−
Ａ’断面図）および図１１（図９のＢ−Ｂ’断面図）
に、従来のフラッシュメモリの構造を示す。この構造で
は、半導体基板１１１の表面の図９の横方向に不純物拡
散層で形成された埋め込み拡散層１２３（１２３ｄ、１
２３ｓ）、が複数個のメモリセルに共通して設けられ、
ビット線、ソース線として用いられている。埋め込み拡
散層１２３ｄ（ドレイン領域）と埋め込み拡散層１２３
ｓ（ソース領域）の間に挟まれたチャネル領域上に、フ
ローティングゲート１１５がゲート絶縁膜１１８を介し
てドレイン側の一部を覆って設けられ、ソース側のチャ
ネル領域とフローティングゲート１１５を覆うストライ
プ形状にワード線として用いられるコントロールゲート
１１６が図９（平面図）の縦方向に設けられている。
Ａ’断面図）および図１１（図９のＢ−Ｂ’断面図）
に、従来のフラッシュメモリの構造を示す。この構造で
は、半導体基板１１１の表面の図９の横方向に不純物拡
散層で形成された埋め込み拡散層１２３（１２３ｄ、１
２３ｓ）、が複数個のメモリセルに共通して設けられ、
ビット線、ソース線として用いられている。埋め込み拡
散層１２３ｄ（ドレイン領域）と埋め込み拡散層１２３
ｓ（ソース領域）の間に挟まれたチャネル領域上に、フ
ローティングゲート１１５がゲート絶縁膜１１８を介し
てドレイン側の一部を覆って設けられ、ソース側のチャ
ネル領域とフローティングゲート１１５を覆うストライ
プ形状にワード線として用いられるコントロールゲート
１１６が図９（平面図）の縦方向に設けられている。
【０００３】データの書き込みは、フローティングゲー
トへのホットエレクトロン注入によって行い、データの
消去をフローティングゲートから消去ゲート１１７への
Ｆ−Ｎトンネル電流による電子の引き抜きによって行
う。この消去ゲート１１７は図９の縦方向にコントロー
ルゲート１１６と同方向のストライプ状に設けられてお
り、Ａ−Ａ’断面で見たときには、図１０に示すように
一つの消去ゲートが隣合う２つのフローティングゲート
に共通して設けられている。
トへのホットエレクトロン注入によって行い、データの
消去をフローティングゲートから消去ゲート１１７への
Ｆ−Ｎトンネル電流による電子の引き抜きによって行
う。この消去ゲート１１７は図９の縦方向にコントロー
ルゲート１１６と同方向のストライプ状に設けられてお
り、Ａ−Ａ’断面で見たときには、図１０に示すように
一つの消去ゲートが隣合う２つのフローティングゲート
に共通して設けられている。
【０００４】そして、この構造では、チャネル長は、埋
め込み拡散層１２３（１２３ｄ、１２３ｓ）の間の距離
Ｌにより決まり（図１１）、一方チャネル幅は隣接する
素子間分離膜１１４の間の幅Ｗによって決まる（図１
０）。
め込み拡散層１２３（１２３ｄ、１２３ｓ）の間の距離
Ｌにより決まり（図１１）、一方チャネル幅は隣接する
素子間分離膜１１４の間の幅Ｗによって決まる（図１
０）。
【０００５】このフラッシュメモリの製造方法を、図９
のＡ−Ａ’断面で見た図１２〜図１５を用いて説明す
る。
のＡ−Ａ’断面で見た図１２〜図１５を用いて説明す
る。
【０００６】まず、半導体基板１１１としてシリコン基
板を用いて、図９の埋め込み拡散層１２３の形成位置に
開口を有する適当なマスクを用いて、ヒ素等の不純物を
注入してストライプ状に埋め込み拡散層１２３を形成す
る（図１２では現れない。）。 次に、図１２（ａ）に
示すように、この表面に、酸化シリコン膜を堆積した後
パターニングし、平面的にはストライプ形状に素子間分
離膜１１４を形成する。さらに、素子間分離膜１１４で
覆われていない半導体基板の表面を酸化してゲート絶縁
膜１１８を形成する。
板を用いて、図９の埋め込み拡散層１２３の形成位置に
開口を有する適当なマスクを用いて、ヒ素等の不純物を
注入してストライプ状に埋め込み拡散層１２３を形成す
る（図１２では現れない。）。 次に、図１２（ａ）に
示すように、この表面に、酸化シリコン膜を堆積した後
パターニングし、平面的にはストライプ形状に素子間分
離膜１１４を形成する。さらに、素子間分離膜１１４で
覆われていない半導体基板の表面を酸化してゲート絶縁
膜１１８を形成する。
【０００７】次に、図１２（ｂ）に示すように、フロー
ティングゲート用のポリシリコン膜１２４を堆積し、図
１２の断面図では表れないが、図９の横方向のストライ
プ状になるようにポリシリコン膜１２４をパターニング
する。さらにその表面にフローティングゲート−コント
ロールゲート間絶縁膜１２５（ＦＧ−ＣＧ間絶縁膜１２
５）を形成する。
ティングゲート用のポリシリコン膜１２４を堆積し、図
１２の断面図では表れないが、図９の横方向のストライ
プ状になるようにポリシリコン膜１２４をパターニング
する。さらにその表面にフローティングゲート−コント
ロールゲート間絶縁膜１２５（ＦＧ−ＣＧ間絶縁膜１２
５）を形成する。
【０００８】次に、図１２（ｃ）に示すように、コント
ロールゲート用ポリシリコン膜１２６を堆積した後、そ
の表面にコントロールゲート−消去ゲート間絶縁膜１２
７として酸化シリコン膜を形成する。
ロールゲート用ポリシリコン膜１２６を堆積した後、そ
の表面にコントロールゲート−消去ゲート間絶縁膜１２
７として酸化シリコン膜を形成する。
【０００９】次に、図１３（ｄ）に示すように、フォト
レジスト１２８のパターンを用いて、コントロールゲー
ト−消去ゲート間絶縁膜１２７（ＣＧ−ＥＧ間絶縁膜１
２７）とコントロールゲート用ポリシリコン膜１２６を
図９の縦方向のストライプ状にパターニングして、コン
トロールゲート１１６を形成する。
レジスト１２８のパターンを用いて、コントロールゲー
ト−消去ゲート間絶縁膜１２７（ＣＧ−ＥＧ間絶縁膜１
２７）とコントロールゲート用ポリシリコン膜１２６を
図９の縦方向のストライプ状にパターニングして、コン
トロールゲート１１６を形成する。
【００１０】次に、図１３（ｅ）に示すように、フォト
レジスト１２８を除去した後、全面に酸化シリコン膜を
形成し、続いてエッチバックすることにより側壁絶縁膜
１２９を形成する。
レジスト１２８を除去した後、全面に酸化シリコン膜を
形成し、続いてエッチバックすることにより側壁絶縁膜
１２９を形成する。
【００１１】次に、ストライプ状のコントロールゲート
−消去ゲート間絶縁膜１２７と側壁絶縁膜１２９がつい
たストライプ状のコントロールゲート１１６をマスクに
用いて、フローティングゲート用ポリシリコン膜１２４
とフローティングゲート−コントロールゲート間絶縁膜
１２５を、パターニングしてフローティングゲート１１
５を島状に独立させる。さらに熱酸化によりフローティ
ングゲート１１５の露出した面にフローティングゲート
−消去ゲート間絶縁膜１３０を形成し、図１４（ｆ）ま
での構造を完成する。
−消去ゲート間絶縁膜１２７と側壁絶縁膜１２９がつい
たストライプ状のコントロールゲート１１６をマスクに
用いて、フローティングゲート用ポリシリコン膜１２４
とフローティングゲート−コントロールゲート間絶縁膜
１２５を、パターニングしてフローティングゲート１１
５を島状に独立させる。さらに熱酸化によりフローティ
ングゲート１１５の露出した面にフローティングゲート
−消去ゲート間絶縁膜１３０を形成し、図１４（ｆ）ま
での構造を完成する。
【００１２】次に、図１４（ｇ）に示すように、消去ゲ
ート用ポリシリコン膜１３１を堆積した後、フォトレジ
スト１３２を用いて消去ゲート用ポリシリコン膜１３１
をパターニングして、図１５（ｈ）に示すように、図９
で見たときに縦方向のストライプ形状の消去ゲート１１
７を形成する。
ート用ポリシリコン膜１３１を堆積した後、フォトレジ
スト１３２を用いて消去ゲート用ポリシリコン膜１３１
をパターニングして、図１５（ｈ）に示すように、図９
で見たときに縦方向のストライプ形状の消去ゲート１１
７を形成する。
【００１３】その後、図１５（ｉ）に示すように、層間
絶縁膜１３３を形成し、また必要なコンタクト等を形成
してフラッシュメモリを完成する。
絶縁膜１３３を形成し、また必要なコンタクト等を形成
してフラッシュメモリを完成する。
【００１４】近年、メモリの大容量化とともに、一つの
メモリセルの占める面積が次第に小さくなっており、チ
ャネル領域の面積も小さくなってきている。従来の構造
および製造方法では、図１０に示したようにチャネル幅
より、フローティングゲートの上部が広く、このフロー
ティングゲート上部の幅とコントロールゲートの幅がほ
ぼ等しく作られているため、上部構造であるビット線の
微細化に伴い、チャネル幅Ｗも次第に狭くなってきてい
る。
メモリセルの占める面積が次第に小さくなっており、チ
ャネル領域の面積も小さくなってきている。従来の構造
および製造方法では、図１０に示したようにチャネル幅
より、フローティングゲートの上部が広く、このフロー
ティングゲート上部の幅とコントロールゲートの幅がほ
ぼ等しく作られているため、上部構造であるビット線の
微細化に伴い、チャネル幅Ｗも次第に狭くなってきてい
る。
【００１５】しかし、データの読み出しの際にチャネル
領域を流れる読み出し電流は、チャネル幅に比例するた
め、チャネル幅が狭くなるにつれて読み出し電流が小さ
くなる。
領域を流れる読み出し電流は、チャネル幅に比例するた
め、チャネル幅が狭くなるにつれて読み出し電流が小さ
くなる。
【００１６】読み出し電流が小さくなると、データの書
き込み状態”１”を記憶したセルの読み出し電流と、消
去状態”０”を記憶したセルの読み出し電流との差が小
さくなりマージンが十分にとれない問題が生ずる。
き込み状態”１”を記憶したセルの読み出し電流と、消
去状態”０”を記憶したセルの読み出し電流との差が小
さくなりマージンが十分にとれない問題が生ずる。
【００１７】さらに近年は、微細加工が限界に近づいて
いるため一つのセルに多値情報を記憶させて情報密度を
向上させることが試みられている。その際、読み出し電
流が小さいと、各記憶値に対応する読み出し電流の許容
範囲が狭くなり、記憶情報とは異なる値を読み出した
り、フローティングゲートに蓄積した電荷がリークし
て、異なる記憶情報に変化しやすくなる。この結果、メ
モリの記憶情報に対する信頼性が低下することになる。
いるため一つのセルに多値情報を記憶させて情報密度を
向上させることが試みられている。その際、読み出し電
流が小さいと、各記憶値に対応する読み出し電流の許容
範囲が狭くなり、記憶情報とは異なる値を読み出した
り、フローティングゲートに蓄積した電荷がリークし
て、異なる記憶情報に変化しやすくなる。この結果、メ
モリの記憶情報に対する信頼性が低下することになる。
【００１８】
【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑みてなされたものであり、微細化・高
集積化した場合であっても、読み出し電流特性に優れ、
多値化にも対応しうるフラッシュメモリ、およびその製
造方法を提供することを目的とする。
従来の問題点に鑑みてなされたものであり、微細化・高
集積化した場合であっても、読み出し電流特性に優れ、
多値化にも対応しうるフラッシュメモリ、およびその製
造方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明は、半導体基板表
面に設けられたソース・ドレイン領域である埋め込み拡
散層と、半導体基板表面を区画するストライプ状の素子
間分離膜と、この素子間分離膜で区画された領域の前記
埋め込み拡散層の間に設けられたチャネル領域と、この
チャネル領域の少なくとも一部をゲート絶縁膜を介して
覆う島状のフローティングゲートと、このフローティン
グゲートの上方に絶縁膜を介して前記素子間分離膜と同
方向のストライプ状に設けられたコントロールゲート
と、このフローティングゲートおよびコントロールゲー
トと絶縁膜を介して前記素子間分離膜と同方向のストラ
イプ状に設けられた消去ゲートを備え、データの消去
が、前記フローティングゲートから前記消去ゲートへの
電子引き抜きによって行われるフラッシュメモリにおい
て、前記素子間分離膜のストライプ幅よりこの素子間分
離膜で区画されたストライプ間距離の方が大きく、チャ
ネル幅を決める前記フローティングゲートの底部幅はこ
のストライプ間距離と等しくかつ前記コントロールゲー
トと向かい合う上部幅より広いことを特徴とするフラッ
シュメモリに関する。
面に設けられたソース・ドレイン領域である埋め込み拡
散層と、半導体基板表面を区画するストライプ状の素子
間分離膜と、この素子間分離膜で区画された領域の前記
埋め込み拡散層の間に設けられたチャネル領域と、この
チャネル領域の少なくとも一部をゲート絶縁膜を介して
覆う島状のフローティングゲートと、このフローティン
グゲートの上方に絶縁膜を介して前記素子間分離膜と同
方向のストライプ状に設けられたコントロールゲート
と、このフローティングゲートおよびコントロールゲー
トと絶縁膜を介して前記素子間分離膜と同方向のストラ
イプ状に設けられた消去ゲートを備え、データの消去
が、前記フローティングゲートから前記消去ゲートへの
電子引き抜きによって行われるフラッシュメモリにおい
て、前記素子間分離膜のストライプ幅よりこの素子間分
離膜で区画されたストライプ間距離の方が大きく、チャ
ネル幅を決める前記フローティングゲートの底部幅はこ
のストライプ間距離と等しくかつ前記コントロールゲー
トと向かい合う上部幅より広いことを特徴とするフラッ
シュメモリに関する。
【００２０】また本発明は、半導体基板表面に設けられ
たソース・ドレイン領域である埋め込み拡散層と、半導
体基板表面を区画するストライプ状の素子間分離膜と、
この素子間分離膜で区画された領域の前記埋め込み拡散
層の間に設けられたチャネル領域と、このチャネル領域
の少なくとも一部をゲート絶縁膜を介して覆う島状のフ
ローティングゲートと、このフローティングゲートの上
方に絶縁膜を介して前記素子間分離膜と同方向のストラ
イプ状に設けられたコントロールゲートと、このフロー
ティングゲートおよびコントロールゲートと絶縁膜を介
して前記素子間分離膜と同方向のストライプ状に設けら
れた消去ゲートを備え、データの消去が、前記フローテ
ィングゲートから前記消去ゲートへの電子引き抜きによ
って行われるフラッシュメモリの製造方法において、前
記ストライプ状の素子間分離膜を形成工程と、この素子
間分離膜より厚いフローティングゲート材料を堆積する
工程と、この素子間分離膜の幅より広い幅で、この素子
間分離膜が露出するまでフローティングゲート材料をエ
ッチングする工程とを含むフラッシュメモリの製造方法
に関する。
たソース・ドレイン領域である埋め込み拡散層と、半導
体基板表面を区画するストライプ状の素子間分離膜と、
この素子間分離膜で区画された領域の前記埋め込み拡散
層の間に設けられたチャネル領域と、このチャネル領域
の少なくとも一部をゲート絶縁膜を介して覆う島状のフ
ローティングゲートと、このフローティングゲートの上
方に絶縁膜を介して前記素子間分離膜と同方向のストラ
イプ状に設けられたコントロールゲートと、このフロー
ティングゲートおよびコントロールゲートと絶縁膜を介
して前記素子間分離膜と同方向のストライプ状に設けら
れた消去ゲートを備え、データの消去が、前記フローテ
ィングゲートから前記消去ゲートへの電子引き抜きによ
って行われるフラッシュメモリの製造方法において、前
記ストライプ状の素子間分離膜を形成工程と、この素子
間分離膜より厚いフローティングゲート材料を堆積する
工程と、この素子間分離膜の幅より広い幅で、この素子
間分離膜が露出するまでフローティングゲート材料をエ
ッチングする工程とを含むフラッシュメモリの製造方法
に関する。
【００２１】
【発明の実施の形態】図１（平面図）、図２（図１のＡ
−Ａ’断面図）および図３（図１のＢ−Ｂ’断面図）を
用いて本発明のフラッシュメモリの一例を示しながら本
発明を説明する。
−Ａ’断面図）および図３（図１のＢ−Ｂ’断面図）を
用いて本発明のフラッシュメモリの一例を示しながら本
発明を説明する。
【００２２】図１に示すように、半導体基板１上に埋め
込み拡散層１４（１４ｓ、１４ｄ）が複数のメモリセル
に共通して、図１の平面図では横方向のストライプ状に
設けられている。この不純物拡散層は、ビット線・ソー
ス線として用いられ、図３の中央のフローティングゲー
ト１２ａに注目したときは、１４ｄで表した方がドレイ
ンとなりこれをビット線として用い、１４ｓで表した方
がソースとなりこれをソース線（接地線）として用い
る。この構成は、ソース領域、ドレイン領域に対して１
対１でコンタクトをとらないので、コンタクトレスアレ
イ構成と呼ばれており、その中でも、さらにビット線は
ソースとしてもドレインとしても用いるので、バーチャ
ルグランドアレイ構成と呼ばれている。
込み拡散層１４（１４ｓ、１４ｄ）が複数のメモリセル
に共通して、図１の平面図では横方向のストライプ状に
設けられている。この不純物拡散層は、ビット線・ソー
ス線として用いられ、図３の中央のフローティングゲー
ト１２ａに注目したときは、１４ｄで表した方がドレイ
ンとなりこれをビット線として用い、１４ｓで表した方
がソースとなりこれをソース線（接地線）として用い
る。この構成は、ソース領域、ドレイン領域に対して１
対１でコンタクトをとらないので、コンタクトレスアレ
イ構成と呼ばれており、その中でも、さらにビット線は
ソースとしてもドレインとしても用いるので、バーチャ
ルグランドアレイ構成と呼ばれている。
【００２３】尚、図３で、左隣のフローティングゲート
１２ｂが選択されたときは、図中１４ｓで表した埋め込
み拡散層１４ｓがドレインとなり、ビット線として用い
ることになる。このとき、図中左側のフローティングゲ
ート１２ｂのさらに左側に存在する不純物拡散層（図示
せず）がソースとなり、接地電位になる。同時にフロー
ティングゲート１２ａは非選択状態になっており、埋め
込み拡散層１４ｄも接地電位になっている。
１２ｂが選択されたときは、図中１４ｓで表した埋め込
み拡散層１４ｓがドレインとなり、ビット線として用い
ることになる。このとき、図中左側のフローティングゲ
ート１２ｂのさらに左側に存在する不純物拡散層（図示
せず）がソースとなり、接地電位になる。同時にフロー
ティングゲート１２ａは非選択状態になっており、埋め
込み拡散層１４ｄも接地電位になっている。
【００２４】埋め込み拡散層１４ｓと１４ｄの間のチャ
ネル領域のドレイン側の上部に、ゲート絶縁膜３を介し
て島状のフローティングゲート１２が設けられている。
このフローティングゲートの上に絶縁膜を介して、図１
の縦方向のストライプ形状のコントロールゲート１１が
設けられている。この例は、ノンスプリットゲート型の
フラッシュメモリであって、チャネル領域をコントロー
ルゲートが覆っていないので、チャネル方向の微細化を
図ることができる。
ネル領域のドレイン側の上部に、ゲート絶縁膜３を介し
て島状のフローティングゲート１２が設けられている。
このフローティングゲートの上に絶縁膜を介して、図１
の縦方向のストライプ形状のコントロールゲート１１が
設けられている。この例は、ノンスプリットゲート型の
フラッシュメモリであって、チャネル領域をコントロー
ルゲートが覆っていないので、チャネル方向の微細化を
図ることができる。
【００２５】また、図１および図２に示すように、一つ
のストライプ形状の消去ゲート１３が隣合う縦方向（図
１で見たとき）の２列のフローティングゲートに共通す
るように設けられている。
のストライプ形状の消去ゲート１３が隣合う縦方向（図
１で見たとき）の２列のフローティングゲートに共通す
るように設けられている。
【００２６】本発明において、図１、図２に示すよう
に、素子間分離膜２のストライプ幅Ｗ１よりこの素子間
分離膜で区画されたストライプ間距離Ｗの方が大きい。
フローティングゲート１２は、素子間分離膜の間に埋め
込まれるので、チャネル幅を決めるフローティングゲー
トの底部幅は、Ｗとなる。さらに、フローティングゲー
ト部分を抜き出した断面図、図４からわかるように、本
発明ではフローティングゲートの底部幅Ｗが、コントロ
ールゲート側の上部幅Ｗ２より大きくなっている。 前
述の従来の技術で説明した製造方法や、後述する本発明
の製造方法で示すように、コントロールゲートをマスク
としてフローティングゲートをエッチングするのが製造
上簡便であるため、通常コントロールゲートの幅をフロ
ーティングゲートの上部幅より大幅に小さくすることは
できない。従来の構造では、チャネル幅を広げようとす
れば、コントロールゲート幅を広くしなければならない
が、本発明の構造ではワード線であるコントロールゲー
トの幅、およびピッチを従来と同じに設定した場合であ
っても、チャネル幅を広げることができる。即ち本発明
の構造を採用することに、ワード線幅、およびピッチを
最適に設定しながら、読み出し電流を大きくすることが
できる。
に、素子間分離膜２のストライプ幅Ｗ１よりこの素子間
分離膜で区画されたストライプ間距離Ｗの方が大きい。
フローティングゲート１２は、素子間分離膜の間に埋め
込まれるので、チャネル幅を決めるフローティングゲー
トの底部幅は、Ｗとなる。さらに、フローティングゲー
ト部分を抜き出した断面図、図４からわかるように、本
発明ではフローティングゲートの底部幅Ｗが、コントロ
ールゲート側の上部幅Ｗ２より大きくなっている。 前
述の従来の技術で説明した製造方法や、後述する本発明
の製造方法で示すように、コントロールゲートをマスク
としてフローティングゲートをエッチングするのが製造
上簡便であるため、通常コントロールゲートの幅をフロ
ーティングゲートの上部幅より大幅に小さくすることは
できない。従来の構造では、チャネル幅を広げようとす
れば、コントロールゲート幅を広くしなければならない
が、本発明の構造ではワード線であるコントロールゲー
トの幅、およびピッチを従来と同じに設定した場合であ
っても、チャネル幅を広げることができる。即ち本発明
の構造を採用することに、ワード線幅、およびピッチを
最適に設定しながら、読み出し電流を大きくすることが
できる。
【００２７】本発明では、図２、図４に示すようにフロ
ーティングゲートのチャネル長方向に垂直な面での断面
形状が、特に逆Ｔ字型であることが好ましく、素子間分
離膜の高さを越えない位置より上方で底部側より細くな
っていることが好ましい。
ーティングゲートのチャネル長方向に垂直な面での断面
形状が、特に逆Ｔ字型であることが好ましく、素子間分
離膜の高さを越えない位置より上方で底部側より細くな
っていることが好ましい。
【００２８】尚、図１の平面図で示したフローティング
ゲート１２の幅は上部幅Ｗ２で示している。
ゲート１２の幅は上部幅Ｗ２で示している。
【００２９】尚、本発明はこのような構成に限定される
ものではなく、チャネル幅が素子間分離膜の間隔で決ま
るような構成であれば、スプリットゲート型であっても
よく、またコンタクトレスアレイでなくても適用するこ
とができる。
ものではなく、チャネル幅が素子間分離膜の間隔で決ま
るような構成であれば、スプリットゲート型であっても
よく、またコンタクトレスアレイでなくても適用するこ
とができる。
【００３０】次に、本発明の製造方法を詳細に説明す
る。
る。
【００３１】まず半導体基板１として、ｐ型シリコン基
板を用いて、図１（平面図）の横方向に開口を有するマ
スクを用いて、半導体基板の表面に例えばヒ素を、例え
ば加速エネルギー４０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2の条件でイオン注入し、例えば窒素雰囲気下９５０℃
で２０分でアニールし、埋め込み拡散層１４を形成す
る。
板を用いて、図１（平面図）の横方向に開口を有するマ
スクを用いて、半導体基板の表面に例えばヒ素を、例え
ば加速エネルギー４０ｋｅＶ、ドーズ量４×１０15ｃｍ
-2の条件でイオン注入し、例えば窒素雰囲気下９５０℃
で２０分でアニールし、埋め込み拡散層１４を形成す
る。
【００３２】次に、図５（ａ）に示すように、厚さ約３
００ｎｍの素子間分離膜２を図１（平面図）の縦方向の
ストライプ形状に形成して、素子領域を分離し、表面に
ゲート絶縁膜３を形成する。このとき、本発明の製造方
法では、素子間分離膜の幅を例えば０．３０μｍとし、
素子間分離膜の間の間隔を０．４２μｍというように、
素子間分離膜の間の間隔を素子分間離膜の幅より大きく
なるようにする。
００ｎｍの素子間分離膜２を図１（平面図）の縦方向の
ストライプ形状に形成して、素子領域を分離し、表面に
ゲート絶縁膜３を形成する。このとき、本発明の製造方
法では、素子間分離膜の幅を例えば０．３０μｍとし、
素子間分離膜の間の間隔を０．４２μｍというように、
素子間分離膜の間の間隔を素子分間離膜の幅より大きく
なるようにする。
【００３３】図５（ｂ）に示すように、ＣＶＤ法により
フローティングゲート用のポリシリコン膜４を厚さ約５
００ｎｍに形成した後、図５の断面図では表れないが、
図１の横方向のストライプ状になるようにポリシリコン
膜４をパターニングし、さらにその表面に、フローティ
ングゲート−コントロールゲート間絶縁膜（以下、ＦＧ
−ＣＧ間絶縁膜ともいう。）５として、ＨＴＯ（Ｈｉｇ
ｈ Ｔｅｍｐｅｒａｔｕｒｅ ＣＶＤ Ｏｘｉｄａｔｉ
ｏｎ；高温ＣＶＤ）法または熱酸化等により３０ｎｍ程
度の酸化シリコン膜を形成する。
フローティングゲート用のポリシリコン膜４を厚さ約５
００ｎｍに形成した後、図５の断面図では表れないが、
図１の横方向のストライプ状になるようにポリシリコン
膜４をパターニングし、さらにその表面に、フローティ
ングゲート−コントロールゲート間絶縁膜（以下、ＦＧ
−ＣＧ間絶縁膜ともいう。）５として、ＨＴＯ（Ｈｉｇ
ｈ Ｔｅｍｐｅｒａｔｕｒｅ ＣＶＤ Ｏｘｉｄａｔｉ
ｏｎ；高温ＣＶＤ）法または熱酸化等により３０ｎｍ程
度の酸化シリコン膜を形成する。
【００３４】図５（ｃ）に示すように、さらにその表面
にコントロールゲート用のポリシリコン膜６を厚さ１５
０ｎｍに成膜し、さらに表面にコントロールゲート−消
去ゲート間絶縁膜（以下、ＣＧ−ＥＧ間絶縁膜ともい
う。）７として、ＣＶＤ法により酸化シリコン膜を厚さ
２５０ｎｍに形成する。
にコントロールゲート用のポリシリコン膜６を厚さ１５
０ｎｍに成膜し、さらに表面にコントロールゲート−消
去ゲート間絶縁膜（以下、ＣＧ−ＥＧ間絶縁膜ともい
う。）７として、ＣＶＤ法により酸化シリコン膜を厚さ
２５０ｎｍに形成する。
【００３５】次に、図６（ｄ）に示すように、フォトレ
ジスト８をマスクとして、ＣＧ−ＥＧ間絶縁膜７、ポリ
シリコン膜６をエッチングし、コントロールゲート１１
を分離する。この際、フォトレジストのマスク部分と開
口を、従来と同様に例えばそれぞれ等しくとるようにす
ることにより、コントロールゲートの幅と、コントロー
ルゲート間の間隔がともに０．３６μｍとなる。
ジスト８をマスクとして、ＣＧ−ＥＧ間絶縁膜７、ポリ
シリコン膜６をエッチングし、コントロールゲート１１
を分離する。この際、フォトレジストのマスク部分と開
口を、従来と同様に例えばそれぞれ等しくとるようにす
ることにより、コントロールゲートの幅と、コントロー
ルゲート間の間隔がともに０．３６μｍとなる。
【００３６】その後全面にＣＶＤ法により酸化シリコン
膜を形成した後、エッチバックして図６（ｅ）に示すよ
うにコントロールゲートの側壁に側壁絶縁膜９を形成す
る。次に、図７（ｆ）に示すように、側壁絶縁膜９をマ
スクとして、ポリシリコン膜４を分離してフローティン
グゲート１２を島状に分離形成する。このときのエッチ
ング条件は、シリコンと酸化シリコンのエッチング速度
比の大きな異方性エッチングによって行うことが好まし
く、素子間分離膜２が露出するまでエッチングするか、
図のように多少ポリシリコンが余分にエッチングされる
ようにすればよい。
膜を形成した後、エッチバックして図６（ｅ）に示すよ
うにコントロールゲートの側壁に側壁絶縁膜９を形成す
る。次に、図７（ｆ）に示すように、側壁絶縁膜９をマ
スクとして、ポリシリコン膜４を分離してフローティン
グゲート１２を島状に分離形成する。このときのエッチ
ング条件は、シリコンと酸化シリコンのエッチング速度
比の大きな異方性エッチングによって行うことが好まし
く、素子間分離膜２が露出するまでエッチングするか、
図のように多少ポリシリコンが余分にエッチングされる
ようにすればよい。
【００３７】続いて、ウェットエッチング等により側壁
絶縁膜９を４０〜１００Å程度後退させ、消去動作の際
に、フローティングゲート１２からの電子の引き抜きが
行われるコーナーのエッジを露出させる。
絶縁膜９を４０〜１００Å程度後退させ、消去動作の際
に、フローティングゲート１２からの電子の引き抜きが
行われるコーナーのエッジを露出させる。
【００３８】次に、図７（ｇ）に示すように、フローテ
ィングゲート１２の表面に例えばＨＴＯ法により、Ｓｉ
Ｈ4とＯ2の混合ガスを用いて、フローティングゲート−
消去ゲート間絶縁膜（ＦＧ−ＥＧ間絶縁膜ともいう）１
０として酸化シリコン膜を約２０ｎｍの厚さに形成す
る。その後、消去ゲート用のポリシリコン膜１５を全面
に成膜した後、図１の縦方向のストライプ形状のフォト
レジスト１６をポリシリコン膜１５の表面に形成し、ポ
リシリコン膜１５をエッチングにより分離して図８
（ｈ）に示すように消去ゲート１３を形成する。
ィングゲート１２の表面に例えばＨＴＯ法により、Ｓｉ
Ｈ4とＯ2の混合ガスを用いて、フローティングゲート−
消去ゲート間絶縁膜（ＦＧ−ＥＧ間絶縁膜ともいう）１
０として酸化シリコン膜を約２０ｎｍの厚さに形成す
る。その後、消去ゲート用のポリシリコン膜１５を全面
に成膜した後、図１の縦方向のストライプ形状のフォト
レジスト１６をポリシリコン膜１５の表面に形成し、ポ
リシリコン膜１５をエッチングにより分離して図８
（ｈ）に示すように消去ゲート１３を形成する。
【００３９】次に、図８（ｉ）に示すように、層間絶縁
膜１７を形成し、また必要なコンタクト等を形成してフ
ラッシュメモリを完成する。
膜１７を形成し、また必要なコンタクト等を形成してフ
ラッシュメモリを完成する。
【００４０】以上のように、本発明ではワード線である
コントロールゲートの上部の幅を広くすることなく、チ
ャネル幅を広くすることができる。
コントロールゲートの上部の幅を広くすることなく、チ
ャネル幅を広くすることができる。
【００４１】これに対して、従来の構造および製造方法
では、コントロールゲートの幅とコントロールゲート間
の間隔をともに０．３６μｍと等しく設定した場合に
は、素子間分離膜の幅を０．４μｍ、素子間分離膜の間
隔を０．３２μｍ程度に設定することになる。
では、コントロールゲートの幅とコントロールゲート間
の間隔をともに０．３６μｍと等しく設定した場合に
は、素子間分離膜の幅を０．４μｍ、素子間分離膜の間
隔を０．３２μｍ程度に設定することになる。
【００４２】従って、本発明の構造および製造方法によ
れば、従来のチャネル幅より３０％程度広くすることが
可能になり、読み出し電流を３０％程度大きくすること
ができる。従来の構造で読み出し電流が例えば約４０μ
Ａであるとすると、本発明の構造を採用することにより
５０μＡ以上の読み出し電流を確保することができる。
れば、従来のチャネル幅より３０％程度広くすることが
可能になり、読み出し電流を３０％程度大きくすること
ができる。従来の構造で読み出し電流が例えば約４０μ
Ａであるとすると、本発明の構造を採用することにより
５０μＡ以上の読み出し電流を確保することができる。
【００４３】
【発明の効果】本発明によれば、微細化・高集積化した
場合であっても、読み出し電流特性に優れ、多値化にも
対応しうるフラッシュメモリ、およびその製造方法を提
供することができる。
場合であっても、読み出し電流特性に優れ、多値化にも
対応しうるフラッシュメモリ、およびその製造方法を提
供することができる。
【図１】本発明のフラッシュメモリの構造の１例を示す
平面図である。
平面図である。
【図２】図１のＡ１−Ａ１’断面を示す図である。
【図３】図１のＢ−Ｂ’断面を示す図である。
【図４】本発明のフラッシュメモリのフローティングゲ
ートの断面形状を示す図である。
ートの断面形状を示す図である。
【図５】本発明のフラッシュメモリの製造方法１例を示
す図である。
す図である。
【図６】図５に引き続き本発明のフラッシュメモリの製
造方法１例を示す図である。
造方法１例を示す図である。
【図７】図６に引き続き本発明のフラッシュメモリの製
造方法１例を示す図である。
造方法１例を示す図である。
【図８】図７に引き続き本発明のフラッシュメモリの製
造方法１例を示す図である。
造方法１例を示す図である。
【図９】従来のフラッシュメモリの構造の１例を示す平
面図である。
面図である。
【図１０】図９のＡ−Ａ’断面を示す図である。
【図１１】図９のＢ−Ｂ’断面を示す図である。
【図１２】従来のフラッシュメモリの製造方法１例を示
す図である。
す図である。
【図１３】図１２に引き続き従来のフラッシュメモリの
製造方法１例を示す図である。
製造方法１例を示す図である。
【図１４】図１３に引き続き従来のフラッシュメモリの
製造方法１例を示す図である。
製造方法１例を示す図である。
【図１５】図１４に引き続き従来のフラッシュメモリの
製造方法１例を示す図である。
製造方法１例を示す図である。
１ 半導体基板 ２ 素子間分離膜 ３ ゲート絶縁膜 ４ フローティングゲート用のポリシリコン膜 ５ フローティングゲート−コントロールゲート間絶縁
膜（ＦＧ−ＣＧ間絶縁膜） ６ コントロールゲート用のポリシリコン膜 ７ コントロールゲート−消去ゲート間絶縁膜（ＣＧ−
ＥＧ間絶縁膜） ８ フォトレジスト ９ 側壁絶縁膜 １０ フローティングゲート−消去ゲート間絶縁膜（Ｆ
Ｇ−ＥＧ間絶縁膜） １１ コントロールゲート １２、１２ａ、１２ｂ フローティングゲート １３ 消去ゲート １４、１４ｓ、１４ｄ 埋め込み拡散層 １５ 消去ゲート用のポリシリコン膜 １６ フォトレジスト １７ 層間絶縁膜
膜（ＦＧ−ＣＧ間絶縁膜） ６ コントロールゲート用のポリシリコン膜 ７ コントロールゲート−消去ゲート間絶縁膜（ＣＧ−
ＥＧ間絶縁膜） ８ フォトレジスト ９ 側壁絶縁膜 １０ フローティングゲート−消去ゲート間絶縁膜（Ｆ
Ｇ−ＥＧ間絶縁膜） １１ コントロールゲート １２、１２ａ、１２ｂ フローティングゲート １３ 消去ゲート １４、１４ｓ、１４ｄ 埋め込み拡散層 １５ 消去ゲート用のポリシリコン膜 １６ フォトレジスト １７ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2000−147145（ＪＰ，Ａ) 特開2000−100976（ＪＰ，Ａ) 特開 平11−354759（ＪＰ，Ａ) 特開 平11−204663（ＪＰ，Ａ) 特開 平11−195770（ＪＰ，Ａ) 特開 平10−107230（ＪＰ，Ａ) 特開 平８−241932（ＪＰ，Ａ) 特開 平８−167706（ＪＰ，Ａ) 特開 平８−51164（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 半導体基板表面に設けられたソース・ド
レイン領域である埋め込み拡散層と、半導体基板表面を
区画するストライプ状の素子間分離膜と、この素子間分
離膜で区画された領域の前記埋め込み拡散層の間に設け
られたチャネル領域と、このチャネル領域の少なくとも
一部をゲート絶縁膜を介して覆う島状のフローティング
ゲートと、このフローティングゲートの上方に絶縁膜を
介して前記素子間分離膜と同方向のストライプ状に設け
られたコントロールゲートと、このフローティングゲー
トおよびコントロールゲートと絶縁膜を介して前記素子
間分離膜と同方向のストライプ状に設けられた消去ゲー
トを備え、データの消去が、前記フローティングゲート
から前記消去ゲートへの電子引き抜きによって行われる
フラッシュメモリにおいて、 前記素子間分離膜のストライプ幅よりこの素子間分離膜
で区画されたストライプ間距離の方が大きく、チャネル
幅を決める前記フローティングゲートの底部幅はこのス
トライプ間距離と等しくかつ前記コントロールゲートと
向かい合う上部幅より広いことを特徴とするフラッシュ
メモリ。 - 【請求項２】 前記フローティングゲートのチャネル長
方向に垂直な面での断面形状は、底部側では広く、前記
素子間分離膜の高さを越えない位置より上方で底部側よ
り細くなっている逆Ｔ字形であることを特徴とする請求
項１記載のフラッシュメモリ。 - 【請求項３】 前記フローティングゲートのみが、前記
ゲート絶縁膜を介して前記チャネル領域を覆うノンスプ
リット型である請求項１記載のフラッシュメモリ。 - 【請求項４】 前記フローティングゲートと前記コント
ロールゲートの両方が前記ゲート絶縁膜を介して前記チ
ャネル領域を覆うスプリットゲート型である請求項１記
載のフラッシュメモリ。 - 【請求項５】 前記埋め込み拡散層は、前記ストライプ
状の素子間分離膜に直交する方向に、複数のメモリセル
に共通して設けられていることを特徴とする請求項１記
載のフラッシュメモリ。 - 【請求項６】 前記フローティングゲート上の前記コン
トロールゲート幅は、前記フローティングゲートの上部
幅より小さいことを特徴とする請求項１記載のフラッシ
ュメモリ。 - 【請求項７】 半導体基板表面に設けられたソース・ド
レイン領域である埋め込み拡散層と、半導体基板表面を
区画するストライプ状の素子間分離膜と、この素子間分
離膜で区画された領域の前記埋め込み拡散層の間に設け
られたチャネル領域と、このチャネル領域の少なくとも
一部をゲート絶縁膜を介して覆う島状のフローティング
ゲートと、このフローティングゲートの上方に絶縁膜を
介して前記素子間分離膜と同方向のストライプ状に設け
られたコントロールゲートと、このフローティングゲー
トおよびコントロールゲートと絶縁膜を介して前記素子
間分離膜と同方向のストライプ状に設けられた消去ゲー
トを備え、データの消去が、前記フローティングゲート
から前記消去ゲートへの電子引き抜きによって行われる
フラッシュメモリの製造方法において、 前記ストライプ状の素子間分離膜を形成工程と、この素
子間分離膜より厚いフローティングゲート材料を堆積す
る工程と、この素子間分離膜の幅より広い幅で、この素
子間分離膜が露出するまでフローティングゲート材料を
エッチングする工程とを含むフラッシュメモリの製造方
法。 - 【請求項８】 半導体基板上に、素子間分離膜をストラ
イプ幅よりストライプ間距離の方が大きくなるように形
成する工程と、 フローティングゲート用のポリシリコン膜を、前記素子
間分離膜とは直交する方向のストライプ状にパターニン
グする工程と、 このフローティングゲート用のポリシリコン膜の表面
に、フローティングゲート−コントロールゲート間絶縁
膜を形成する工程と、 表面にコントロールゲート用のポリシリコン膜を成膜
し、さらに表面にコントロールゲート−消去ゲート間絶
縁膜を形成する工程と、 このコントロールゲート−消去ゲート間絶縁膜の表面
に、前記素子間分離膜の上部で素子間分離膜幅より広い
開口を有するフォトレジストを形成する工程と、 このフォトレジストをマスクとして、前記コントロール
ゲート−消去ゲート間絶縁膜およびポリシリコン膜をエ
ッチングし、コントロールゲートを分離形成する工程
と、 分離されたコントロールゲートの側壁に側壁絶縁膜を形
成する工程と、 この側壁絶縁膜に挟まれた開口から、前記フローティン
グゲート−コントロールゲート間絶縁膜とフローティン
グゲート用ポリシリコン膜を、前記素子間分離膜が露出
するまでエッチングし、フローティングゲートを島状に
断面形状が逆Ｔ字形になるように分離形成する工程と、 このフローティングゲートの露出した面にフローティン
グゲート−消去ゲート間絶縁膜を形成する工程と、 この側壁絶縁膜に挟まれた開口に、消去ゲート用のポリ
シリコン膜を堆積した後パターニングして、前記フロー
ティングゲート−消去ゲート間絶縁膜を介して消去ゲー
トを形成する工程とを有するフラッシュメモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577198A JP3151772B2 (ja) | 1998-12-04 | 1998-12-04 | フラッシュメモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577198A JP3151772B2 (ja) | 1998-12-04 | 1998-12-04 | フラッシュメモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174144A JP2000174144A (ja) | 2000-06-23 |
| JP3151772B2 true JP3151772B2 (ja) | 2001-04-03 |
Family
ID=18378871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34577198A Expired - Fee Related JP3151772B2 (ja) | 1998-12-04 | 1998-12-04 | フラッシュメモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3151772B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102478683B1 (ko) * | 2020-10-27 | 2022-12-21 | 주식회사 엔비케이글로벌 | 샤워기헤드 고정기구 |
-
1998
- 1998-12-04 JP JP34577198A patent/JP3151772B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102478683B1 (ko) * | 2020-10-27 | 2022-12-21 | 주식회사 엔비케이글로벌 | 샤워기헤드 고정기구 |
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| Publication number | Publication date |
|---|---|
| JP2000174144A (ja) | 2000-06-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |