JP3149539B2 - Ｉｉｌ素子の動作指数の測定方法 - Google Patents
Ｉｉｌ素子の動作指数の測定方法Info
- Publication number
- JP3149539B2 JP3149539B2 JP15445092A JP15445092A JP3149539B2 JP 3149539 B2 JP3149539 B2 JP 3149539B2 JP 15445092 A JP15445092 A JP 15445092A JP 15445092 A JP15445092 A JP 15445092A JP 3149539 B2 JP3149539 B2 JP 3149539B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- collector
- current
- base
- iil
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＩＩＬ(Integrated Inje
ction Logic)素子において、次段ＩＩＬ素子をいくつま
で駆動できるかにより表された駆動余裕、即ち、動作指
数の測定方法に関する。
ction Logic)素子において、次段ＩＩＬ素子をいくつま
で駆動できるかにより表された駆動余裕、即ち、動作指
数の測定方法に関する。
【０００２】
【従来技術】従来、ＩＩＬ素子の動作指数は、次のよう
に求められていた。図６の（ａ）に示すようにＰＮＰト
ランジスタのベース接地電流増幅率α、図６の（ｂ）に
示すようにＮＰＮトランジスタのエミッタ接地電流増幅
率βをそれぞれ別々の素子として測定し、動作指数をα
×βとしていた。
に求められていた。図６の（ａ）に示すようにＰＮＰト
ランジスタのベース接地電流増幅率α、図６の（ｂ）に
示すようにＮＰＮトランジスタのエミッタ接地電流増幅
率βをそれぞれ別々の素子として測定し、動作指数をα
×βとしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、そもそ
もＩＩＬ素子は、構造上、ＰＮＰトランジスタのコレク
タとＮＰＮトランジスタのベースとが共通であることが
特徴である。従って、構造上、実際の動作状態における
ＮＰＮトランジスタのベース電流は実測することが出来
ない。何故ならば、ベース電位がＶF レベルまで上昇し
ないとＮＰＮトランジスタ動作せず、又、インジェクタ
電位もＶF レベルに近いからである。従来の評価方法で
は、この構造上実測できないＮＰＮトランジスタのベー
ス電流を見込んだ評価をすることができないので、ＩＩ
Ｌ素子動作マージンを正確に設計することができないと
いう欠点があった。
もＩＩＬ素子は、構造上、ＰＮＰトランジスタのコレク
タとＮＰＮトランジスタのベースとが共通であることが
特徴である。従って、構造上、実際の動作状態における
ＮＰＮトランジスタのベース電流は実測することが出来
ない。何故ならば、ベース電位がＶF レベルまで上昇し
ないとＮＰＮトランジスタ動作せず、又、インジェクタ
電位もＶF レベルに近いからである。従来の評価方法で
は、この構造上実測できないＮＰＮトランジスタのベー
ス電流を見込んだ評価をすることができないので、ＩＩ
Ｌ素子動作マージンを正確に設計することができないと
いう欠点があった。
【０００４】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、動作指数を正確に測定す
ることにより、ＩＩＬ素子の製造歩留りを向上させるこ
とである。
れたものであり、その目的は、動作指数を正確に測定す
ることにより、ＩＩＬ素子の製造歩留りを向上させるこ
とである。
【０００５】
【課題を解決するための手段】上記課題を解決するため
の発明の構成は、インジェクタ電極、ベース電極、コレ
クタ電極、エミッタ電極を有するＩＩＬ(Integrated In
jection Logic)素子において、コレクタ電極に接続され
る次段ＩＩＬ素子の最大駆動素子数に該当する動作指数
を測定する方法において、ベース電極及び前記エミッタ
電極を接地し、コレクタ電極を開放し、インジェクタ電
極から定電流Ｉinj を流した状態で、インジェクタ電極
に現れる電位であるインジェクタ電位Ｖinj とベース電
極を介して流れるアースに流れるベース電流Ｉboutを測
定し、エミッタ電極を接地し、ベース電極を開放し、イ
ンジェクタ電極にインジェクタ電位Ｖinj を印加し、コ
レクタ電極にコレクタ−エミッタ間飽和領域電位Ｖcを
印加した状態で、コレクタ電極を介して流れるコレクタ
電流Ｉc を測定し、コレクタ電流Ｉc をベース電流Ｉ
boutで割った値をＩＬＬ素子の動作指数とすることを特
徴とする。
の発明の構成は、インジェクタ電極、ベース電極、コレ
クタ電極、エミッタ電極を有するＩＩＬ(Integrated In
jection Logic)素子において、コレクタ電極に接続され
る次段ＩＩＬ素子の最大駆動素子数に該当する動作指数
を測定する方法において、ベース電極及び前記エミッタ
電極を接地し、コレクタ電極を開放し、インジェクタ電
極から定電流Ｉinj を流した状態で、インジェクタ電極
に現れる電位であるインジェクタ電位Ｖinj とベース電
極を介して流れるアースに流れるベース電流Ｉboutを測
定し、エミッタ電極を接地し、ベース電極を開放し、イ
ンジェクタ電極にインジェクタ電位Ｖinj を印加し、コ
レクタ電極にコレクタ−エミッタ間飽和領域電位Ｖcを
印加した状態で、コレクタ電極を介して流れるコレクタ
電流Ｉc を測定し、コレクタ電流Ｉc をベース電流Ｉ
boutで割った値をＩＬＬ素子の動作指数とすることを特
徴とする。
【０００６】
【作用】ベース電極及び前記エミッタ電極を接地し、コ
レクタ電極を開放し、インジェクタ電極から定電流Ｉ
inj を流した状態ではＩＩＬ素子のスイッチグに係るト
ランジスタはオフ状態である。ベース電位がアースであ
る場合には前段のＩＩＬのスイッチングトランジスタは
オン状態であることを意味している。従って、この状態
で、ベース電極を介してアースに流れるベース電流Ｉ
boutは、注目段のＩＩＬがオフ状態の時に、前段ＩＩＬ
素子のスイッチグトランジスタのコレクタに吸引される
電流を意味している。ＩＩＬ素子が前段、注目段、後段
と縦続接続されていることを考えると、そのベース電流
Ｉboutは、注目段のＩＩＬ素子のスイッチングトランジ
スタがオン状態の時に、注目段のＩＩＬ素子のコレクタ
電極に接続されている後段の１つのＩＩＬ素子から流れ
込むコレクタ電流を意味している。
レクタ電極を開放し、インジェクタ電極から定電流Ｉ
inj を流した状態ではＩＩＬ素子のスイッチグに係るト
ランジスタはオフ状態である。ベース電位がアースであ
る場合には前段のＩＩＬのスイッチングトランジスタは
オン状態であることを意味している。従って、この状態
で、ベース電極を介してアースに流れるベース電流Ｉ
boutは、注目段のＩＩＬがオフ状態の時に、前段ＩＩＬ
素子のスイッチグトランジスタのコレクタに吸引される
電流を意味している。ＩＩＬ素子が前段、注目段、後段
と縦続接続されていることを考えると、そのベース電流
Ｉboutは、注目段のＩＩＬ素子のスイッチングトランジ
スタがオン状態の時に、注目段のＩＩＬ素子のコレクタ
電極に接続されている後段の１つのＩＩＬ素子から流れ
込むコレクタ電流を意味している。
【０００７】一方、エミッタ電極を接地し、ベース電極
を開放し、インジェクタ電極にインジェクタ電位Ｖinj
を印加し、コレクタ電極にコレクタ−エミッタ間飽和領
域電位Ｖc を印加した状態では、ＩＩＬ素子のスイッチ
グトランジスタはオン状態である。ベース電極の開放状
態は、前段のＩＩＬ素子のスイッチングトランジスタは
オフ状態であることを意味している。よって、この状態
における注目段のＩＩＬ素子のコレクタ電流Ｉc は、注
目段のＩＩＬのスイッチングトランジスタがオン状態に
おいて、そのトランジスタのコレクタ電極に接続されて
いる全ての後段のＩＩＬ素子から吸入できる全最大電流
を意味している。
を開放し、インジェクタ電極にインジェクタ電位Ｖinj
を印加し、コレクタ電極にコレクタ−エミッタ間飽和領
域電位Ｖc を印加した状態では、ＩＩＬ素子のスイッチ
グトランジスタはオン状態である。ベース電極の開放状
態は、前段のＩＩＬ素子のスイッチングトランジスタは
オフ状態であることを意味している。よって、この状態
における注目段のＩＩＬ素子のコレクタ電流Ｉc は、注
目段のＩＩＬのスイッチングトランジスタがオン状態に
おいて、そのトランジスタのコレクタ電極に接続されて
いる全ての後段のＩＩＬ素子から吸入できる全最大電流
を意味している。
【０００８】よって、コレクタ電流Ｉc をベース電流Ｉ
boutで割算した値は、コレクタ電極に接続可能な後段の
ＩＩＬ素子の数、即ち、動作指数となる。この動作指数
が設計値を満たすようなベース電流Ｉbout、コレクタ電
流Ｉc を流し得るようにＩＩＬ素子の形状、大きさ、拡
散濃度が設計される。
boutで割算した値は、コレクタ電極に接続可能な後段の
ＩＩＬ素子の数、即ち、動作指数となる。この動作指数
が設計値を満たすようなベース電流Ｉbout、コレクタ電
流Ｉc を流し得るようにＩＩＬ素子の形状、大きさ、拡
散濃度が設計される。
【０００９】
【発明の効果】本発明の上記のように、ＩＩＬ素子のス
イッチグトランジスタがオフ及びオンの動作状態におい
て、注目段のＩＩＬ素子から前段のＩＩＬ素子に吸引さ
れる電流（ベース電流Ｉbout）と、注目段のＩＩＬ素子
がその素子のコレクタ電極に接続されている全ての後段
のＩＩＬ素子からの吸入電流を流し得る電流（コレクタ
電流Ｉc ）測定、コレクタ電流Ｉc をベース電流Ｉbout
で割算した値を動作指数としている。従って、ＩＩＬの
現実の使用状態に即して、後段の１つのＩＩＬ素子から
の吸入電流（ベース電流Ｉbout）及びオン状態の全コレ
クタ電流を測定しているので、動作指数の測定が極めて
正確となる。よって、ＩＩＬ素子の製造時の歩留りが向
上する。
イッチグトランジスタがオフ及びオンの動作状態におい
て、注目段のＩＩＬ素子から前段のＩＩＬ素子に吸引さ
れる電流（ベース電流Ｉbout）と、注目段のＩＩＬ素子
がその素子のコレクタ電極に接続されている全ての後段
のＩＩＬ素子からの吸入電流を流し得る電流（コレクタ
電流Ｉc ）測定、コレクタ電流Ｉc をベース電流Ｉbout
で割算した値を動作指数としている。従って、ＩＩＬの
現実の使用状態に即して、後段の１つのＩＩＬ素子から
の吸入電流（ベース電流Ｉbout）及びオン状態の全コレ
クタ電流を測定しているので、動作指数の測定が極めて
正確となる。よって、ＩＩＬ素子の製造時の歩留りが向
上する。
【００１０】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。ＩＩＬ素子は、図２に示す回路素子として定義
される。即ち、ＰＮＰトランジスタのコレクタとＮＰＮ
トランジスタ（スイッチングトランジスタ）のベースが
共通であり、ＰＮＰトランジスタのベース（Ｎ領域）と
ＮＰＮトランジスタのエミッタ（Ｎ領域）が共通で、そ
の電位は同一電位（アース）である。ＮＰＮトランジス
タのコレクタの数は任意である。ＰＮＰトランジスタは
電流源として機能し、前段のＮＰＮトランジスタに対し
て負荷としても機能する。
明する。ＩＩＬ素子は、図２に示す回路素子として定義
される。即ち、ＰＮＰトランジスタのコレクタとＮＰＮ
トランジスタ（スイッチングトランジスタ）のベースが
共通であり、ＰＮＰトランジスタのベース（Ｎ領域）と
ＮＰＮトランジスタのエミッタ（Ｎ領域）が共通で、そ
の電位は同一電位（アース）である。ＮＰＮトランジス
タのコレクタの数は任意である。ＰＮＰトランジスタは
電流源として機能し、前段のＮＰＮトランジスタに対し
て負荷としても機能する。
【００１１】現実に論理回路を構成する場合には、図３
のように接続される。論理回路Ｌ１は２つのＩＩＬ素子
のそれぞれのコレクタが直接接続されている（wired an
d)。論理回路Ｌ１では、２つの入力ａ１、ａ２に対し
て、出力ＯＴａは、反転ａ１、反転ａ２のＡＮＤ出力と
なる。即ち、論理回路Ｌ１はＮＯＲ回路である。
のように接続される。論理回路Ｌ１は２つのＩＩＬ素子
のそれぞれのコレクタが直接接続されている（wired an
d)。論理回路Ｌ１では、２つの入力ａ１、ａ２に対し
て、出力ＯＴａは、反転ａ１、反転ａ２のＡＮＤ出力と
なる。即ち、論理回路Ｌ１はＮＯＲ回路である。
【００１２】又、論理回路Ｌ１は２つの入力が直接接続
されている（wired and)。論理回路Ｌ２では、２つの入
力ｂ１、ｂ２に対して、出力ＯＴｂは、ｂ１、ｂ２のＡ
ＮＤの反転となる。即ち、論理回路Ｌ２はＮＡＮＤ回路
となる。又、図３の全体の回路では、入力ａ１、ａ２に
対して、出力ＯＴｂは、反転ａ１、反転ａ２のＡＮＤの
反転となる。即ち、ＯＲ回路である。
されている（wired and)。論理回路Ｌ２では、２つの入
力ｂ１、ｂ２に対して、出力ＯＴｂは、ｂ１、ｂ２のＡ
ＮＤの反転となる。即ち、論理回路Ｌ２はＮＡＮＤ回路
となる。又、図３の全体の回路では、入力ａ１、ａ２に
対して、出力ＯＴｂは、反転ａ１、反転ａ２のＡＮＤの
反転となる。即ち、ＯＲ回路である。
【００１３】更に、インバータ回路としては、図４に示
すように接続される。
すように接続される。
【００１４】図３に示すＩＩＬ素子は、図１に示すよう
に構成されている。ｐ型シリコン基板１上にｎ+ 埋込層
２が形成されている。ｎ+ 埋込層２にはｎ層３が形成さ
れている。ｎ+ 埋込層２及びｎ層３はＮＰＮトランジス
タのエミッタ領域となり、ＰＮＰトランジスタのベース
領域となる。ｎ層３にはＰ層４、５が形成されている。
ｐ層４はＰＮＰトランジスタのエミッタ領域となり、ｐ
層５はＰＮＰトランジスタのコレクタ領域とＮＰＮトラ
ンジスタのベース領域との共通領域となる。さらに、ｐ
層５にはｎ+ 層６が形成されている。ｎ+ 層６はＮＰＮ
トランジスタのコレクタ領域となる。そして、ｐ層４、
ｐ層５、ｎ層６、ｎ+ 層２上には、それぞれ、インジェ
クタ電極８、ベース電極９、コレクタ電極１０、エミッ
タ電極１１が形成され、各領域分離の為に基板表面上に
酸化シリコン膜７が形成されている。
に構成されている。ｐ型シリコン基板１上にｎ+ 埋込層
２が形成されている。ｎ+ 埋込層２にはｎ層３が形成さ
れている。ｎ+ 埋込層２及びｎ層３はＮＰＮトランジス
タのエミッタ領域となり、ＰＮＰトランジスタのベース
領域となる。ｎ層３にはＰ層４、５が形成されている。
ｐ層４はＰＮＰトランジスタのエミッタ領域となり、ｐ
層５はＰＮＰトランジスタのコレクタ領域とＮＰＮトラ
ンジスタのベース領域との共通領域となる。さらに、ｐ
層５にはｎ+ 層６が形成されている。ｎ+ 層６はＮＰＮ
トランジスタのコレクタ領域となる。そして、ｐ層４、
ｐ層５、ｎ層６、ｎ+ 層２上には、それぞれ、インジェ
クタ電極８、ベース電極９、コレクタ電極１０、エミッ
タ電極１１が形成され、各領域分離の為に基板表面上に
酸化シリコン膜７が形成されている。
【００１５】（１）後段のＩＩＬ素子の１つからの吸入
電流の測定 図１の（ａ）に示すように、ベース電極９とエミッタ電
極１１を接地してコレクタ電極１１を解放した状態とす
る。そして、インジェクタ電極８から例えば１０μＡの
定電流Ｉinj を供給し、インジェクタ電極８に現れる電
位（インジェクタ電位Ｖinj とベース電流Ｉboutを測定
する。この状態の時、ＮＰＮトランジスタはベース電位
がアース電位であるので、オフ状態である。
電流の測定 図１の（ａ）に示すように、ベース電極９とエミッタ電
極１１を接地してコレクタ電極１１を解放した状態とす
る。そして、インジェクタ電極８から例えば１０μＡの
定電流Ｉinj を供給し、インジェクタ電極８に現れる電
位（インジェクタ電位Ｖinj とベース電流Ｉboutを測定
する。この状態の時、ＮＰＮトランジスタはベース電位
がアース電位であるので、オフ状態である。
【００１６】このベース電流Ｉboutは、この注目段のＩ
ＩＬ素子のＮＰＮトランジスタがオフ状態において、こ
のＩＩＬ素子から前段のオン状態にあるＩＩＬ素子のコ
レクタに流入する電流を表している。換言すれば、前段
のＩＩＬ素子と注目段のＩＩＬ素子とが同一構造の素子
であることに注目すれば、ベース電流Ｉboutは注目段の
ＩＩＬ素子のＮＰＮトランジスタがオン状態の時に、そ
のコレクタに接続されている後段の１つのＩＩＬ素子か
ら流入する電流を表している。
ＩＬ素子のＮＰＮトランジスタがオフ状態において、こ
のＩＩＬ素子から前段のオン状態にあるＩＩＬ素子のコ
レクタに流入する電流を表している。換言すれば、前段
のＩＩＬ素子と注目段のＩＩＬ素子とが同一構造の素子
であることに注目すれば、ベース電流Ｉboutは注目段の
ＩＩＬ素子のＮＰＮトランジスタがオン状態の時に、そ
のコレクタに接続されている後段の１つのＩＩＬ素子か
ら流入する電流を表している。
【００１７】（２）ＩＬＬ素子に流れ得る全コレクタ電
流の測定 次に、図１の（ｂ）に示すように、エミッタ電極１１を
接地して、インジェクタ電極８に図１の（ａ）の状態で
測定されたインジェクタ電位Ｖinj を印加し、ベース電
極９を開放し、コレクタ電極１０に例えばコレクタ−エ
ミッタ間飽和領域電位ＶCSAT（５０ｍＶ）を印加した状
態で、コレクタ電流Ｉc を測定する。この状態で、ＩＩ
Ｌ素子のＮＰＮトランジスタはオン状態である。ベース
電極９の開放状態は、前段のＩＩＬ素子のスイッチング
トランジスタはオフ状態であることを意味している。よ
って、この状態における注目段のＩＩＬ素子のコレクタ
電流Ｉc は、注目段のＩＩＬのスイッチングトランジス
タがオン状態において、そのトランジスタのコレクタ電
極に接続されている全ての後段のＩＩＬ素子から吸入で
きる全最大電流を意味している。
流の測定 次に、図１の（ｂ）に示すように、エミッタ電極１１を
接地して、インジェクタ電極８に図１の（ａ）の状態で
測定されたインジェクタ電位Ｖinj を印加し、ベース電
極９を開放し、コレクタ電極１０に例えばコレクタ−エ
ミッタ間飽和領域電位ＶCSAT（５０ｍＶ）を印加した状
態で、コレクタ電流Ｉc を測定する。この状態で、ＩＩ
Ｌ素子のＮＰＮトランジスタはオン状態である。ベース
電極９の開放状態は、前段のＩＩＬ素子のスイッチング
トランジスタはオフ状態であることを意味している。よ
って、この状態における注目段のＩＩＬ素子のコレクタ
電流Ｉc は、注目段のＩＩＬのスイッチングトランジス
タがオン状態において、そのトランジスタのコレクタ電
極に接続されている全ての後段のＩＩＬ素子から吸入で
きる全最大電流を意味している。
【００１８】よって、コレクタ電流Ｉc をベース電流Ｉ
boutで割算した値は、コレクタ電極に接続可能な後段の
ＩＩＬ素子の数、即ち、動作指数となる。この動作指数
が設計値を満たすようなベース電流Ｉbout、コレクタ電
流Ｉc を流し得るようにＩＩＬ素子の形状、大きさ、拡
散濃度が設計される。
boutで割算した値は、コレクタ電極に接続可能な後段の
ＩＩＬ素子の数、即ち、動作指数となる。この動作指数
が設計値を満たすようなベース電流Ｉbout、コレクタ電
流Ｉc を流し得るようにＩＩＬ素子の形状、大きさ、拡
散濃度が設計される。
【００１９】ＩＩＬ素子をインバータとして用いること
ができるが、その一例を図４に示す。ＩＩＬ素子は、図
３のようにＣＵＴＯＦＦ状態（コレクタがＨＩＧＨ電位
になる）とＯＮ状態（コレクタがＬＯＷ電位になる）の
２つの状態がある。まず、ＣＵＴＯＦＦ状態になる条件
は、後段のＩＩＬ素子のＮＰＮトランジスタをオン状態
にさせる必要があることから、注目段のＩＩＬ素子のベ
ース電位がアース電位であるＮＰＮトランジスタのコレ
クタ電位がベース電極開放時のエミッタ−コレクタ間耐
圧ＶCEO で保証される範囲内でＰＮ接合の順方向バイア
ス電位ＶF まで上昇することができることである。これ
はＶCEO の設計をＶF 以上に設計すれば良いことは明か
である。
ができるが、その一例を図４に示す。ＩＩＬ素子は、図
３のようにＣＵＴＯＦＦ状態（コレクタがＨＩＧＨ電位
になる）とＯＮ状態（コレクタがＬＯＷ電位になる）の
２つの状態がある。まず、ＣＵＴＯＦＦ状態になる条件
は、後段のＩＩＬ素子のＮＰＮトランジスタをオン状態
にさせる必要があることから、注目段のＩＩＬ素子のベ
ース電位がアース電位であるＮＰＮトランジスタのコレ
クタ電位がベース電極開放時のエミッタ−コレクタ間耐
圧ＶCEO で保証される範囲内でＰＮ接合の順方向バイア
ス電位ＶF まで上昇することができることである。これ
はＶCEO の設計をＶF 以上に設計すれば良いことは明か
である。
【００２０】次に、ＯＮ状態になる条件は、ＮＰＮトラ
ンジスタのベース電位がＶF 電位まで上昇し、ベース電
流がＮＰＮトランジスタのベースに流れ込んで、ＮＰＮ
トランジスタのコレクタ電位がＬＯＷレベルになること
である。このときに重要なのは次段のＩＩＬ素子から流
れ出てくる電流の大半（後段のベース電位がＬＯＷレベ
ルになるように）をコレクタ端子から吸入し切ることで
ある。このオン状態は、図５に示すＮＰＮトランジスタ
のＶC −ＩC 特性の飽和領域である。このように入力信
号の論理振幅（ＶF −ＬＯＷレベル）から保証すべきＬ
ＯＷレベルＶC(SAT)、ＩC の順に求め、ＮＰＮトランジ
スタのオフ状態でのベース電流Ｉbout（ＰＮＰトランジ
スタの流出電流）がオン状態のＮＰＮトランジスタのコ
レクタ電流Ｉc に対して十分な余裕がある状態かどうか
を考慮して設計する。
ンジスタのベース電位がＶF 電位まで上昇し、ベース電
流がＮＰＮトランジスタのベースに流れ込んで、ＮＰＮ
トランジスタのコレクタ電位がＬＯＷレベルになること
である。このときに重要なのは次段のＩＩＬ素子から流
れ出てくる電流の大半（後段のベース電位がＬＯＷレベ
ルになるように）をコレクタ端子から吸入し切ることで
ある。このオン状態は、図５に示すＮＰＮトランジスタ
のＶC −ＩC 特性の飽和領域である。このように入力信
号の論理振幅（ＶF −ＬＯＷレベル）から保証すべきＬ
ＯＷレベルＶC(SAT)、ＩC の順に求め、ＮＰＮトランジ
スタのオフ状態でのベース電流Ｉbout（ＰＮＰトランジ
スタの流出電流）がオン状態のＮＰＮトランジスタのコ
レクタ電流Ｉc に対して十分な余裕がある状態かどうか
を考慮して設計する。
【００２１】このように本発明によれば、動作状態を想
定してベース電流Ｉbout及びコレクタ電流Ｉc を測定し
ているので、動作指数が正確に測定できる。
定してベース電流Ｉbout及びコレクタ電流Ｉc を測定し
ているので、動作指数が正確に測定できる。
【図１】本発明の具体的な実施例に係るＩＩＬ素子の動
作指数の測定方法を示した説明図。
作指数の測定方法を示した説明図。
【図２】ＩＩＬ素子の等価回路を示した回路図。
【図３】ＩＩＬ素子を用いた論理回路の一例を示した回
路図。
路図。
【図４】ＩＩＬ素子をインバータ回路に用いた一例を示
した回路図。
した回路図。
【図５】ＩＩＬ素子のＮＰＮトランジスタのコレクタ電
位−コレクタ電流の動作特性を示した特性図。
位−コレクタ電流の動作特性を示した特性図。
【図６】ＩＩＬ素子の動作指数の従来の測定方法を示し
た説明図。
た説明図。
８…インジェクタ電極 ９…ベース電極 １０…コレクタ電極 １１…エミッタ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232,27/06 H01L 27/08,27/082
Claims (1)
- 【請求項１】 インジェクタ電極、ベース電極、コレク
タ電極、エミッタ電極を有するＩＩＬ(Integrated Inje
ction Logic)素子において、コレクタ電極に接続される
次段ＩＩＬ素子の最大駆動素子数に該当する動作指数を
測定する方法において、 前記ベース電極及び前記エミッタ電極を接地し、コレク
タ電極を開放し、前記インジェクタ電極から定電流Ｉ
inj を流した状態で、前記インジェクタ電極に現れる電
位であるインジェクタ電位Ｖinj と前記ベース電極を介
してアースに流れるベース電流Ｉboutを測定し、 前記エミッタ電極を接地し、前記ベース電極を開放し、
前記インジェクタ電極に前記インジェクタ電位Ｖinj を
印加し、前記コレクタ電極にコレクタ−エミッタ間飽和
領域電位Ｖc を印加した状態で、前記コレクタ電極を介
して流れるコレクタ電流Ｉc を測定し、 前記コレクタ電流Ｉc を前記ベース電流Ｉboutで割った
値をＩＬＬ素子の動作指数とすることを特徴とするＩＩ
Ｌ素子の動作指数の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445092A JP3149539B2 (ja) | 1992-05-20 | 1992-05-20 | Ｉｉｌ素子の動作指数の測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15445092A JP3149539B2 (ja) | 1992-05-20 | 1992-05-20 | Ｉｉｌ素子の動作指数の測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05326860A JPH05326860A (ja) | 1993-12-10 |
| JP3149539B2 true JP3149539B2 (ja) | 2001-03-26 |
Family
ID=15584487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15445092A Expired - Fee Related JP3149539B2 (ja) | 1992-05-20 | 1992-05-20 | Ｉｉｌ素子の動作指数の測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149539B2 (ja) |
-
1992
- 1992-05-20 JP JP15445092A patent/JP3149539B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05326860A (ja) | 1993-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4095252A (en) | Composite jfet-bipolar transistor structure | |
| US4511913A (en) | Gate-turn off thyristor with optimized anode shorting resistance, Rso | |
| US4191899A (en) | Voltage variable integrated circuit capacitor and bootstrap driver circuit | |
| US3694762A (en) | Voltage amplifier | |
| US3940683A (en) | Active breakdown circuit for increasing the operating range of circuit elements | |
| JP3149539B2 (ja) | Ｉｉｌ素子の動作指数の測定方法 | |
| US4069428A (en) | Transistor-transistor-logic circuit | |
| US6410398B1 (en) | Device for the adjustment of circuits after packaging, corresponding fabrication process and induction device | |
| US4922129A (en) | Feed forward darlington circuit with reduced NPN reverse beta sensitivity | |
| US3427461A (en) | Storage mode operation of a photosensor | |
| JPH04323863A (ja) | 半導体装置 | |
| US6483168B1 (en) | Integrated circuit having resistor formed over emitter of vertical bipolar transistor | |
| US3668540A (en) | Integrated video amplifier | |
| JP3456292B2 (ja) | 半導体集積回路 | |
| JP2778076B2 (ja) | トランジスタのコレクタ抵杭の測定方法 | |
| JPH0587023B2 (ja) | ||
| JPH0468705A (ja) | 半導体集積回路装置 | |
| US7868392B2 (en) | Integrated circuit tolerant to the locking phenomenon | |
| JPH0357314A (ja) | 半導体装置 | |
| JPS58190132A (ja) | 飽和型論理回路 | |
| US4199776A (en) | Integrated injection logic with floating reinjectors | |
| JPS586310B2 (ja) | ハンドウタイソウチ | |
| JP3094564B2 (ja) | 半導体装置 | |
| JP2671304B2 (ja) | 論理回路 | |
| JP2917403B2 (ja) | モータドライブ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |