JP3149039B2 - パターン読出制御装置 - Google Patents
パターン読出制御装置Info
- Publication number
- JP3149039B2 JP3149039B2 JP08138092A JP8138092A JP3149039B2 JP 3149039 B2 JP3149039 B2 JP 3149039B2 JP 08138092 A JP08138092 A JP 08138092A JP 8138092 A JP8138092 A JP 8138092A JP 3149039 B2 JP3149039 B2 JP 3149039B2
- Authority
- JP
- Japan
- Prior art keywords
- font
- address
- character generator
- pattern
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Document Processing Apparatus (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、キャラクタジェネレ
ータを構成するパターンメモリからフォントパターンを
読み出すパターン読出制御装置に関する。
ータを構成するパターンメモリからフォントパターンを
読み出すパターン読出制御装置に関する。
【０００２】
【従来の技術】従来、ワードプロセッサや各種のコンピ
ュータシステムに広く採用されている漢字キャラクタジ
ェネレータ用メモリ（ＲＯＭ）は、その内部に２４ドッ
トフォントと１６ドットフォントの両方を内蔵し、その
出力幅は１６ビット構成となっている。ここで、図５に
示す２４ドットフォント「漢」において、そのフォント
パターンと格納バイトとの関係は図示の如く１ライン３
バイトずつに区切られており、「０１」、「０２」、
「０３」の３バイトがフォントパターンの１列目、「０
４」、「０５」、「０６」の３バイトが２列目……「７
０」、「７１」、「７２」の３バイトが２４列目のデー
タに対応している。図６はキャラクタジェネレータ用メ
モリの構成を示し、このメモリはその出力幅が１６ビッ
ト幅なので、横一列に１ライン３バイト分のデータを同
時に読み出すことはできない。したがって、２４ドット
フォントの１ライン分のデータは２つのアドレスエリア
にまたがらせて記憶させてある。この場合、第１回目の
サイクルでアドレス「００００００」のエリアから１バ
イト目「０１」、２バイト目「０２」のデータを同時に
読み出し、次の２回目のサイクルでアドレス「００００
０１」のエリアから３バイト目「０３」のデータを読み
出すという方法を採っている。
ュータシステムに広く採用されている漢字キャラクタジ
ェネレータ用メモリ（ＲＯＭ）は、その内部に２４ドッ
トフォントと１６ドットフォントの両方を内蔵し、その
出力幅は１６ビット構成となっている。ここで、図５に
示す２４ドットフォント「漢」において、そのフォント
パターンと格納バイトとの関係は図示の如く１ライン３
バイトずつに区切られており、「０１」、「０２」、
「０３」の３バイトがフォントパターンの１列目、「０
４」、「０５」、「０６」の３バイトが２列目……「７
０」、「７１」、「７２」の３バイトが２４列目のデー
タに対応している。図６はキャラクタジェネレータ用メ
モリの構成を示し、このメモリはその出力幅が１６ビッ
ト幅なので、横一列に１ライン３バイト分のデータを同
時に読み出すことはできない。したがって、２４ドット
フォントの１ライン分のデータは２つのアドレスエリア
にまたがらせて記憶させてある。この場合、第１回目の
サイクルでアドレス「００００００」のエリアから１バ
イト目「０１」、２バイト目「０２」のデータを同時に
読み出し、次の２回目のサイクルでアドレス「００００
０１」のエリアから３バイト目「０３」のデータを読み
出すという方法を採っている。
【０００３】
【発明が解決しようとする課題】このように、キャラク
タジェネレータ用メモリを３２ビットＣＰＵがアクセス
する場合、１ライン分の２４ドットを揃える為にはメモ
リを２回アクセスする必要があり、その分読み出し時間
が１６ドットのフォントパターンに比べて倍かかるとい
う欠点があった。この発明の課題は、メモリの出力幅を
越えるドット幅を持つフォントパターンを１回のアクセ
スで１ライン分読み出すことができるようにすることで
ある。
タジェネレータ用メモリを３２ビットＣＰＵがアクセス
する場合、１ライン分の２４ドットを揃える為にはメモ
リを２回アクセスする必要があり、その分読み出し時間
が１６ドットのフォントパターンに比べて倍かかるとい
う欠点があった。この発明の課題は、メモリの出力幅を
越えるドット幅を持つフォントパターンを１回のアクセ
スで１ライン分読み出すことができるようにすることで
ある。
【０００４】
【課題を解決するための手段】この発明の手段は次の通
りである。 （１）、Ｎ個のパターンメモリはキャラクタジェネレー
タ用ＲＯＭ等で、メモリ出力幅を越えるドット幅を持っ
たフォントパターンを記憶する場合、そのフォントパタ
ーンを１ライン毎にＮ個のアドレスエリアにまたがらせ
て記憶する。 （２）、読出制御手段はフォントパターンを１ライン毎
に読み出す際に、Ｎ個のパターンメモリのアドレス位置
を１アドレス分順次ずらして同時にアクセスする。
りである。 （１）、Ｎ個のパターンメモリはキャラクタジェネレー
タ用ＲＯＭ等で、メモリ出力幅を越えるドット幅を持っ
たフォントパターンを記憶する場合、そのフォントパタ
ーンを１ライン毎にＮ個のアドレスエリアにまたがらせ
て記憶する。 （２）、読出制御手段はフォントパターンを１ライン毎
に読み出す際に、Ｎ個のパターンメモリのアドレス位置
を１アドレス分順次ずらして同時にアクセスする。
【０００５】
【作用】この発明の手段の作用は次の通りである。い
ま、出力幅が１６ビットのパターンメモリに対して２４
ドット幅のフォントパターンは、図６に示した様に、１
ライン毎に連続する２個のアドレスエリアにまたがって
記憶されている。このような同一のパターンメモリは２
個備えられており、フォントパターン読み出し時に、読
出制御手段は２個のパターンメモリのアドレス位置を１
アドレス分ずらして同時にアクセスする。これによって
２個のパターンメモリから読み出されたデータを組み合
せて１ライン分のデータを得る。したがって、メモリの
出力幅を越えるドット幅を持つフォントパターンを１回
のアクセスで１ライン分読み出すことができる。
ま、出力幅が１６ビットのパターンメモリに対して２４
ドット幅のフォントパターンは、図６に示した様に、１
ライン毎に連続する２個のアドレスエリアにまたがって
記憶されている。このような同一のパターンメモリは２
個備えられており、フォントパターン読み出し時に、読
出制御手段は２個のパターンメモリのアドレス位置を１
アドレス分ずらして同時にアクセスする。これによって
２個のパターンメモリから読み出されたデータを組み合
せて１ライン分のデータを得る。したがって、メモリの
出力幅を越えるドット幅を持つフォントパターンを１回
のアクセスで１ライン分読み出すことができる。
【０００６】
【実施例】以下、図１〜図４を参照して一実施例を説明
する。図１はキャラクタジェネレータのブロック構成図
である。このキャラクタジェネレータには全く同一の２
つのキャラクタジェネレータ用メモリＫＣＧ０、ＫＣＧ
１が備えられており、その内部に２４ドットフォント、
１６ドットフォントの両方を内蔵し、その出力幅は１６
ビット構成となっている。なお、このキャラクタジェネ
レータ用メモリＫＣＧ０、ＫＣＧ１をアクセスするＣＰ
Ｕ（図示せず）は３２ビット、データバスおよびアドレ
スバスも３２ビット構成となっている。また、キャラク
タジェネレータ用メモリＫＣＧ０、ＫＣＧ１内に格納さ
れている２４ドットフォントは、図６で示した従来例と
同様に横一列に１ライン３バイト分のデータを格納する
ことができないので、１ライン分のデータを連続する２
つのアドレスエリアにまたがらせて記憶させてある。例
えば１ライン分のデータが「０１」、「０２」、「０
３」の３バイトから成る場合、「０１」、「０２」のデ
ータはアドレス「００００００」のエリアに格納され、
残りの「０３」のデータは次のアドレス「０００００
１」のエリアに格納されている。
する。図１はキャラクタジェネレータのブロック構成図
である。このキャラクタジェネレータには全く同一の２
つのキャラクタジェネレータ用メモリＫＣＧ０、ＫＣＧ
１が備えられており、その内部に２４ドットフォント、
１６ドットフォントの両方を内蔵し、その出力幅は１６
ビット構成となっている。なお、このキャラクタジェネ
レータ用メモリＫＣＧ０、ＫＣＧ１をアクセスするＣＰ
Ｕ（図示せず）は３２ビット、データバスおよびアドレ
スバスも３２ビット構成となっている。また、キャラク
タジェネレータ用メモリＫＣＧ０、ＫＣＧ１内に格納さ
れている２４ドットフォントは、図６で示した従来例と
同様に横一列に１ライン３バイト分のデータを格納する
ことができないので、１ライン分のデータを連続する２
つのアドレスエリアにまたがらせて記憶させてある。例
えば１ライン分のデータが「０１」、「０２」、「０
３」の３バイトから成る場合、「０１」、「０２」のデ
ータはアドレス「００００００」のエリアに格納され、
残りの「０３」のデータは次のアドレス「０００００
１」のエリアに格納されている。
【０００７】キャラクタジェネレータ用メモリＫＣＧ
０、ＫＣＧ１の入力側にはそれぞれアドレスＡ１８〜Ａ
０用の入力端子、アウトプットイネーブル信号ＯＥ用の
入力端子を有し、また、それらの出力側には読み出しデ
ータＤ０〜Ｄ１５用の出力端子を有している。キャラク
タジェネレータ用メモリＫＣＧ０、ＫＣＧ１のアドレス
入力端子のうちアドレスＡ１８〜Ａ１の入力端子は共に
アドレスバスＡＤＤＲＥＳＳに接続されているが、キャ
ラクタジェネレータ用メモリＫＣＧ０のアドレスＡ０用
入力端子はＪ−Ｋ型フリップフロップＪＫＦＦのＱ側出
力端子に接続され、またキャラクタジェネレータ用メモ
リＫＣＧ１のアドレスＡ０用入力端子は＋５Ｖの電源Ｖ
ｃｃに接続されている。なお、キャラクタジェネレータ
用メモリＫＣＧ０、ＫＣＧ１のアウトプットイネーブル
信号ＯＥ用の入力端子はそれぞれ共通接続され、同一の
信号が入力されている。更に、キャラクタジェネレータ
用メモリＫＣＧ０の各出力端子は３２ビットデータバス
ＤＡＴＡの上位側（３１〜１６ビット側）に接続され、
キャラクタジェネレータ用メモリＫＣＧ１の各出力端子
はデータバス下位側（１５〜０ビット側）に接続されて
いる。
０、ＫＣＧ１の入力側にはそれぞれアドレスＡ１８〜Ａ
０用の入力端子、アウトプットイネーブル信号ＯＥ用の
入力端子を有し、また、それらの出力側には読み出しデ
ータＤ０〜Ｄ１５用の出力端子を有している。キャラク
タジェネレータ用メモリＫＣＧ０、ＫＣＧ１のアドレス
入力端子のうちアドレスＡ１８〜Ａ１の入力端子は共に
アドレスバスＡＤＤＲＥＳＳに接続されているが、キャ
ラクタジェネレータ用メモリＫＣＧ０のアドレスＡ０用
入力端子はＪ−Ｋ型フリップフロップＪＫＦＦのＱ側出
力端子に接続され、またキャラクタジェネレータ用メモ
リＫＣＧ１のアドレスＡ０用入力端子は＋５Ｖの電源Ｖ
ｃｃに接続されている。なお、キャラクタジェネレータ
用メモリＫＣＧ０、ＫＣＧ１のアウトプットイネーブル
信号ＯＥ用の入力端子はそれぞれ共通接続され、同一の
信号が入力されている。更に、キャラクタジェネレータ
用メモリＫＣＧ０の各出力端子は３２ビットデータバス
ＤＡＴＡの上位側（３１〜１６ビット側）に接続され、
キャラクタジェネレータ用メモリＫＣＧ１の各出力端子
はデータバス下位側（１５〜０ビット側）に接続されて
いる。
【０００８】Ｊ−Ｋ型フリップフロップＪＫＦＦはキャ
ラクタジェネレータ用メモリＫＣＧ０に入力されるアド
レスＡ０を制御するもので、そのＪ、Ｋ入力端子は電源
Ｖｃｃに接続されている。そして、このＪ−Ｋ型フリッ
プフロップＪＫＦＦにはキャラクタジェネレータ用メモ
リＫＣＧ０のアドレスＡ０反転用のクロック信号ＣＬＯ
ＣＫ、出力フォントが２４ドットフォントか１６ドット
フォントかを識別するフォント識別信号２４／１６がオ
アゲートＯＲを介してそのクロック端子に入力されてお
り、このオア回路ＯＲの出力に基づいてＪ−Ｋ型フリッ
プフロップＪＫＦＦのＱ出力は変化し、キャラクタジェ
ネレータ用メモリＫＣＧ０のアドレスＡ０を制御する。
なお、リセット信号ＲＥＳＥＴはＪ−Ｋ型フリップフロ
ップＪＫＦＦをリセットする信号である。
ラクタジェネレータ用メモリＫＣＧ０に入力されるアド
レスＡ０を制御するもので、そのＪ、Ｋ入力端子は電源
Ｖｃｃに接続されている。そして、このＪ−Ｋ型フリッ
プフロップＪＫＦＦにはキャラクタジェネレータ用メモ
リＫＣＧ０のアドレスＡ０反転用のクロック信号ＣＬＯ
ＣＫ、出力フォントが２４ドットフォントか１６ドット
フォントかを識別するフォント識別信号２４／１６がオ
アゲートＯＲを介してそのクロック端子に入力されてお
り、このオア回路ＯＲの出力に基づいてＪ−Ｋ型フリッ
プフロップＪＫＦＦのＱ出力は変化し、キャラクタジェ
ネレータ用メモリＫＣＧ０のアドレスＡ０を制御する。
なお、リセット信号ＲＥＳＥＴはＪ−Ｋ型フリップフロ
ップＪＫＦＦをリセットする信号である。
【０００９】次に、本実施例の動作を説明する。先ず、
キャラクタジェネレータから２４ドットフォントを読み
出す場合、フォント識別信号２４／１６はハイレベルに
セットされる。これによってオア回路ＯＲの出力はクロ
ック信号ＣＬＯＣＫの変化に拘らず、ハイレベルのまま
となり、Ｊ−Ｋ型フリップフロップＪＫＦＦのＱ出力は
ローレベルに固定される。この結果、キャラクタジェネ
レータ用メモリＫＣＧ０のアドレスＡ０入力端子はロー
レベルに固定され、アドレスＡ０は「０」のままであ
る。一方、キャラクタジェネレータ用メモリＫＣＧ１の
アドレスＡ０入力端子は電源Ｖｃｃに固定されているの
で、そのアドレスＡ０は常に「１」のままである。
キャラクタジェネレータから２４ドットフォントを読み
出す場合、フォント識別信号２４／１６はハイレベルに
セットされる。これによってオア回路ＯＲの出力はクロ
ック信号ＣＬＯＣＫの変化に拘らず、ハイレベルのまま
となり、Ｊ−Ｋ型フリップフロップＪＫＦＦのＱ出力は
ローレベルに固定される。この結果、キャラクタジェネ
レータ用メモリＫＣＧ０のアドレスＡ０入力端子はロー
レベルに固定され、アドレスＡ０は「０」のままであ
る。一方、キャラクタジェネレータ用メモリＫＣＧ１の
アドレスＡ０入力端子は電源Ｖｃｃに固定されているの
で、そのアドレスＡ０は常に「１」のままである。
【００１０】この状態において、アウトプットイネーブ
ル信号ＯＥをハイレベルにセットすると共に、アドレス
バスＡＤＤＲＥＳＳから出力対象フォントのアドレスを
供給すると、１ライン分のパターンデータのうちキャラ
クタジェネレータ用メモリＫＣＧ０からはデータバス上
位側の３１〜１６ドットのデータが読み出され、キャラ
クタジェネレータ用メモリＫＣＧ１からはデータバス下
位側の１５〜０ドットのデータが読み出される。
ル信号ＯＥをハイレベルにセットすると共に、アドレス
バスＡＤＤＲＥＳＳから出力対象フォントのアドレスを
供給すると、１ライン分のパターンデータのうちキャラ
クタジェネレータ用メモリＫＣＧ０からはデータバス上
位側の３１〜１６ドットのデータが読み出され、キャラ
クタジェネレータ用メモリＫＣＧ１からはデータバス下
位側の１５〜０ドットのデータが読み出される。
【００１１】ここで、図２は２４ドットフォントを読み
出す場合の様子を図式化したもので、図３に示す実際の
２４ドットフォントを例に挙げて以下２４ドットフォン
トの読み出し動作を具体的に説明する。いま、１つのフ
ォントパターンは図３で示した様にアドレスＡ５〜Ａ０
の６ビットで構成され、その最下位ビットのアドレスＡ
０はキャラクタジェネレータ用メモリＫＣＧ０で
“０”、キャラクタジェネレータ用メモリＫＣＧ１で
“１”に固定してあるので、結局アドレスＡ５〜Ａ１を
順次変化させることによって１ライン分のフォントパタ
ーンがキャラクタジェネレータ用メモリＫＣＧ０、ＫＣ
Ｇ１から順次読み出される。例えば、アドレスＡ５〜Ａ
１＝（０００００）とすると、キャラクタジェネレータ
用メモリＫＣＧ０では１番目のアドレス「Ａ５〜Ａ０＝
００００００」が指定され、その指定アドレスエリアに
格納されている第１バイト目「０１」、第２バイト目
「０２」のデータが読み出される。また、キャラクタジ
ェネレータ用メモリＫＣＧ１では２番目のアドレス「Ａ
５〜Ａ０＝０００００１」が指定され、その指定エリア
に格納されている第３バイト目「０３」のデータが読み
出される。なお、キャラクタジェネレータ用メモリＫＣ
Ｇ０からは「０３」のデータと共に空白も読み出される
が、これを受け取る側で無視すればよい。このようにキ
ャラクタジェネレータ用メモリＫＣＧ０からはドットＤ
３１〜Ｄ１６のデータが読み出されると同時にキャラク
タジェネレータ用メモリＫＣＧ１からはドットＤ１５〜
Ｄ０のデータが読み出されてＣＰＵに送られる。する
と、ＣＰＵではこれらを組み合せて１ライン分の３バイ
トデータＤ３１〜Ｄ８を得、図２に示す出力メモリの第
１列目に書き込む。
出す場合の様子を図式化したもので、図３に示す実際の
２４ドットフォントを例に挙げて以下２４ドットフォン
トの読み出し動作を具体的に説明する。いま、１つのフ
ォントパターンは図３で示した様にアドレスＡ５〜Ａ０
の６ビットで構成され、その最下位ビットのアドレスＡ
０はキャラクタジェネレータ用メモリＫＣＧ０で
“０”、キャラクタジェネレータ用メモリＫＣＧ１で
“１”に固定してあるので、結局アドレスＡ５〜Ａ１を
順次変化させることによって１ライン分のフォントパタ
ーンがキャラクタジェネレータ用メモリＫＣＧ０、ＫＣ
Ｇ１から順次読み出される。例えば、アドレスＡ５〜Ａ
１＝（０００００）とすると、キャラクタジェネレータ
用メモリＫＣＧ０では１番目のアドレス「Ａ５〜Ａ０＝
００００００」が指定され、その指定アドレスエリアに
格納されている第１バイト目「０１」、第２バイト目
「０２」のデータが読み出される。また、キャラクタジ
ェネレータ用メモリＫＣＧ１では２番目のアドレス「Ａ
５〜Ａ０＝０００００１」が指定され、その指定エリア
に格納されている第３バイト目「０３」のデータが読み
出される。なお、キャラクタジェネレータ用メモリＫＣ
Ｇ０からは「０３」のデータと共に空白も読み出される
が、これを受け取る側で無視すればよい。このようにキ
ャラクタジェネレータ用メモリＫＣＧ０からはドットＤ
３１〜Ｄ１６のデータが読み出されると同時にキャラク
タジェネレータ用メモリＫＣＧ１からはドットＤ１５〜
Ｄ０のデータが読み出されてＣＰＵに送られる。する
と、ＣＰＵではこれらを組み合せて１ライン分の３バイ
トデータＤ３１〜Ｄ８を得、図２に示す出力メモリの第
１列目に書き込む。
【００１２】同様に、次のアクセス時に、アドレスＡ５
〜Ａ１＝（００００１）とすると、キャラクタジェネレ
ータ用メモリＫＣＧ０ではアドレス「Ａ５〜Ａ０＝００
００１０」が指定されると同時に、キャラクタジェネレ
ータ用メモリＫＣＧ１ではアドレス「Ａ５〜Ａ０＝００
００１１」が指定される為、１ライン分のデータが同時
に読み出されて出力メモリの第２列目に書き込まれる
（図２参照）。以下、同様にアドレスＡ５〜Ａ１を順次
変えることによってキャラクタジェネレータ用メモリＫ
ＣＧ０、ＫＣＧ１から１ライン毎に２４ドットのフォン
トパターンが読み出される。
〜Ａ１＝（００００１）とすると、キャラクタジェネレ
ータ用メモリＫＣＧ０ではアドレス「Ａ５〜Ａ０＝００
００１０」が指定されると同時に、キャラクタジェネレ
ータ用メモリＫＣＧ１ではアドレス「Ａ５〜Ａ０＝００
００１１」が指定される為、１ライン分のデータが同時
に読み出されて出力メモリの第２列目に書き込まれる
（図２参照）。以下、同様にアドレスＡ５〜Ａ１を順次
変えることによってキャラクタジェネレータ用メモリＫ
ＣＧ０、ＫＣＧ１から１ライン毎に２４ドットのフォン
トパターンが読み出される。
【００１３】次に、１６ドットフォントを読み出す場合
の動作について説明する。ここで、１６ドットフォント
の場合、キャラクタジェネレータ用メモリＫＣＧ０、Ｋ
ＣＧ１の出力幅は１６ビットである為、１回のアクセス
で横一列のデータを一度に読み出すことができる為、２
４ドットフォントの場合と異なり、キャラクタジェネレ
ータ用メモリＫＣＧ０のみを用いてフォントの読み出し
を行う。図４は実際の１６ドットフォントを示した具体
例である。
の動作について説明する。ここで、１６ドットフォント
の場合、キャラクタジェネレータ用メモリＫＣＧ０、Ｋ
ＣＧ１の出力幅は１６ビットである為、１回のアクセス
で横一列のデータを一度に読み出すことができる為、２
４ドットフォントの場合と異なり、キャラクタジェネレ
ータ用メモリＫＣＧ０のみを用いてフォントの読み出し
を行う。図４は実際の１６ドットフォントを示した具体
例である。
【００１４】いま、１６ドットフォント読出時にフォン
ト識別信号２４／１６はローレベルにセットされる。こ
れによってオア回路ＯＲからはクロック信号ＣＬＯＣＫ
が出力され、Ｊ−Ｋ型フリップフロップＪＫＦＦのクロ
ック端子に入力される。ここで、Ｊ−Ｋ型フリップフロ
ップＪＫＦＦはそのＪ入力端子およびＫ入力端子がそれ
ぞれ電源Ｖｃｃに接続されている為、そのＱ出力はクロ
ック信号ＣＬＯＣＫに同期して“０”、“１”を交互に
繰り返し、キャラクタジェネレータ用メモリＫＣＧ０の
アドレス最下位ビットＡ０も“０”、“１”を繰り返
す。
ト識別信号２４／１６はローレベルにセットされる。こ
れによってオア回路ＯＲからはクロック信号ＣＬＯＣＫ
が出力され、Ｊ−Ｋ型フリップフロップＪＫＦＦのクロ
ック端子に入力される。ここで、Ｊ−Ｋ型フリップフロ
ップＪＫＦＦはそのＪ入力端子およびＫ入力端子がそれ
ぞれ電源Ｖｃｃに接続されている為、そのＱ出力はクロ
ック信号ＣＬＯＣＫに同期して“０”、“１”を交互に
繰り返し、キャラクタジェネレータ用メモリＫＣＧ０の
アドレス最下位ビットＡ０も“０”、“１”を繰り返
す。
【００１５】この状態において図４に示す様にアドレス
Ａ５〜Ａ１を順次変化させることによってキャラクタジ
ェネレータ用メモリＫＣＧ０からは１回のアクセスで横
一列分のデータを１度に読み出すことができる。なお、
この場合、キャラクタジェネレータ用メモリＫＣＧ１か
らもデータバス下位側（Ｄ１５〜Ｄ０）のデータも読み
出されるが、これは不要データである為、データを受け
取る側でそれを無視すればよい。
Ａ５〜Ａ１を順次変化させることによってキャラクタジ
ェネレータ用メモリＫＣＧ０からは１回のアクセスで横
一列分のデータを１度に読み出すことができる。なお、
この場合、キャラクタジェネレータ用メモリＫＣＧ１か
らもデータバス下位側（Ｄ１５〜Ｄ０）のデータも読み
出されるが、これは不要データである為、データを受け
取る側でそれを無視すればよい。
【００１６】以上の様に本実施例においては、３２ビッ
トデータバスに対して１６ビット幅のキャラクタジェネ
レータ用メモリＫＣＧ０、ＫＣＧ１を２個並列して使用
する為、２４ドットフォントを読み出す際、１回のアク
セスで１ライン分の２４ドットデータを読み出すことが
可能となり、従来に比べて半分の時間で１つのフォント
を読み出せるという利点がある。更に、全く同一のＲＯ
Ｍを使用する為、ＲＯＭの製造、管理、組立等が容易な
ものとなる。
トデータバスに対して１６ビット幅のキャラクタジェネ
レータ用メモリＫＣＧ０、ＫＣＧ１を２個並列して使用
する為、２４ドットフォントを読み出す際、１回のアク
セスで１ライン分の２４ドットデータを読み出すことが
可能となり、従来に比べて半分の時間で１つのフォント
を読み出せるという利点がある。更に、全く同一のＲＯ
Ｍを使用する為、ＲＯＭの製造、管理、組立等が容易な
ものとなる。
【００１７】なお、上記実施例は１６ビットの出力幅を
持つＲＯＭを２個並列して使用したが、その出力幅やフ
ォントパターンのドット幅に応じてＲＯＭの並列数は任
意である。
持つＲＯＭを２個並列して使用したが、その出力幅やフ
ォントパターンのドット幅に応じてＲＯＭの並列数は任
意である。
【００１８】
【発明の効果】この発明によれば、メモリの出力幅を越
えるドット幅を持つフォントパターンを１回のアクセス
で１ライン分読み出すことができるので、高速読み出し
が可能となる。
えるドット幅を持つフォントパターンを１回のアクセス
で１ライン分読み出すことができるので、高速読み出し
が可能となる。
【図１】実施例に係るキャラクタジェネレータの構成を
示したブロック図。
示したブロック図。
【図２】２４ドットフォントを読み出す場合の様子を示
した図。
した図。
【図３】実際の２４ドットフォントを具体的に示した
図。
図。
【図４】実際の１６ドットフォントを具体的に示した
図。
図。
【図５】従来例を説明する為の図で、２４ドットフォン
トを示すと共にそのフォントパターンと格納バイトとの
関係を示した図。
トを示すと共にそのフォントパターンと格納バイトとの
関係を示した図。
【図６】従来例を説明する為の図で、１６ビットの出力
幅を持つキャラクタジェネレータ用ＲＯＭに２４ドット
フォントを格納した場合、そのバイト配列状態を示した
図。
幅を持つキャラクタジェネレータ用ＲＯＭに２４ドット
フォントを格納した場合、そのバイト配列状態を示した
図。
ＫＣＧ０、ＫＣＧ１ キャラクタジェネレータ用メモリ ＯＲ オア回路 ＪＫＦＦ Ｊ−Ｋ型フリップフロップ
Claims (1)
- 【請求項１】メモリ出力幅を越えるドット幅を持ったフ
ォントパターンを記憶する場合、そのフォントパターン
を１ライン毎にＮ個のアドレスエリアにまたがらせて記
憶するＮ個の同一パターンメモリと、 フォントパターンを１ライン毎に読み出す際に、Ｎ個の
パターンメモリのアドレス位置を１アドレス分順次ずら
して同時にアクセスする読出制御手段と、 を備え、Ｎ個のパターンメモリから読み出したデータを
組み合せて１ライン分のフォントパターンを得るように
したことを特徴とするパターン読出制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08138092A JP3149039B2 (ja) | 1992-03-04 | 1992-03-04 | パターン読出制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08138092A JP3149039B2 (ja) | 1992-03-04 | 1992-03-04 | パターン読出制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05249944A JPH05249944A (ja) | 1993-09-28 |
| JP3149039B2 true JP3149039B2 (ja) | 2001-03-26 |
Family
ID=13744698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08138092A Expired - Fee Related JP3149039B2 (ja) | 1992-03-04 | 1992-03-04 | パターン読出制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149039B2 (ja) |
-
1992
- 1992-03-04 JP JP08138092A patent/JP3149039B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05249944A (ja) | 1993-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670858A (en) | High storage capacity associative memory | |
| US4601018A (en) | Banked memory circuit | |
| KR940002755B1 (ko) | 1칩 마이크로 컴퓨터 | |
| EP0549139A1 (en) | Programmable memory timing | |
| US5025415A (en) | Memory card | |
| JPH0715665B2 (ja) | パーソナルコンピユータ | |
| US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
| US4779232A (en) | Partial write control apparatus | |
| US6065132A (en) | Information processing system having a CPU for controlling access timings of separate memory and I/O buses | |
| US5301292A (en) | Page mode comparator decode logic for variable size DRAM types and different interleave options | |
| JPS5730838A (en) | Layout processing system | |
| US5446859A (en) | Register addressing control circuit including a decoder and an index register | |
| US4896301A (en) | Semiconductor memory device capable of multidirection data selection and having address scramble means | |
| JP3149039B2 (ja) | パターン読出制御装置 | |
| US5345314A (en) | Laser beam printing system utilizing a plurality of cartridges | |
| JPS649635B2 (ja) | ||
| JPS59104800A (ja) | 画像メモリのパリテイ・チエツク方式 | |
| JPS63255750A (ja) | メモリ・システム | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPS6048828B2 (ja) | メモリアドレス方式 | |
| JP2849804B2 (ja) | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 | |
| JP3449749B2 (ja) | 情報処理装置 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPS607678A (ja) | メモリ構成方式 | |
| JPS6232832B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120119 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |