JP3149034B2 - Thin film transistor - Google Patents

Thin film transistor

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JP3149034B2 JP35175891A JP35175891A JP3149034B2 JP 3149034 B2 JP3149034 B2 JP 3149034B2 JP 35175891 A JP35175891 A JP 35175891A JP 35175891 A JP35175891 A JP 35175891A JP 3149034 B2 JP3149034 B2 JP 3149034B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は表面を保護絶縁膜で覆っ
た薄膜トランジスタに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor whose surface is covered with a protective insulating film.

【0002】[0002]

【従来の技術】薄膜トランジスタ(TFT)には、スタ
ガー型、逆スタガー型、コプラナー型、逆コプラナー型
のものがある。
2. Description of the Related Art Thin film transistors (TFTs) include a staggered type, an inverted staggered type, a coplanar type, and an inverted coplanar type.

【0003】図5は従来の薄膜トランジスタの断面図で
あり、ここでは、アクティブマトリックス液晶表示素子
の基板上に形成された薄膜トランジスタを示している。
なお、この薄膜トランジスタは、逆スタガー型のもので
ある。
FIG. 5 is a sectional view of a conventional thin film transistor. Here, the thin film transistor formed on a substrate of an active matrix liquid crystal display device is shown.
Note that this thin film transistor is of an inverted stagger type.

【0004】この薄膜トランジスタは、ガラス等からな
る透明な絶縁性基板1の上に形成されたゲート電極Gお
よびこのゲート電極Gにつながるゲート配線(図示せ
ず)と、前記ゲート電極Gおよびゲート配線を覆うゲー
ト絶縁膜(透明膜)2と、このゲート絶縁膜2の上に形
成されたi型半導体層3と、このi型半導体層3の上に
n型半導体層4を介して形成されたソース電極Sおよび
ドレイン電極Dと、前記ドレイン電極Dにつながるデー
タ配線DLとで構成されている。
The thin film transistor includes a gate electrode G formed on a transparent insulating substrate 1 made of glass or the like, a gate wiring (not shown) connected to the gate electrode G, and the gate electrode G and the gate wiring. A gate insulating film (transparent film) 2 to cover, an i-type semiconductor layer 3 formed on the gate insulating film 2, and a source formed on the i-type semiconductor layer 3 via the n-type semiconductor layer 4 It comprises an electrode S, a drain electrode D, and a data line DL connected to the drain electrode D.

【0005】なお、上記i型半導体層3はa−Si で形
成され、n型半導体層4はn型不純物をドープしたa−
Si で形成されており、n型半導体層4はi型半導体層
3のチャンネル領域(ソース電極Sとドレイン電極Dと
の間の領域)に対応する部分において分離されている。
The i-type semiconductor layer 3 is made of a-Si, and the n-type semiconductor layer 4 is made of a-type semiconductor doped with an n-type impurity.
The n-type semiconductor layer 4 is separated at a portion corresponding to a channel region (a region between the source electrode S and the drain electrode D) of the i-type semiconductor layer 3.

【0006】また、上記ソース電極Sおよびドレイン電
極Dは、その上に形成した層間絶縁膜5で覆われてお
り、ドレイン電極Dにつながるデータ配線DLは、層間
絶縁膜5の上に形成されている。このデータ配線DL
は、層間絶縁膜5に設けたコンタクト孔5aにおいてド
レイン電極Dに接続されている。
The source electrode S and the drain electrode D are covered with an interlayer insulating film 5 formed thereon, and a data line DL connected to the drain electrode D is formed on the interlayer insulating film 5. I have. This data wiring DL
Is connected to the drain electrode D at a contact hole 5 a provided in the interlayer insulating film 5.

【0007】6はゲート絶縁膜2の上に形成したITO
等の透明導電膜からなる画素電極であり、この画素電極
6は、その端部をソース電極Sの上に重ねて形成するこ
とによってソース電極Sに接続されている。
Reference numeral 6 denotes an ITO formed on the gate insulating film 2.
The pixel electrode 6 is connected to the source electrode S by forming an end portion of the pixel electrode 6 on the source electrode S.

【0008】また、上記薄膜トランジスタの表面はデー
タ配線DLとともに保護絶縁膜7で覆われている。この
保護絶縁膜7は、ごみ等の付着によりデータ配線DL同
士が短絡したり、水分の付着やNa イオン等の重金属イ
オンによる汚染によってトランジスタ特性が劣化したり
するのを防ぐために設けられており、この保護絶縁膜7
は、従来、ゲート絶縁膜2および層間絶縁膜5と同じS
iN(窒化シリコン)膜とされている。
The surface of the thin film transistor is covered with a protective insulating film 7 together with the data wiring DL. This protective insulating film 7 is provided in order to prevent the data wirings DL from being short-circuited due to the adhesion of dust or the like, and to prevent the transistor characteristics from being deteriorated due to the adhesion of moisture or heavy metal ions such as Na ions. This protective insulating film 7
Is the same as that of the gate insulating film 2 and the interlayer insulating film 5 in the related art.
It is an iN (silicon nitride) film.

【0009】上記Si N膜は、プラズマCVD装置によ
って成膜されており、このプラズマCVD装置によるS
i N膜の成膜は、一般に、基板1を予備加熱室において
予備加熱した後、この基板1を成膜室に移送して所定の
成膜温度まで加熱し、この後プロセスガス雰囲気中でプ
ラズマ放電を起させてSiNを堆積させる方法で行なわ
れている。このSi N膜は、一般に、基板温度(表面温
度)を約250〜270℃にして成膜されており、この
ような基板温度で成膜したSi N膜は、膜質が緻密で、
良好な絶縁耐圧をもっている。
The above-mentioned SiN film is formed by a plasma CVD apparatus.
In general, the iN film is formed by preheating the substrate 1 in a preheating chamber, transferring the substrate 1 to a film forming chamber, heating the substrate 1 to a predetermined film forming temperature, and then performing plasma processing in a process gas atmosphere. It is performed by a method of causing a discharge to deposit SiN. In general, the SiN film is formed at a substrate temperature (surface temperature) of about 250 to 270 ° C. The SiN film formed at such a substrate temperature has a dense film quality.
Has good dielectric strength.

【0010】一方、薄膜トランジスタにおいては、その
動作特性を良くするために、ゲート配線およびデータ配
線DLの抵抗をできるだけ小さくするのが望ましい。こ
のため、薄膜トランジスタの電極および配線は、安価で
かつ抵抗も低いAl (アルミニウム)にTi (チタン)
やTa (タンタル)等の高融点金属を含有させたAl系
合金で形成されている。なお、ソース,ドレイン電極
S,Dは、上記Al 系合金またはCr (クロム)等で形
成されている。
On the other hand, in the thin film transistor, it is desirable to reduce the resistance of the gate line and the data line DL as much as possible in order to improve the operation characteristics. Therefore, the electrodes and wirings of the thin film transistor are made of Al (aluminum) which is inexpensive and have low resistance, and Ti (titanium).
It is formed of an Al-based alloy containing a high melting point metal such as Al or Ta (tantalum). The source and drain electrodes S and D are formed of the above-described Al-based alloy or Cr (chromium).

【0011】このように、電極および配線を高融点金属
を含有させたAl 系合金で形成しているのは、純Al 膜
はこれを数百℃に加熱すると膜表面が荒れてヒロックと
呼ばれる鋭い突起が発生するためであり、特に、下部電
極および下部配線であるゲート電極Dおよびゲート配線
を純Al で形成したのでは、その上にゲート絶縁膜2や
層間絶縁膜5等をプラズマCVD装置によって成膜する
際にゲート電極Gおよびゲート配線の表面にヒロックが
発生し、このヒロックの影響でゲート絶縁膜2や層間絶
縁膜5にクラック等の欠陥が発生して、上下の電極(ゲ
ート電極Gとソース,ドレイン電極S,D)同士や、上
下の配線(ゲート配線とデータ配線DL)同士が短絡し
てしまう。
As described above, the electrodes and wirings are formed of an Al-based alloy containing a high melting point metal. When a pure Al film is heated to several hundred degrees centigrade, the surface of the film is roughened and a sharp hillock is formed. In particular, when the lower electrode and the lower electrode, ie, the gate electrode D and the gate wiring, are formed of pure Al, the gate insulating film 2 and the interlayer insulating film 5 are formed thereon by a plasma CVD apparatus. Hillocks occur on the surfaces of the gate electrode G and the gate wiring during the film formation, and defects such as cracks occur in the gate insulating film 2 and the interlayer insulating film 5 due to the influence of the hillocks. And the source and drain electrodes S and D) and the upper and lower wirings (gate wiring and data wiring DL) are short-circuited.

【0012】しかし、Al にTi やTa 等の高融点金属
を含有させると、加熱時の表面の荒れが抑制されるた
め、電極および配線を上記Al 系合金で形成しておけ
ば、ゲート絶縁膜2や層間絶縁膜5等の成膜時に電極お
よび配線の表面にヒロックが発生するのを防いで、上下
の電極間および配線間の短絡をなくすことができる。な
お、上記Al 系合金の加熱時の表面荒れは、高融点金属
の含有量を多くするほど、効果的に抑制できるが、その
含有量を多くするとAl 系合金の抵抗が高くなるため、
高融点金属の含有量は、薄膜トランジスタの製造工程中
にヒロックを発生させない範囲で、できるだけ少なくす
るのが望ましい。
However, if Al contains a high melting point metal such as Ti or Ta, the surface roughness during heating is suppressed, so that if the electrodes and wirings are formed of the Al-based alloy, the gate insulating film The formation of hillocks on the surfaces of the electrodes and wiring during the deposition of the second and interlayer insulating films 5 and the like can be prevented, and short circuits between upper and lower electrodes and wiring can be eliminated. The surface roughness of the Al-based alloy during heating can be effectively suppressed by increasing the content of the refractory metal. However, when the content is increased, the resistance of the Al-based alloy is increased.
The content of the high melting point metal is desirably as small as possible within a range that does not cause hillocks during the manufacturing process of the thin film transistor.

【0013】[0013]

【発明が解決しようとする課題】しかしながら、上記の
ように保護絶縁膜をゲート絶縁膜および層間絶縁膜と同
じSi N膜としている従来の薄膜トランジスタは、その
下部電極および下部配線を高融点金属の含有量の多いA
l 系合金で形成しておかないと、薄膜トランジスタの製
造過程で、上下の配線間および電極間に上述した短絡が
発生してしまうという問題をもっていた。
However, as described above, in the conventional thin film transistor in which the protective insulating film is the same as the SiN film as the gate insulating film and the interlayer insulating film, the lower electrode and the lower wiring contain a high melting point metal. A large amount
Unless it is formed of an l-based alloy, there is a problem that the above-mentioned short circuit occurs between upper and lower wirings and between electrodes in the process of manufacturing a thin film transistor.

【0014】すなわち、例えば図5に示した逆スタガー
型薄膜トランジスタは、基板1上にゲート電極Gおよび
ゲート配線を形成した後、ゲート絶縁膜2と、i型半導
体層3およびn型半導体層4と、ソース,ドレイン用金
属膜とを順次成膜し、次いで上記金属膜とn型半導体層
4およびi型半導体層3をトランジスタ素子領域の外形
にパターニングするとともに、上記金属膜とn型半導体
層4とをソース,ドレイン電極S,Dの形状にパターニ
ングし、この後、層間絶縁膜5を成膜してこの層間絶縁
膜5にコンタクト孔5aを形成し、次いで上記層間絶縁
膜5の上にデータ配線用金属膜を成膜し、この金属膜を
パターニングしてデータ配線DLを形成た後、その上に
保護絶縁膜7を成膜する製法で製造されている。
That is, for example, in the inverted staggered thin film transistor shown in FIG. 5, after forming a gate electrode G and a gate wiring on a substrate 1, a gate insulating film 2, an i-type semiconductor layer 3 and an n-type semiconductor layer 4 are formed. , A source and drain metal film are sequentially formed, and then the metal film and the n-type semiconductor layer 4 and the i-type semiconductor layer 3 are patterned into the outer shape of the transistor element region. Are patterned into the shapes of the source and drain electrodes S and D. Thereafter, an interlayer insulating film 5 is formed, a contact hole 5 a is formed in the interlayer insulating film 5, and a data hole is formed on the interlayer insulating film 5. It is manufactured by forming a metal film for wiring, patterning the metal film to form a data wiring DL, and then forming a protective insulating film 7 thereon.

【0015】なお、画素電極6は、上記ソース,ドレイ
ン用金属膜とn型半導体層4とをソース,ドレイン電極
S,Dの形状にパターニングした後、ITO等の透明導
電膜を成膜し、この透明導電膜をパターニングして形成
されている。
The pixel electrode 6 is formed by patterning the metal film for source and drain and the n-type semiconductor layer 4 into the shape of the source and drain electrodes S and D, and then forming a transparent conductive film such as ITO. The transparent conductive film is formed by patterning.

【0016】この製法において、プラズマCVD装置に
より成膜されるのは、ゲート絶縁膜2と、i型およびn
型半導体層3,4と、層間絶縁膜5と、保護絶縁膜7で
あり、ゲート絶縁膜2と層間絶縁膜5および保護絶縁膜
7(いずれもSi N膜)は上述したように約250〜2
70℃の基板温度で成膜され、またi型およびn型半導
体層3,4は約250℃の基板温度で成膜されている。
なお、ソース,ドレイン用金属膜およびデータ配線用金
属膜と上記透明導電膜は、スパッタ装置により約100
℃の基板温度で成膜されている。
In this manufacturing method, the film formed by the plasma CVD apparatus is composed of the gate insulating film 2, the i-type and the n-type.
Type semiconductor layers 3 and 4, an interlayer insulating film 5, and a protective insulating film 7. The gate insulating film 2, the interlayer insulating film 5, and the protective insulating film 7 (all of which are SiN films) are about 250 to 2
The film is formed at a substrate temperature of 70 ° C., and the i-type and n-type semiconductor layers 3 and 4 are formed at a substrate temperature of about 250 ° C.
The metal film for source and drain, the metal film for data wiring, and the transparent conductive film are approximately 100
The film is formed at a substrate temperature of ° C.

【0017】したがって、上記逆スタガー型薄膜トラン
ジスタの製造においては、下部電極および下部配線であ
るゲート電極Gおよびゲート配線が、ゲート絶縁膜2、
i型およびn型半導体層3,4、層間絶縁膜5、保護絶
縁膜7の成膜の度に繰返し数百℃に加熱される。
Therefore, in the manufacture of the above-mentioned inverted stagger type thin film transistor, the gate electrode G and the gate wiring, which are the lower electrode and the lower wiring, are formed by the gate insulating film 2,
Each time the i-type and n-type semiconductor layers 3 and 4, the interlayer insulating film 5, and the protective insulating film 7 are formed, the semiconductor device is repeatedly heated to several hundred degrees Celsius.

【0018】そして、このようにゲート電極Gおよびゲ
ート配線が繰返し数百℃に加熱されると、例えば層間絶
縁膜5の成膜まではゲート電極Gおよびゲート配線にヒ
ロックが発生しなくても、最後の保護絶縁膜7の成膜時
にゲート電極Gおよびゲート配線にヒロックが発生し、
このヒロックの影響でゲート絶縁膜2や層間絶縁膜5に
欠陥が発生して、上下の電極間および配線間に短絡を発
生させてしまう。
When the gate electrode G and the gate wiring are repeatedly heated to several hundred degrees Celsius in this manner, for example, even if no hillocks are generated in the gate electrode G and the gate wiring until the interlayer insulating film 5 is formed, Hillocks are generated in the gate electrode G and the gate wiring when the last protective insulating film 7 is formed,
Due to the influence of the hillock, a defect occurs in the gate insulating film 2 or the interlayer insulating film 5, and a short circuit occurs between upper and lower electrodes and between wirings.

【0019】このため、従来の薄膜トランジスタでは、
その下部電極および下部配線を、最後に成膜される保護
絶縁膜の成膜時にもヒロックを発生しないように、高融
点金属の含有量を多くしたAl 系合金で形成する必要が
あり、そのため、下部電極および下部配線の抵抗が高く
なって、薄膜トランジスタの動作特性を低下させてしま
う。
Therefore, in the conventional thin film transistor,
The lower electrode and the lower wiring must be formed of an Al-based alloy having a high refractory metal content so that hillocks are not generated even when a protective insulating film to be formed last is formed. The resistance of the lower electrode and the lower wiring increases, and the operating characteristics of the thin film transistor deteriorate.

【0020】本発明の目的は、製造過程において下部電
極および下部配線が数百℃に加熱される回数を少なくし
て、前記下部電極および下部配線を高融点金属の含有量
が少ないAl 系合金で形成してもヒロックが発生しない
ようにした、上下の電極間および配線間の短絡を防ぎ、
しかも下部電極および下部配線の抵抗を小さくして動作
特性を向上させることができる薄膜トランジスタを提供
することにある。
It is an object of the present invention to reduce the number of times the lower electrode and the lower wiring are heated to several hundred degrees Celsius in the manufacturing process, and to make the lower electrode and the lower wiring an Al-based alloy having a low refractory metal content. Even if formed, hillocks are prevented from occurring, preventing short circuits between upper and lower electrodes and wiring,
In addition, it is an object of the present invention to provide a thin film transistor capable of improving operating characteristics by reducing the resistance of a lower electrode and a lower wiring.

【0021】[0021]

【課題を解決するための手段】本願発明の薄膜トランジ
スタは、ゲート電極、ゲート絶縁膜、半導体層、ソー
ス、ドレイン電極が形成された素子領域の表面を覆う保
護絶縁膜を、前記素子領域上に成膜された金属膜の酸化
処理により形成された酸化金属膜としたことを特徴とす
る。
The thin film transistor of the present invention comprises a gate electrode, a gate insulating film, a semiconductor layer,
A protective insulating film covering the surface of the element region where the source and drain electrodes are formed by oxidizing a metal film formed on the element region.
A metal oxide film formed by the treatment is characterized.

【0022】[0022]

【作用】上記酸化金属膜からなる保護絶縁膜は、金属膜
を成膜し、この金属膜を酸化させることによって形成す
ることができる。また、上記金属膜は、スパッタ装置に
より約100℃程度の低い基板温度で成膜でき、この金
属膜の酸化処理も、基板を加熱することなく行なえる。
The protective insulating film made of a metal oxide film can be formed by forming a metal film and oxidizing the metal film. In addition, the metal film can be formed at a low substrate temperature of about 100 ° C. by a sputtering apparatus, and the metal film can be oxidized without heating the substrate.

【0023】したがって、本発明の薄膜トランジスタに
よれば、その保護絶縁膜を低温で成膜できるため、製造
過程において下部電極および下部配線が数百℃に加熱さ
れる回数を少なくすることができる。そして、このよう
に下部電極および下部配線が数百℃に加熱される回数が
少なければ、前記下部電極および下部配線を高融点金属
の含有量が少ないAl 系合金で形成してもヒロックが発
生することはないため、ゲート絶縁膜等に前記ヒロック
の影響による欠陥を発生させてしまうことはなく、した
がって上下の電極間および配線間の短絡を防ぐことがで
きる。また、下部電極およびその配線を高融点金属の含
有量が少ないAl 系合金で形成できるため、下部電極お
よび下部配線の抵抗を小さくして薄膜トランジスタの動
作特性を向上させることができる。
Therefore, according to the thin film transistor of the present invention, since the protective insulating film can be formed at a low temperature, the number of times the lower electrode and the lower wiring are heated to several hundred degrees Celsius in the manufacturing process can be reduced. If the number of times the lower electrode and the lower wiring are heated to several hundred degrees Celsius is small, hillocks are generated even if the lower electrode and the lower wiring are formed of an Al-based alloy having a low content of a high melting point metal. Therefore, a defect due to the influence of the hillock does not occur in a gate insulating film or the like, and thus a short circuit between upper and lower electrodes and a wiring can be prevented. Further, since the lower electrode and its wiring can be formed of an Al-based alloy having a low content of a high melting point metal, the resistance of the lower electrode and the lower wiring can be reduced, and the operating characteristics of the thin film transistor can be improved.

【0024】[0024]

【実施例】以下、本発明の第1の実施例を、アクティブ
マトリックス液晶表示素子の基板上に形成する薄膜トラ
ンジスタを例にとって図面を参照し説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to the drawings, taking a thin film transistor formed on a substrate of an active matrix liquid crystal display element as an example.

【0025】図1はこの実施例の薄膜トランジスタの断
面図である。なお、この実施例の薄膜トランジスタは、
逆スタガー型のものであり、トランジスタ素子部の構成
は図5に示した従来の薄膜トランジスタと同じであるか
ら、その説明は図に同符号を付して省略する。
FIG. 1 is a sectional view of the thin film transistor of this embodiment. In addition, the thin film transistor of this embodiment
Since it is of an inverted stagger type and the configuration of the transistor element portion is the same as that of the conventional thin film transistor shown in FIG. 5, the description thereof will be omitted by attaching the same reference numerals to the drawings.

【0026】この実施例の薄膜トランジスタは、そのゲ
ート絶縁膜2と層間絶縁膜5はプラズマCVD装置によ
り成膜されたSi N膜とし、保護絶縁膜11は酸化金属
膜としたもので、この保護絶縁膜11は、純Al または
微量の高融点金属(Ti ,Ta 等)を含有させたAl 系
合金からなる金属膜を成膜し、この金属膜を酸化させる
ことによって形成されている。なお、この実施例では、
ドレイン電極Dにつながるデータ配線DLを、保護絶縁
膜11とされる前記金属膜で形成しており、このデータ
配線DLは、前記金属膜を部分的に酸化させずに残すこ
とによって形成されている。
In the thin film transistor of this embodiment, the gate insulating film 2 and the interlayer insulating film 5 are SiN films formed by a plasma CVD apparatus, and the protective insulating film 11 is a metal oxide film. The film 11 is formed by forming a metal film made of pure Al or an Al-based alloy containing a trace amount of a high melting point metal (Ti, Ta, etc.) and oxidizing the metal film. In this embodiment,
The data line DL connected to the drain electrode D is formed of the metal film serving as the protective insulating film 11, and the data line DL is formed by partially leaving the metal film without being oxidized. .

【0027】上記薄膜トランジスタは、次のような工程
で製造される。
The thin film transistor is manufactured by the following steps.

【0028】[工程1]基板1上に高融点金属を含有さ
せたAl 系合金からなるゲート用金属膜をスパッタ装置
により成膜し、このゲート用金属膜をパターニングして
ゲート電極Gおよびゲート配線を形成する。
[Step 1] A gate metal film made of an Al-based alloy containing a high melting point metal is formed on a substrate 1 by a sputtering apparatus, and the gate metal film is patterned to form a gate electrode G and a gate wiring. To form

【0029】[工程2]次に、ゲート絶縁膜(Si N
膜)2と、i型半導体層(i型a−Si 層)3と、n型
半導体層(n型a−Si 層)4とをプラズマCVD装置
により連続して順次成膜し、さらにその上に、ソース,
ドレイン用金属膜(Cr または高融点金属を含有させた
Al 系合金膜)をスパッタ装置により成膜する。
[Step 2] Next, the gate insulating film (SiN)
Film) 2, an i-type semiconductor layer (i-type a-Si layer) 3, and an n-type semiconductor layer (n-type a-Si layer) 4 are successively formed by a plasma CVD apparatus, and further thereon. And the source,
A drain metal film (an Al alloy film containing Cr or a high melting point metal) is formed by a sputtering apparatus.

【0030】[工程3]次に、上記ソース,ドレイン用
金属膜とn型半導体層4およびi型半導体層3をトラン
ジスタ素子領域の外形にパターニングするとともに、上
記ソース,ドレイン用金属膜とn型半導体層4とをソー
ス,ドレイン電極S,Dの形状にパターニングする。
[Step 3] Next, the source and drain metal films, the n-type semiconductor layer 4 and the i-type semiconductor layer 3 are patterned into the outer shape of the transistor element region, and the source and drain metal films and the n-type The semiconductor layer 4 is patterned into source and drain electrodes S and D.

【0031】[工程4]次に、ITO等の透明導電膜を
スパッタ装置により成膜し、この透明導電膜をパターニ
ングして画素電極6を形成する。
[Step 4] Next, a transparent conductive film such as ITO is formed by a sputtering apparatus, and the transparent conductive film is patterned to form a pixel electrode 6.

【0032】[工程5]次に、層間絶縁膜(Si N膜)
5をプラズマCVD装置により成膜し、この層間絶縁膜
5にドレイン電極Dに対応するコンタクト孔5aを形成
する。
[Step 5] Next, an interlayer insulating film (SiN film)
5 is formed by a plasma CVD apparatus, and a contact hole 5 a corresponding to the drain electrode D is formed in the interlayer insulating film 5.

【0033】[工程6]次に、上記層間絶縁膜5の上
に、保護絶縁膜11およびデータ配線DLとなる金属膜
を成膜し、この金属膜のパターニングおよび酸化処理に
より保護絶縁膜11とデータ配線DLとを形成して、薄
膜トランジスタを完成する。
[Step 6] Next, a protective insulating film 11 and a metal film to be the data wiring DL are formed on the interlayer insulating film 5, and the protective insulating film 11 is formed by patterning and oxidizing the metal film. The thin film transistor is completed by forming the data wiring DL.

【0034】図2は、上記保護絶縁膜11とデータ配線
DLの形成工程を示しており、保護絶縁膜11とデータ
配線DLは次のようにして形成される。
FIG. 2 shows a process of forming the protective insulating film 11 and the data wiring DL. The protective insulating film 11 and the data wiring DL are formed as follows.

【0035】[工程6−1]まず、図2(a)に示すよ
うに、純Al または微量の高融点金属を含有させたAl
系合金からなる金属膜10をスパッタ装置により成膜す
る。
[Step 6-1] First, as shown in FIG. 2A, pure Al or Al containing a trace amount of a high melting point metal is used.
A metal film 10 made of a system alloy is formed by a sputtering device.

【0036】[工程6−2]次に、図2(b)に示すよ
うに、上記金属膜10を、フォトリソグラフィ法によ
り、トランジスタ素子領域およびデータ配線形成部に対
応する形状にパターニングする。
[Step 6-2] Next, as shown in FIG. 2B, the metal film 10 is patterned by photolithography into a shape corresponding to the transistor element region and the data wiring formation portion.

【0037】[工程6−3]次に、図2(c)に示すよ
うに、上記金属膜10の上に、上記データ配線形成部を
覆うレジストマスクMを形成し、この後上記金属膜10
を酸化処理して、この金属膜10のデータ配線形成部以
外の領域をその膜厚全体にわたって酸化させて、この酸
化領域を酸化膜10aとする。
[Step 6-3] Next, as shown in FIG. 2C, a resist mask M is formed on the metal film 10 so as to cover the data wiring formation portion.
Is oxidized to oxidize the region of the metal film 10 other than the data wiring formation portion over the entire film thickness, and this oxidized region is used as an oxide film 10a.

【0038】上記金属膜10の酸化処理は、例えば陽極
酸化によって行なう。この陽極酸化は、金属膜10を成
膜した基板1を電解液中に浸漬して前記金属膜10を電
解液中において対向電極(白金電極)と対向させ、金属
膜10を陽極とし、対向電極を陰極として、この両極間
に電圧を印加して行なう。このように電解液中において
金属膜10と対向電極の間に電圧を印加すると、陽極で
ある金属膜10のレジストマスクMで覆われていない領
域(電解液中に接する領域)が化成反応を起して陽極酸
化され、この金属膜10の酸化領域が酸化膜10aとな
る。
The oxidation treatment of the metal film 10 is performed by, for example, anodic oxidation. In this anodic oxidation, the substrate 1 on which the metal film 10 is formed is immersed in an electrolytic solution so that the metal film 10 faces a counter electrode (platinum electrode) in the electrolytic solution. Is used as a cathode and a voltage is applied between the two electrodes. As described above, when a voltage is applied between the metal film 10 and the counter electrode in the electrolytic solution, a region (a region in contact with the electrolytic solution) of the metal film 10, which is an anode, which is not covered with the resist mask M, causes a chemical reaction. Then, the oxidized region of the metal film 10 becomes an oxide film 10a.

【0039】この場合、上記金属膜10はその表面側か
ら酸化されて行くが、その酸化深さは主に印加電圧によ
って決まるから、金属膜10の膜厚に応じて印加電圧を
設定すれば、金属膜10の酸化領域をその層厚全体にわ
たって酸化させることができる。また、上記陽極酸化に
おける金属膜10への通電は、レジストマスクMで覆わ
れているデータ配線形成部の非酸化領域10bを電流経
路として行なうことができる。
In this case, the metal film 10 is oxidized from the surface side. The oxidation depth is mainly determined by the applied voltage. Therefore, if the applied voltage is set according to the thickness of the metal film 10, The oxidized area of the metal film 10 can be oxidized over its entire thickness. In addition, the energization of the metal film 10 in the anodic oxidation can be performed using the non-oxidized region 10b of the data wiring formation portion covered with the resist mask M as a current path.

【0040】[工程6−4]次に、上記レジストマスク
Mを剥離して、再び上記金属膜10の陽極酸化処理を行
ない、図2(d)に示すように、上記金属膜10のデー
タ配線形成部([工程6−3]においてレジストマスク
Mで覆っておいた部分)の表面を酸化させ、この部分も
酸化膜10aとする。なお、このときの陽極酸化処理
は、上記[工程6−3]における陽極酸化処理よりも印
加電圧を低く設定して行なう。またこの場合、金属膜1
0の他の部分はすでに酸化膜10aとなっているため、
金属膜10は、データ配線形成部の表面(トランジスタ
素子領域以外の線状部分では上面と両側面)だけを酸化
される。
[Step 6-4] Next, the resist mask M is peeled off, and the anodic oxidation treatment of the metal film 10 is performed again. As shown in FIG. The surface of the formation portion (the portion covered with the resist mask M in [Step 6-3]) is oxidized, and this portion is also used as the oxide film 10a. Note that the anodizing treatment at this time is performed with the applied voltage set lower than that in the above-mentioned anodizing treatment in [Step 6-3]. In this case, the metal film 1
Since the other part of 0 is already an oxide film 10a,
The metal film 10 is oxidized only on the surface of the data wiring formation portion (the upper surface and both side surfaces in a linear portion other than the transistor element region).

【0041】このように、トランジスタ素子領域および
データ配線形成部を覆う形状にパターニングした金属膜
10のデータ配線形成部以外の領域をその膜厚全体にわ
たって酸化させ、さらに金属膜10のデータ配線形成部
の表面を酸化させると、この金属膜10のデータ配線形
成部に残された非酸化領域10bがデータ配線DLとな
り、このデータ配線DLの表面および他の全ての領域の
酸化膜10aが保護絶縁膜11となる。
As described above, the region other than the data line forming portion of the metal film 10 patterned in a shape covering the transistor element region and the data line forming portion is oxidized over the entire film thickness. Is oxidized, the non-oxidized region 10b left in the data wiring forming portion of the metal film 10 becomes the data wiring DL, and the oxide film 10a on the surface of the data wiring DL and all other regions becomes the protective insulating film. It becomes 11.

【0042】以上のように、上記実施例の薄膜トランジ
スタは、その表面を覆う保護絶縁膜11を、酸化金属膜
としたものであり、この酸化金属膜からなる保護絶縁膜
11は、上記のように金属膜10を成膜し、この金属膜
10を酸化させることによって形成することができる。
また、上記金属膜10は、スパッタ装置により約100
℃程度の低い基板温度で成膜でき、この金属膜10の酸
化処理も、基板1を加熱することなく行なえる。
As described above, in the thin-film transistor of the above embodiment, the protective insulating film 11 covering the surface is made of a metal oxide film, and the protective insulating film 11 made of the metal oxide film is formed as described above. It can be formed by forming the metal film 10 and oxidizing the metal film 10.
Further, the metal film 10 is about 100
The film can be formed at a low substrate temperature of about ° C, and the oxidation treatment of the metal film 10 can be performed without heating the substrate 1.

【0043】したがって、上記薄膜トランジスタによれ
ば、その保護絶縁膜11を低温で成膜できるため、製造
過程において下部電極および下部配線であるゲート電極
Gおよびゲート配線が数百℃に加熱される回数を少なく
することができる。そして、このようにゲート電極Gお
よびゲート配線が数百℃に加熱される回数が少なけれ
ば、前記ゲート電極Gおよびゲート配線を高融点金属の
含有量が少ないAl 系合金で形成することができる。
Therefore, according to the thin film transistor, since the protective insulating film 11 can be formed at a low temperature, the number of times the lower electrode and the gate electrode G, which is the lower wiring, and the gate wiring are heated to several hundred degrees Celsius in the manufacturing process. Can be reduced. If the number of times the gate electrode G and the gate wiring are heated to several hundred degrees Celsius is small, the gate electrode G and the gate wiring can be formed of an Al-based alloy having a low refractory metal content.

【0044】すなわち、上記実施例の薄膜トランジスタ
の製造過程においてゲート電極Gおよびゲート配線が数
百℃に加熱されるのは、Si N膜からなるゲート絶縁膜
2および層間絶縁膜5の成膜時(いずれも基板温度約2
50〜270℃)と、i型およびn型半導体層3,4の
成膜時(基板温度約250℃)であり、したがって、ゲ
ート電極Gおよびゲート配線に用いるAl 系合金の高融
点金属含有量は、上記ゲート絶縁膜2とi型およびn型
半導体層3,4と層間絶縁膜5の成膜時の数百℃加熱に
耐えられる(ヒロックを発生しない)だけ量でよい。
That is, in the manufacturing process of the thin film transistor of the above embodiment, the gate electrode G and the gate wiring are heated to several hundred degrees Celsius when the gate insulating film 2 and the interlayer insulating film 5 made of the SiN film are formed ( In each case, the substrate temperature is about 2
50 to 270 ° C.) and when the i-type and n-type semiconductor layers 3 and 4 are formed (substrate temperature: about 250 ° C.), and therefore, the high melting point metal content of the Al-based alloy used for the gate electrode G and the gate wiring. May be sufficient as long as it can withstand heating at several hundred degrees Celsius at the time of forming the gate insulating film 2, the i-type and n-type semiconductor layers 3 and 4, and the interlayer insulating film 5.

【0045】なお、ゲート電極Gおよびゲート配線は、
ソース,ドレイン用金属膜やデータ配線用金属膜および
画素電極用透明導電膜の成膜時にも、また保護絶縁膜1
1となる金属膜10の成膜時にも加熱されるが、これら
のスパッタ装置による成膜時の基板温度は約100℃で
あり、この温度は、ゲート用金属膜をスパッタ装置によ
り成膜する際の基板温度(約100℃)と同程度である
ため、これらの成膜時にゲート電極Gおよびゲート配線
の表面が荒れることはない。
The gate electrode G and the gate wiring are
When forming a metal film for source and drain, a metal film for data wiring, and a transparent conductive film for pixel electrodes, the protective insulating film 1
The substrate is heated at about 100 ° C. when the metal film 10 is formed by sputtering, and the substrate temperature is about 100 ° C. when the metal film for gate is formed by the sputtering apparatus. Is about the same as the substrate temperature (about 100 ° C.), so that the surfaces of the gate electrode G and the gate wiring are not roughened during the film formation.

【0046】そして、上記薄膜トランジスタによれば、
ゲート電極Gおよびゲート配線を高融点金属の含有量が
少ないAl 系合金で形成してもヒロックが発生すること
はなく、したがってゲート絶縁膜2や層間絶縁膜5に前
記ヒロックの影響による欠陥を発生させてしまうことは
ないから、ゲート電極Gとソース,ドレイン電極S,D
との間およびゲート配線とデータ配線DLとの間の短絡
を防ぐことができる。また、ゲート電極Gおよびゲート
配線を高融点金属の含有量が少ないAl 系合金で形成で
きるため、このゲート電極Gおよびゲート配線の抵抗を
小さくして動作特性を向上させることができる。
According to the above thin film transistor,
Hillocks do not occur even if the gate electrode G and the gate wiring are formed of an Al-based alloy having a low content of a high melting point metal. Therefore, defects due to the hillocks occur in the gate insulating film 2 and the interlayer insulating film 5. The gate electrode G and the source / drain electrodes S, D
And between the gate wiring and the data wiring DL. Further, since the gate electrode G and the gate wiring can be formed of an Al-based alloy having a low content of a high melting point metal, the resistance of the gate electrode G and the gate wiring can be reduced to improve the operation characteristics.

【0047】さらに、上記薄膜トランジスタによれば、
保護絶縁膜11となる金属膜10を約100℃の低い基
板温度で成膜できるため、薄膜トランジスタの製造過程
においてソース,ドレイン電極S,Dが数百℃に加熱さ
れるのは層間絶縁膜5の成膜時だけであり、したがっ
て、このソース,ドレイン電極S,DをAl 系合金で形
成する場合は、このAl 系合金の高融点金属含有量を、
ゲート電極Gおよびゲート配線に用いるAl 系合金より
さらに少なくすることができる。
Further, according to the thin film transistor,
Since the metal film 10 serving as the protective insulating film 11 can be formed at a low substrate temperature of about 100 ° C., the source and drain electrodes S and D are heated to several hundred degrees Celsius in the manufacturing process of the thin film transistor. When forming the source and drain electrodes S and D with an Al-based alloy, the content of the refractory metal of the Al-based alloy is determined as follows.
The amount can be further reduced as compared with the Al-based alloy used for the gate electrode G and the gate wiring.

【0048】しかも、上記実施例では、データ配線DL
を、保護絶縁膜11となる金属膜10を酸化させて酸化
膜10aとする際に、この金属膜10を部分的に酸化さ
せずに残し、この金属膜10の非酸化領域10bをデー
タ配線DLとしているため、従来の薄膜トランジスタの
ようにデータ配線用金属膜と保護絶縁膜とをそれぞれス
パッタ装置とプラズマCVD装置とによって成膜する必
要はなく、したがって薄膜トランジスタの製造能率を向
上させることができる。
In the above embodiment, the data line DL
When the metal film 10 serving as the protective insulating film 11 is oxidized to become the oxide film 10a, the metal film 10 is partially left unoxidized, and the non-oxidized region 10b of the metal film 10 is Accordingly, unlike the conventional thin film transistor, it is not necessary to form the data wiring metal film and the protective insulating film by the sputtering device and the plasma CVD device, respectively, so that the manufacturing efficiency of the thin film transistor can be improved.

【0049】なお、上記実施例では、保護絶縁膜11と
なる金属膜10を、電解液中で化成反応を起させる陽極
酸化処理によって酸化させているが、この金属膜10の
酸化処理は、ガス雰囲気中で化成反応を起させるプラズ
マ酸化によって行なってもよい。
In the above embodiment, the metal film 10 serving as the protective insulating film 11 is oxidized by anodic oxidation treatment for causing a chemical reaction in the electrolytic solution. It may be performed by plasma oxidation that causes a chemical reaction in an atmosphere.

【0050】また、上記実施例では、酸化金属膜からな
る保護絶縁膜11を、トランジスタ素子領域とデータ配
線DLの上にのみ形成しているが、Al またはAl 系合
金を酸化させた酸化金属膜は透明膜であるから、上記保
護絶縁膜(酸化金属膜)11は、図3に示す第2の実施
例のように、画素電極6も覆って基板1のほぼ全面に形
成してもよい。この場合は、上述した製法における金属
膜10のパターニング工程が不要となるため、薄膜トラ
ンジスタの製造能率をさらに向上させることができる。
In the above embodiment, the protective insulating film 11 made of a metal oxide film is formed only on the transistor element region and the data wiring DL. However, the metal oxide film obtained by oxidizing Al or an Al-based alloy is used. Is a transparent film, the protective insulating film (metal oxide film) 11 may be formed on almost the entire surface of the substrate 1 so as to cover the pixel electrode 6 as in the second embodiment shown in FIG. In this case, the patterning step of the metal film 10 in the above-described manufacturing method becomes unnecessary, so that the manufacturing efficiency of the thin film transistor can be further improved.

【0051】さらに上記実施例の薄膜トランジスタで
は、ソース,ドレイン電極S,Dを覆う層間絶縁膜5の
上にデータ配線DLを形成しているが、このデータ配線
DLは、ゲート絶縁膜2の上にドレイン電極Dと一体に
形成してもよく、その場合は、層間絶縁膜5をなくし
て、ソース,ドレイン電極S,Dおよびデータ配線DL
の上に保護絶縁膜11を形成すればよい。
Further, in the thin film transistor of the above embodiment, the data wiring DL is formed on the interlayer insulating film 5 covering the source and drain electrodes S and D, but this data wiring DL is formed on the gate insulating film 2. It may be formed integrally with the drain electrode D. In this case, the interlayer insulating film 5 is eliminated, and the source and drain electrodes S and D and the data wiring DL are formed.
A protective insulating film 11 may be formed on the substrate.

【0052】すなわち、図4は本発明の第3の実施例を
示しており、この実施例の薄膜トランジスタは、データ
配線DLをドレイン電極Dと一体に形成し、その上に酸
化金属膜からなる保護絶縁膜11を形成したものであ
る。この実施例においては、ソース,ドレイン電極S,
Dおよびデータ配線DLが保護絶縁膜11となる金属膜
をスパッタ装置により成膜する際にその基板温度(約1
00℃)に加熱されるだけであるから、ソース,ドレイ
ン電極S,Dおよびデータ配線DLを、純Al または極
く僅かな高融点金属を含有させたAl 系合金で形成でき
る。
FIG. 4 shows a third embodiment of the present invention. In the thin-film transistor of this embodiment, a data line DL is formed integrally with a drain electrode D, and a protection film made of a metal oxide film is formed thereon. The insulating film 11 is formed. In this embodiment, the source and drain electrodes S,
When a metal film for forming the protective insulating film 11 for the D and data wirings DL is formed by a sputtering apparatus, the substrate temperature (about 1
(.Degree. C.), the source and drain electrodes S and D and the data wiring DL can be formed of pure Al or an Al-based alloy containing a very small amount of a high melting point metal.

【0053】さらに、上記各実施例の薄膜トランジスタ
は、アクティブマトリックス液晶表示素子の基板上に形
成されるものであるが、本発明は、種々の回路基板等に
形成される薄膜トランジスタに広く適用できる。さらに
本発明は、逆スタガー型の薄膜トランジスタに限らず、
スタガー型、コプラナー型、逆コプラナー型の薄膜トラ
ンジスタにも適用することができる。
Further, the thin film transistors of the above embodiments are formed on a substrate of an active matrix liquid crystal display element, but the present invention can be widely applied to thin film transistors formed on various circuit boards and the like. Furthermore, the present invention is not limited to the inverted stagger type thin film transistor,
The present invention can be applied to a staggered type, a coplanar type, and a reverse coplanar type thin film transistor.

【0054】[0054]

【発明の効果】本発明の薄膜トランジスタは、その表面
を覆う保護絶縁膜を酸化金属膜としたことを特徴とする
ものであり、この酸化金属膜からなる保護絶縁膜は、金
属膜を成膜し、この金属膜を酸化させることによって形
成することができる。また、上記金属膜は、スパッタ装
置により約100℃程度の低い基板温度で成膜でき、こ
の金属膜の酸化処理も、基板を加熱することなく行なえ
る。
The thin film transistor of the present invention is characterized in that the protective insulating film covering the surface is a metal oxide film, and the protective insulating film made of the metal oxide film is formed by forming a metal film. Can be formed by oxidizing this metal film. Further, the metal film can be formed at a low substrate temperature of about 100 ° C. by a sputtering apparatus, and the metal film can be oxidized without heating the substrate.

【0055】したがって、本発明の薄膜トランジスタに
よれば、その保護絶縁膜を低温で成膜できるため、製造
過程において下部電極および下部配線が数百℃に加熱さ
れる回数を少なくすることができる。そして、このよう
に下部電極および下部配線が数百℃に加熱される回数が
少なければ、前記下部電極および下部配線を高融点金属
の含有量が少ないAl 系合金で形成してもヒロックが発
生することはないため、ゲート絶縁膜等に前記ヒロック
の影響による欠陥を発生させてしまうことはなく、した
がって上下の電極間および配線間の短絡を防ぐことがで
きる。また、下部電極およびその配線を高融点金属の含
有量が少ないAl 系合金で形成できるため、下部電極お
よび下部配線の抵抗を小さくして薄膜トランジスタの動
作特性を向上させることができる。
Therefore, according to the thin film transistor of the present invention, since the protective insulating film can be formed at a low temperature, the number of times the lower electrode and the lower wiring are heated to several hundred degrees Celsius in the manufacturing process can be reduced. If the number of times the lower electrode and the lower wiring are heated to several hundred degrees Celsius is small, hillocks are generated even if the lower electrode and the lower wiring are formed of an Al-based alloy having a low content of a high melting point metal. Therefore, a defect due to the influence of the hillock does not occur in a gate insulating film or the like, and thus a short circuit between upper and lower electrodes and a wiring can be prevented. Further, since the lower electrode and its wiring can be formed of an Al-based alloy having a low content of a high melting point metal, the resistance of the lower electrode and the lower wiring can be reduced, and the operating characteristics of the thin film transistor can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例を示す薄膜トランジスタ
の断面図。
FIG. 1 is a sectional view of a thin film transistor showing a first embodiment of the present invention.

【図2】上記薄膜トランジスタの保護絶縁膜とデータ配
線の形成工程図。
FIG. 2 is a process chart of forming a protective insulating film and a data wiring of the thin film transistor.

【図3】本発明の第2の実施例を示す薄膜トランジスタ
の断面図。
FIG. 3 is a sectional view of a thin film transistor showing a second embodiment of the present invention.

【図4】本発明の第3の実施例を示す薄膜トランジスタ
の断面図。
FIG. 4 is a sectional view of a thin film transistor showing a third embodiment of the present invention.

【図5】従来の薄膜トランジスタの断面図。FIG. 5 is a cross-sectional view of a conventional thin film transistor.

【符号の説明】 1…基板、G…ゲート電極、2…ゲート絶縁膜、3…i
型半導体層、4…n型半導体層、S…ソース電極、D…
ドレイン電極、5…層間絶縁膜、5a…コンタクト孔、
6…画素電極、DL…データ配線、10…金属膜、10
a…酸化膜、10b…非酸化領域、M…レジストマス
ク、11…保護絶縁膜。
[Description of Signs] 1 ... substrate, G ... gate electrode, 2 ... gate insulating film, 3 ... i
Semiconductor layer, 4 ... n-type semiconductor layer, S ... source electrode, D ...
Drain electrode, 5 ... interlayer insulating film, 5a ... contact hole,
6 ... pixel electrode, DL ... data wiring, 10 ... metal film, 10
a: oxide film, 10b: non-oxidized region, M: resist mask, 11: protective insulating film.

フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/316 G02F 1/1368 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 29/786 H01L 21/316 G02F 1/1368

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】ゲート電極、ゲート絶縁膜、半導体層、ソ
ース電極、ドレイン電極が形成された素子領域の表面を
保護絶縁膜で覆った薄膜トランジスタにおいて、前記保
護絶縁膜は、前記素子領域上に成膜された金属膜の酸化
処理により形成された酸化金属膜からなることを特徴と
する薄膜トランジスタ。
A gate electrode, a gate insulating film, a semiconductor layer, and a semiconductor layer;
In a thin film transistor in which a surface of an element region where a source electrode and a drain electrode are formed is covered with a protective insulating film, the protective insulating film is formed by oxidation of a metal film formed on the element region.
A thin film transistor comprising a metal oxide film formed by processing .
【請求項2】(2) ドレイン電極は、前記素子領域上に成膜さA drain electrode is formed on the element region.
れた前記金属膜の非酸化領域により形成されてなることFormed by the non-oxidized region of the metal film
を特徴とする請求項1に記載の薄膜トランジスタ。The thin film transistor according to claim 1, wherein:
【請求項3】(3) 薄膜トランジスタの保護絶縁膜より下層にUnder the protective insulating film of the thin film transistor
設けられた電極は、AlまたはAl系合金により形成さThe provided electrode is formed of Al or an Al-based alloy.
れ、前記保護絶縁膜は、AlまたはAl系合金を酸化さThe protective insulating film oxidizes Al or an Al-based alloy.
せた酸化Alにより形成されていることを特徴とする請Characterized in that it is formed of oxidized Al oxide.
求項1または2に記載の薄膜トランジスタ。3. The thin film transistor according to claim 1 or 2.
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