JP3147089B2

JP3147089B2 - 半導体装置の製造方法

Info

Publication number: JP3147089B2
Application number: JP17546698A
Authority: JP
Inventors: 幸重斎藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-06-23
Filing date: 1998-06-23
Publication date: 2001-03-19
Anticipated expiration: 2018-06-23
Also published as: JP2000012491A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特に詳しくは、半導体基板上に
形成された、表面に凹凸を有する被研磨膜体の表面を、
化学的機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉ
ｃａｌＰｏｌｉｓｈｉｎｇ、略称ＣＭＰ）により略完
全に平坦化する事が可能な半導体装置の製造方法に関す
るものである。

【０００２】

【従来の技術】半導体装置の超微細化及び超高集積化に
より、ＣＭＰによる平坦化技術が用いられる様になっ
た。この技術は、従来、例えば単層配線や多層配線にお
ける各層の配線間や層間に形成される絶縁膜の表面を平
坦化する場合に用いられ、かなりの成功を収めつつあ
る。近年になって、このＣＭＰによる平坦化技術を、所
謂トレンチ素子分離に応用する必要性が生じてきた。

【０００３】従来の配線間や層間に形成される絶縁膜の
平坦化の場合には、下地の配線パターンのピッチ（ルー
ル）が約０．８乃至１．０μｍと比較的緩慢であり、し
かも粗なパターンと密なパターンとの密度の差も小さい
為、半導体基板の全体に亘る平坦化が容易に行えた。

【０００４】然しながら、当該トレンチ素子分離の場合
には、例えばＭＯＳトランジスタ等の素子領域を互いに
電気的に絶縁する目的で、例えばシリコン半導体基板に
設けられた溝（トレンチ）の内部に絶縁膜を堆積し、例
えば当該絶縁膜の上面が当該シリコン半導体基板の表面
と１つの平面を形成する様に、当該絶縁膜の上面を研磨
平坦化する事で素子分離領域を形成するが、素子領域が
０．６μｍ以下、素子分離領域が０．４μｍ以下といっ
た非常に微細なパターンを形成し、又数μｍオーダーの
孤立した素子領域と、数十μｍオーダーのパターンが更
に集合して形成された数百μｍオーダーの擬似大面積素
子領域とが互いに隣接するなど、パターンの粗密も激し
い為、半導体基板の全域に亘って一様に平坦化する事が
極めて難しい状況であるが、当該素子分離領域の平坦化
の場合には、配線間や層間に形成される絶縁膜の平坦化
の場合よりも、素子特性への影響が大きい為、完全な平
坦化が要求される。

【０００５】当該トレンチ内絶縁膜の完全な平坦化を実
現する為に先づ考えられた事は、例えば特開平７−２８
８２５３号公報に記載されている様に、下地の基板表面
上に、被研磨膜体よりも研磨速度の遅い物質から成る保
護膜体を形成しておく事である。これにより、研磨パッ
ドがあるパターンで研磨保護膜まで到達した場合、研磨
速度が低下する為、他のパターン部分での研磨の遅れが
回復出来、従ってパターン密度の違いによって研磨速度
にばらつきがある場合でも、完全な平坦化が可能になる
と考えられていた。ところが、近年のロジックデバイス
等の非常に粗密の差の大きなパターンにおいては、素子
領域が粗なパターンと密なパターンとでは研磨速度が最
大で１０００倍程度異なる為、半導体基板全域に亘る平
坦化が困難である。

【０００６】ＣＭＰを用いたトレンチ素子分離絶縁膜の
平坦化法として、例えば、１９８９年、アイ・イー・イ
ー・イー・インターナショナル・エレクトロンデバイセ
ス・ミーティング６１項〜６４項に示された方法、或い
は特開平７−１４７２７８号公報に開示されている方法
を、図３に模式的に示した。先づ、図３（ａ）に示した
様に、例えばｐ型のシリコン半導体基板２１上に順次積
層形成されたシリコン酸化膜２２及びシリコン窒化膜２
３をフォトリソグラフィ及び反応性イオンエッチング法
によりパターニング処理し、次いで、当該パターニング
処理されたシリコン酸化膜２２及びシリコン窒化膜２３
をマスクとして、反応性イオンエッチングにより、間隔
及び幅の異なる多数のトレンチＡ₃を形成する。次に、
当該トレンチＡ₃の内部を熱酸化してシリコン酸化膜２
４を形成し、更に、ＣＶＤ法を用いてトレンチ埋め込み
絶縁膜２５を堆積する。次に、図３（ｂ）に示した様
に、当該トレンチＡ₃をパターニングする際に用いたフ
ォトリソグラフィーマスクの反転マスクを用いて、フォ
トリソグラフィ工程を行い、当該トレンチＡ₃上の当該
トレンチ埋め込み絶縁膜２５の凹部分にレジストマスク
２５を形成する。次に、図３（ｃ）に示した様に、反応
性イオンエッチング法を用い、素子領域上のトレンチ埋
め込み絶縁膜２５の表面が素子分離領域上のトレンチ埋
め込み絶縁膜２５の表面と同程度の高さになるように、
絶縁膜２５を選択的にエッチングする。次に、図３
（ｄ）に示した様に、残った角状の部分と、素子領域上
及び素子分離領域上のトレンチ埋め込み絶縁膜２５とを
ＣＭＰを用いて平坦化し、互いに分離したトレンチ埋め
込み絶縁膜２５を形成する。

【０００７】しかしながら、この方法においては、パタ
ーンの粗密に依存しない平坦化が可能になるが、フォト
リソグラフィ工程やエッチング工程が伴うため、マスク
設計の必要性、工程数の増加により製造コストが増大し
てしまうといった問題がある。そこで、反転マスクを用
いずにパターンの粗密に依存しない平坦化を実現するト
レンチ素子分離絶縁膜の形成方法として、特公平７−１
１１９６２号公報に開示された平坦化技術を、図４に模
式的に示した。

【０００８】先づ、図４（ａ）に示した様に、例えばｐ
型のシリコン半導体基板３１上に順次積層形成されたシ
リコン酸化膜３２及びシリコン窒化膜３３をフォトリソ
グラフィ及び反応性イオンエッチング法によりパターニ
ング処理し、次いで、当該パターニング処理されたシリ
コン酸化膜３２及びシリコン窒化膜３３をマスクとし
て、反応性イオンエッチングにより、間隔及び幅の異な
るトレンチＡ₄を形成する。次に、当該トレンチＡ₄の
内部を熱酸化してシリコン酸化膜３４を形成し、更に、
熱ＣＶＤ法を用いてトレンチ埋め込み絶縁膜３５を堆積
する。次に、トレンチ埋め込み絶縁膜３５よりも研磨速
度の遅いシリコン窒化膜３６を堆積する。次に、初期研
磨を行うと、図４（ｂ）に示した様に、素子領域と素子
分離領域とが交互に形成される領域（以下これをＬ／Ｓ
パターンと言う）において、数μｍ乃至数十μｍの間隔
のＬ／Ｓパターンでは、研磨時に研磨パッドに接する各
凸部面積が小さいことから、研磨速度が速いため、すぐ
に段差が低減されるが、パッドに接する凸部面積が比較
的大きい数百μｍのＬ／Ｓパターンでは、数μｍ乃至数
十μｍのＬ／Ｓパターンに比べて研磨速度が遅いため、
段差は低減され難い。然しながら、数百μｍＬ／Ｓパタ
ーン部は、研磨速度が遅いため、凸部のシリコン窒化膜
３６のみを選択的に研磨し、凹部のシリコン窒化膜３６
を選択的に残存させる事が出来る為、引き続いて研磨を
行うと、図４（ｃ）に示した様に、数μｍ乃至数十μｍ
のＬ／Ｓパターンでは段差が完全に平坦化され、研磨速
度が低下する一方、数百μｍのＬ／Ｓパターンでは、凹
部に研磨保護膜であるシリコン窒化膜３６が残っている
ため、凸部のトレンチ埋め込み絶縁膜３５のみを選択的
に研磨するこが出来る。従って、パターンの粗密に依存
しない研磨が行えるため、更に研磨を行うと、図４
（ｄ）に示した様に、互いに分離したトレンチ埋め込み
絶縁膜３５を形成する。

【０００９】然しながら、当該特公平７−１１１９６２
号公報に開示されたトレンチ素子分離絶縁膜の平坦化方
法を用いたとしても、実際的には、数μｍ乃至数十μｍ
のＬ／Ｓパターンと数百μｍのＬ／Ｓパターンとが混在
する半導体装置を、パターンの粗密に依存しないように
完全に平坦化することは困難で、シリコン窒化膜３２ま
で研磨を行うと、広い幅のトレンチ素子分離絶縁膜のオ
ーバーポリッシング（ディッシング）は抑制できるが、
例えば、図４と同様の工程を示した図５の（ｄ）に見ら
れる様に、広い幅の素子領域上では研磨速度が遅いた
め、十分に研磨されないアンダーポリッシングの状態と
なってしまう。

【００１０】尚、特開平９−１６２１４４号公報には、
ＣＭＰにより層間絶縁膜を平坦化する際に、当該層間絶
縁膜の凸部分にＡｓイオン等を注入して軟化させ、凸部
分以外との研磨選択比を高める事で、凸部分以外でのデ
ィッシングの発生を防止する事が開示されているが、本
発明に於ける様に、圧縮弾性率が８０％以上の高硬質研
磨パッドの使用に際して、被研磨膜体に研磨促進剤を注
入する事で、これらの相乗的な効果を発現させて、被研
磨表面の段差が１００Å又はそれ以下、ディッシング量
が１００Å又はそれ以下の平坦度を得るという、意想外
の効果を発揮する技術については全く開示がない。

【００１１】

【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、数μｍ乃至数十
μｍのＬ／Ｓパターンと数百μｍのＬ／Ｓパターンとが
混在する様な場合にも、この様なパターンの粗密に依存
せずに、半導体基板上に形成された、表面に凹凸を有す
る被研磨膜体の表面を、オーバーポリッシング（ディッ
シング）やアンダーポリッシングを起さずに、ＣＭＰに
より略完全に平坦化する事が出来る半導体装置の製造方
法を提供するものである。

【００１２】

【課題を解決するための手段】本発明は上記した目的を
達成する為、基本的には以下に記載されたような技術構
成を採用するものである。

【００１３】即ち、本発明に係る第１の態様としては、
半導体基板上に形成された、表面に凹凸を有する被研磨
膜体の表層部分に研磨促進剤を注入し、然る後に当該被
研磨膜体を圧縮弾性率が８０％又はそれ以上の研磨パッ
ドを用いる化学的機械的研磨（ＣＭＰ）法により研磨す
る半導体装置の製造方法である。

【００１４】又、本発明に係る第２の態様としては、半
導体基板上に形成された、表面に凹凸を有する被研磨膜
体の表層部分に研磨促進剤を注入し、その後当該被研磨
膜体上に、当該被研磨膜体よりも研磨速度の遅い物質か
ら成る保護膜体を積層形成し、然る後に当該保護膜体及
び当該被研磨膜体を圧縮弾性率が８０％又はそれ以上の
研磨パッドを用いるＣＭＰ法により研磨する半導体装置
の製造方法である。

【００１５】

【発明の実施の形態】本発明にかかる当該半導体装置の
製造方法は、上記したような構成を採用しており、その
特徴は、被研磨膜体に研磨促進剤を注入し、然る後に当
該被研磨膜体を圧縮弾性率が８０％又はそれ以上の研磨
パッドを用いるＣＭＰ法により研磨する事で、オーバー
ポリッシング（ディッシング）やアンダーポリッシング
を起さずに、被研磨膜体を略完全に平坦化する事が可能
となる。

【００１６】ここで、当該圧縮弾性率とは、図６により
説明した様に、当該研磨パッドが、研磨操作開始時に、
当該被研磨膜体から離隔して、無負荷の状態の厚みをＴ
１、研磨操作中に、当該被研磨膜体に当接して、圧縮変
形された状態の厚みをＴ２、研磨操作が終了し、当該被
研磨膜体から再び離隔して、圧縮変形が回復された状態
の厚みをＴ３としたときの、当該圧縮変形の量に対する
当該変形回復の量の度合いを百分率で表したものであ
り、通常は当該研磨パッドが初めて使用されたときの測
定で、当該圧縮弾性率を決定する。詳しい測定原理は、
「ＣＭＰのサイエンス」、第４章、サイエンスフォーラ
ム社発行（１９９７）に掲載されている。従って、圧縮
弾性率が８０％又はそれ以上と高い事は、当該研磨パッ
ドが圧縮変形しにくく、高硬質である事を意味する。
尚、かかる研磨パッドとしては、当業界に於いて公知
の、例えば弾性発泡体と研磨布との２層構造のものなど
を使用する事が出来る。

【００１７】本発明者のこれ迄の見解では、この様な高
硬質の研磨パッドを使用すると、研磨の均等化は容易と
なる可能性があるものの、下地の半導体基板に機械的応
力が加わり、例えばルールが０．５μｍといった微細な
素子領域に機械的なダメージを与え、ＭＯＳトランジス
タ等素子の特性及び信頼性を大幅に悪化させる可能性が
大きい為、使用する研磨パッドの候補とはなり難いもの
であった。

【００１８】然しながら、本発明者は、当該下地の半導
体基板への機械的応力を緩和する方策について鋭意検討
し、且つ実験を重ねた結果、かかる高硬質の研磨パッド
を使用する前提条件として、半導体基板上に形成された
当該被研磨膜体の表層部分の全域、ないしは凸部分等特
定の部位に研磨促進剤を注入する事で、当該高硬質研磨
パッドを使用したときの研磨量が飛躍的に向上する事、
つまり、圧縮弾性率が低い従来の硬質研磨パッドを使用
した場合には見られない程に、格段に研磨量が増大する
事、又その上、意想外にも、パターンの粗密にばらつき
がある場合にも、これら研磨促進剤の注入と高硬質研磨
パッドの使用により、粗なパターンにおいても、密なパ
ターンにおいても段差の極めて少ない表面が得られ、し
かもオーバーポリッシング（ディッシング）やアンダー
ポリッシングも著しく低減するという知見を得て、本発
明を完成するに至った。

【００１９】即ち、図７には、本発明に係る例えば当該
圧縮弾性率が９２％の高硬質研磨パッドを使用して、研
磨促進剤の注入をしていないシリコン酸化膜（アンドー
プＳｉＯ₂）と、ＴＥＯＳ・ＢＰＳＧ膜とを研磨した場
合の研磨量を比較して示した。図から明らかな様に、研
磨促進剤としてホウ素（Ｂ）及びリン（Ｐ）を含有する
ＴＥＯＳ・ＢＰＳＧ膜の場合には、不純物を含有しない
被研磨膜体よりも研磨量が約３倍も速い事が分った。

【００２０】又、図８に示した様に、本発明に係る高硬
質研磨パッド及び従来の普通硬質研磨パッドを使用し
て、以下の実施例において詳述するとおり、１０μｍの
Ｌ／Ｓパターンと３ｍｍ□擬似大面積パターンの各トレ
ンチ素子分離絶縁膜を研磨したあとの、表面の段差を比
較して示しているが、圧縮弾性率８０％又はそれ以上、
例えば９２％の本発明に係る高硬質研磨パッドを使用す
ると、パターンの粗密に依存せずに、４分程度で段差は
１００Å以下と格段に低減され、又図４及び図５に示し
た従来の方法の様に、擬似大面積パターンでアンダーポ
リッシングを生ずるという不都合も生じないことが分っ
た。この現象を利用する事により、広い素子領域におい
ても被研磨膜体の凸部分を選択的に研磨する事が可能と
なる。これに対し、圧縮弾性率が８０％未満、例えば７
０％の硬質研磨パッドでは、４分の研磨を行っても、特
に擬似大面積のパターンでは段差が１０００Åもあり、
これ以上の長時間の研磨を行っても段差は低減されな
い。

【００２１】本発明に於いて使用する当該研磨促進剤
は、例えば当該被研磨膜体の組織や結晶構造、硬さなど
を変化させる事で、当該被研磨膜体の研磨速度を高める
能力を有するものであれば良く、例えばアルコール、ア
ルデヒド等の有機溶剤を塗布浸透させるなどしてもよい
が、当該被研磨膜体が当該半導体基板上に形成されたシ
リコン、又はシリコン酸化物、シリコン窒化物等のシリ
コン化合物から成る膜体である場合には、当該シリコン
用の不純物、即ち、当該シリコン又はシリコン化合物か
ら成る膜体の結晶組織中に侵入して、当該シリコン又は
シリコン化合物から成る膜体の硬度を低下させる事が出
来る、例えばホウ素、リン、ヒ素等から選ばれる１又は
それ以上の不純物である事が好ましい。

【００２２】又、本発明がめざす当該被研磨膜体の平坦
化の為には、当該研磨促進剤を当該被研磨膜体の凸部分
に選択的に注入する事が好ましく、又当該選択的注入の
具体的方法としては、例えば回転斜めイオン注入法を用
いる事が好ましい。

【００２３】更に、本発明に於いて、当該被研磨膜体は
半導体基板上記形成された、表面に凹凸を有する膜体で
あれば何れであってもよいが、前記従来の技術の項でも
詳述した様に、トレンチ埋め込み絶縁膜である場合に一
層効果的であり、その場合、当該被研磨膜体が例えばＲ
Ｆバイアス等のバイアスを印加するＣＶＤ法等のバイア
ス印加成膜法により形成された、例えばシリコン酸化膜
等の、表面に特有の山形凸状部を有する膜体である場合
に、特に効果的である。然しながら、当該被研磨膜体と
しては、そのほか、例えば単層配線や多層配線における
各層の配線間や層間に形成される絶縁膜など他の膜体で
も、本発明を適用する事が出来る。

【００２４】或いは、当該被研磨膜体は、当該被研磨膜
体の成膜中に当該不純物を注入した、例えば前述のＴＥ
ＯＳ・ＢＰＳＧ膜等の膜体であってもよい。当該ＴＥＯ
Ｓ・ＢＰＳＧ膜は、ＣＶＤ法により、例えばテトラエト
キシオルトシリケート（ＴＥＯＳ）、ジボラン、ホスフ
ィン、及び必要に応じてオゾンを反応させる事により得
られるものである。尚、当該成膜中に当該不純物を注入
した被研磨膜体の場合には、当該成膜後に同種又は異種
の研磨促進剤を注入する事も出来るし、或いは注入しな
くともよい。

【００２５】本発明により、当該被研磨膜体の研磨によ
り、当該被研磨膜体の表面を、例えば当該半導体基板の
全域に亘って略完全に平坦化する事が可能であり、例え
ば、当該被研磨膜体の上面が当該シリコン半導体基板の
表面と１つの平面を形成する様に、当該被研磨膜体の上
面を研磨平坦化して、素子分離領域を形成する、前述し
たトレンチ埋め込みシリコン酸化膜の場合などに、最終
的に表面の段差が１００Å又はそれ以下、ディッシング
量が１００Å又はそれ以下の平坦度を得る事が出来る。

【００２６】

【実施例】次に、本発明に係る半導体装置の製造方法の
具体例について、図面を参照しながら、更に詳細に説明
する。

【００２７】図１及び図２は、夫々本発明に係る半導体
装置の製造方法の、一具体例の工程を説明する為の断面
図である。尚、図１及び図２に示す断面図は、数十μｍ
オーダーのＬ／Ｓパターン部と数百μｍオーダーのＬ／
Ｓパターン部が混在するマスクレイアウトについて示し
てある。

【００２８】先ず、図１（ａ）に示した様に、例えばｐ
型のシリコン半導体基板１上に順次、厚みが例えば５０
ナノメートルのシリコン酸化膜２と、必要に応じて、厚
みが例えば１００ナノメートルの、例えばシリコン窒化
膜から成る研磨保護膜３を形成する。次いで、当該シリ
コン酸化膜２及び研磨保護膜３をマスクとして、フォト
リソグラフィと反応性イオンエッチングにより、深さが
例えば３００ナノメートルのトレンチＡ₁を形成し、更
に、熱酸化法又はＣＶＤ法により当該トレンチ内に厚み
が例えば１０ナノメートルのシリコン酸化膜４を形成す
る。このシリコン酸化膜４は、当該トレンチＡ₁の内壁
の形状を修正するものであるが、必ずしも必要ではな
い。

【００２９】次に、例えばバイアス印加ＣＶＤ法によ
り、厚みが例えばトレンチ深さの１乃至１０倍で、具体
的には例えば１０００ナノメートルのトレンチ埋め込み
シリコン酸化膜５を堆積する。次に、例えば８０゜回転
斜めイオン注入により、例えばホウ素６をトレンチ埋め
込みシリコン酸化膜５の表層部分、とりわけ表面凸部の
特に先端部分７に多量に注入される様に、ドーズ量を例
えば５Ｅ１５ｃｍ^-2としてドーピングして、図１（ｂ）
の状態とする。この状態から、圧縮弾性率が８０％又は
それ以上、具体的には例えば９２％の研磨パッドを用い
て、下地の研磨保護膜３が露出する迄、研磨を行う。そ
の際、例えば中性のコロイダルシリカやアルカリ性のコ
ロイダルシリカを分散させたスラリーを研磨剤として用
いる。図１（ｂ）に示した研磨の初期には、数百μｍＬ
／Ｓのオーダーのパターン部は数十μｍのオーダーのＬ
／Ｓパターン部に比べて研磨速度が遅いが、トレンチ埋
め込みシリコン酸化膜５の表層部分にホウ素６がドーピ
ングされいる事と、圧縮弾性率が８０％又はそれ以上の
研磨パッドを用いて研磨を行っていることにより、凹部
のトレンチ埋め込み絶縁膜５を殆ど研磨することなく、
凸部のシリコン酸化膜５を選択的に研磨する事が出来
る。

【００３０】引き続いて研磨を行うと、図１（ｃ）に示
した様に、数十μｍのオーダーのＬ／Ｓパターン部は段
差が殆ど無くなってしまうため、研磨速度は低下する。
一方、数百μｍのオーダーのＬ／Ｓパターン部も圧縮弾
性率が８０％又はそれ以上の研磨パッドを用いて研磨を
行っていることにより、凸部のトレンチ埋め込みシリコ
ン酸化膜５を効率良く、且つ選択的に研磨する事が出
来、略平坦な形状となる。更に、研磨を行うと、図１
（ｄ）に示した様に、素子分離領域のみにトレンチ埋め
込みシリコン酸化膜５が形成され、更に研磨を行って、
最終的には、当該シリコン酸化膜の状面が、当該半導体
基板１の表面と同一の平面を形成する様なトレンチ素子
分離シリコン酸化膜５が完成する。その際、基板１の段
差を１００Å又はそれ以下、ディッシング量を１００Å
又はそれ以下の略完全な平坦化を達成する事が出来た。

【００３１】次に、図２に示した具体例について説明す
ると、先づ、図２（ａ）に示した様に、図１の例と同様
にして、例えばｐ型のシリコン半導体基板１１上に、厚
みが例えば１０ナノメートルのシリコン酸化膜１２と厚
みが例えば２００ナノメートルのシリコン窒化膜１３を
形成する。次いで、当該シリコン酸化膜１２及びシリコ
ン窒化膜１３をマスクとして、フォトリソグラフィと反
応性イオンエッチングにより、深さが例えば５００ナノ
メートルのトレンチ溝Ａ₂を形成し、更に当該トレンチ
Ａ₂内を熱酸化して、厚みが例えば２０ナノメートルの
シリコン酸化膜１４を形成する。次に、例えば熱ＣＶＤ
法により１０００ナノメートルのトレンチ埋め込みシリ
コン酸化膜１５を堆積する。次いで、例えば７０゜回転
斜めイオン注入によりホウ素１６を、酸化膜１５の凸部
先端部１７に多く含まれる様に、ドーズ量を例えば１Ｅ
１６ｃｍ^-2としてドーピングする。

【００３２】次に、当該トレンチ埋め込みシリコン酸化
膜１５上に、厚みが例えば１０ナノメートルのシリコン
窒化膜から成る、研磨保護膜１８を形成する。次に、図
２（ｂ）に示した様に、圧縮弾性率が８０％又はそれ以
上の研磨パッドを用いて初期研磨を行う。この際、中性
のコロイダルシリカやアルカリ性のコロイダルシリカを
分散させたスラリーを研磨剤として用いる。数十μｍオ
ーダーのＬ／Ｓパターン部は研磨速度が早い為、段差は
すぐに低減されるが、数百μｍオーダーのＬ／Ｓパター
ン部はこれに比べて研磨速度が遅いため、段差は低減さ
れ難い。

【００３３】引き続いて研磨を行うと、図２（ｃ）に示
した様に、数十μｍＬ／Ｓオーダーのパターン部は段差
が殆ど無くなってしまうため、研磨速度は低下する。一
方、数百μｍオーダーのＬ／Ｓパターン部は、凸部表面
に多くホウ素１６がドーピングされている事、及び圧縮
弾性率が８０％又はそれ以上の研磨パッド用いて研磨を
行っている事により、凹部のシリコン窒化膜１８を殆ど
研磨する事なく、凸部のトレンチ埋め込みシリコン酸化
膜を効率良く、かつ選択的に研磨する事が出来る。

【００３４】更に研磨を行うと、図２（ｄ）に示した様
に、素子分離領域のみにトレンチ埋め込みシリコン酸化
膜１５が形成される。

【００３５】尚、上記の例では、当該被研磨膜体よりも
研磨速度の遅い物質から成る保護膜体として、シリコン
窒化膜を使用したが、本発明に於いて使用する当該保護
膜体はこれに限定されず、例えば被研磨膜体であるシリ
コン酸化膜よりも研磨速度の遅い、例えば別種製法に基
づくシリコン酸化膜を当該保護膜体として用いる事など
が可能である。又、以上の実施例に於いては、使用する
半導体基板をシリコン半導体基板としたが、他種の半導
体基板の場合でも同様の効果が得られる。

【００３６】

【発明の効果】本発明に係る半導体装置の製造方法は、
上記したような技術構成を採用しているので、被研磨膜
体に研磨促進剤を注入し、然る後に当該被研磨膜体を圧
縮弾性率が８０％又はそれ以上の研磨パッドを用いるＣ
ＭＰ法により研磨する事で、オーバーポリッシング（デ
ィッシング）やアンダーポリッシングを起さずに、被研
磨膜体を略完全に平坦化する事が可能となる。

【図面の簡単な説明】

図１及び図２は本発明方法の工程を説明するための断面
図、図３、図４、図５は従来例を説明するたの断面図で
ある。また、図６は不純物濃度と研磨速度の関係を示す
図、図７は研磨パッドと段差低減の関係を示す図であ
る。

【図１】本発明の半導体装置の製造方法の一具体例の工
程を説明するための断面図である。

【図２】本発明の半導体装置の製造方法の他の具体例の
工程を説明する為の断面図である。

【図３】従来の半導体装置の製造方法の工程を説明する
為の断面図である。

【図４】従来の半導体装置の製造方法の工程を説明する
為の断面図である。

【図５】従来の半導体装置の製造方法の工程を説明する
為の断面図である。

【図６】本発明に於いて使用する高硬質研磨パッドの圧
縮弾性率の計算方法を説明する為の模式図である。

【図７】本発明に於ける被研磨膜体の研磨速度を示した
グラフであある。

【図８】本発明に於ける研磨による段差の消滅速度を従
来例との比較で示したグラフである。

【符号の説明】

１、１１、２１半導体基板２、１２、２２シリコン酸化膜３、１３、２３研磨保護膜Ａ₁、Ａ₂、Ａ₃、Ａ₄、Ａ₅トレンチ４、１４、２４シリコン酸化膜５、１５、２５トレンチ溝埋め込み絶縁膜６、１６、２６回転斜めイオン注入７、１７、２７不純物がドーピングされた部分１８保護膜体

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成された、表面に凹凸
を有する被研磨膜体の表層部分に研磨促進剤を注入し、
然る後に当該被研磨膜体を圧縮弾性率が８０％又はそれ
以上の研磨パッドを用いる化学的機械的研磨法により研
磨する事を特徴とする半導体装置の製造方法。
【請求項２】半導体基板上に形成された、表面に凹凸
を有する被研磨膜体の表層部分に研磨促進剤を注入し、
その後当該被研磨膜体上に、当該被研磨膜体よりも研磨
速度の遅い物質から成る保護膜体を積層形成し、然る後
に当該保護膜体及び当該被研磨膜体を圧縮弾性率が８０
％又はそれ以上の研磨パッドを用いる化学的機械的研磨
法により研磨する事を特徴とする半導体装置の製造方
法。
【請求項３】当該被研磨膜体がシリコン又はシリコン
化合物から成り、且つ当該研磨促進剤がシリコン用の不
純物である事を特徴とする請求項１又は２に記載の半導
体装置の製造方法。
【請求項４】当該不純物がホウ素、リン及びヒ素から
選ばれる１又はそれ以上の不純物である事を特徴とする
請求項３に記載の半導体装置の製造方法。
【請求項５】当該研磨促進剤を当該被研磨膜体表面の
凸部分に選択的に注入する事を特徴とする請求項１乃至
４の何れかに記載の半導体装置の製造方法。
【請求項６】当該被研磨膜体の表層部分への不純物の
ドーピングを、回転斜めイオン注入法により行う事を特
徴とする請求項３又は４に記載の半導体装置の製造方
法。
【請求項７】当該被研磨膜体が当該半導体基板の表層
部分に穿設されたトレンチ内に形成されたトレンチ埋め
込み絶縁膜である事を特徴とする請求項１乃至６の何れ
かに記載の半導体装置の製造方法。
【請求項８】当該被研磨膜体がバイアス印加成膜法に
より形成された膜体である事を特徴とする請求項１乃至
７の何れかに記載の半導体装置の製造方法。
【請求項９】当該被研磨膜体がバイアス印加成膜法に
より形成されたシリコン酸化膜である事を特徴とする請
求項８に記載の半導体装置の製造方法。
【請求項１０】当該被研磨膜体の成膜中に当該不純物
のドーピングを行う事を特徴とする請求項３乃至９の何
れかに記載の半導体装置の製造方法。
【請求項１１】当該被研磨膜体がＴＥＯＳ・ＢＰＳＧ
膜である事を特徴とする請求項１０に記載の半導体装置
の製造方法。
【請求項１２】当該研磨により、当該被研磨膜体表面
の段差が１００Å又はそれ以下、ディッシング量が１０
０Å又はそれ以下とする事を特徴とする請求項１乃至１
１に記載の半導体装置の製造方法。