JP3140931B2 - 昇圧電源発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置等におい
て、所定の昇圧電位を生成する昇圧電源発生回路に関す
るものである。

【０００２】

【従来の技術】従来の昇圧電源発生回路は、複数段の充
電用キャパシタと、それらキャパシタにそれぞれ接続さ
れ、前段のキャパシタの一方の電極の電位をゲート入力
してオン，オフ動作する複数のＮＭＯＳトランジスタ
（以下単に「ＮＭＯＳ」という。）で構成されている。
ＮＭＯＳがオン状態となることにより、次段のキャパシ
タに電荷が転送される。各段のキャパシタの他方の電極
には２系統のパルスが与えられ、キャパシタが充電され
る。電荷が次段のキャパシタに転送される毎に、昇圧電
位が生成され、最終段のキャパシタに接続されたＮＭＯ
Ｓから、所望の昇圧電位Ｖｐｐが出力される。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
昇圧電源発生回路おいては、次の（１）及び（２）のよ
うな課題があった。 （１） 各充電用キャパシタに蓄えられた電荷が順次伝
達され、最終段の充電用キャパシタから最終の昇圧電位
Ｖｐｐが出力されるので、その昇圧電位Ｖｐｐを出力し
ている間には、最終段の充電用キャパシタに充電を行う
ことができない。そのため、最終段のキャパシタに供給
される電荷が不足し、接続される負荷の電荷消費量によ
っては、出力電位の低下が激しく、所望の電位が得られ
ないケースがあった。 （２） 図２はＮＭＯＳの断面を示す図である。図２の
ＮＭＯＳは、従来の昇圧電源発生回路の最終段のＮＭＯ
Ｓであり、Ｐ型基板１にＮウエル２が形成されている。
Ｐ型基板１中に、ＮＭＯＳのドレイン３とソース４とバ
ックゲート用アクティブ領域６とが形成され、ドレイン
３とソース４の間にゲート５が形成される。最終段の充
電用キャパシタＣ１がソース４及びゲート５に接続さ
れ、ゲート５に与えられた電位でＮＭＯＳがオン状態と
なって、ドレイン３から昇圧電位Ｖｐｐが出力される構
成である。ところが、基板１とＮウエル２とＮＭＯＳの
ソース４の間には、図２のような寄生トランジスタ７が
存在する。充電用キャパシタＣ１から与えられる電位が
低く、寄生トランジスタ７のベース・エミッタ間電圧
が、ビルトインポテンシャルよりも大きくなると、寄生
トランジスタ７がオン状態となる。そのため、Ｎウエル
２からソース４に電流が抜けて、昇圧の効率が悪くな
る。また、最悪のケースにはラッチアップに至り、発熱
で昇圧電源発生回路が破壊されることもある。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明は、昇圧電源発生回路において、出力ノード
と、電源電位よりも高い昇圧電位が現れる昇圧ノード
と、前記電源電位及び前記電源電位よりも高い電位を有
する第１の制御信号を受信する第１の制御電極を有し、
前記出力ノードと前記昇圧ノードとの間に接続されたＰ
ＭＯＳトランジスタ（以下単に「ＰＭＯＳ」という。）
であって、前記第１の制御信号の電位と前記出力ノード
の電位とに応答して前記昇圧ノードに現れる昇圧電位を
前記出力ノードに転送するＰＭＯＳと、前記電源電位及
び前記電源電位よりも高い電位を有する第２の制御信号
であって前記第１の制御信号に対して逆相の第２の制御
信号を受信する第２の制御電極を有し、前記ＰＭＯＳに
並列に接続され、前記第２の制御信号の電位と前記出力
ノードの電位とに応答して前記昇圧ノードに現れる昇圧
電位を前記出力ノードに転送するＮＭＯＳと、前記第１
の昇圧ノードに前記昇圧電位を供給する昇圧電位供給回
路とを有している。

【０００５】

【作用】本発明によれば、昇圧電位供給回路により、電
源電位よりも高い昇圧電位が昇圧ノードに供給される。
第１の制御信号の電位と出力ノードの電位とに応答して
ＰＭＯＳにより、昇圧ノード上の昇圧電位が出力ノード
に転送される。さらに、第１の制御信号に対して逆相の
第２の制御信号の電位と出力ノードの電位とに応答して
ＮＭＯＳにより、昇圧ノード上の昇圧電位が出力ノード
に転送される。

【０００６】

【実施例】（実施例） 図１は、本発明の実施例を示す昇圧電源発生回路の回路
図である。この昇圧電源発生回路は、信号発生回路１０
とチャージポンプ回路２０とで構成されている。信号発
生回路１０は、互いに相補的な第１，第２のパルスφ
１，φ２と、互いに相補的な第３，第４のパルスφ３，
φ４と、互いに相補的な第５，第６のパルスφ５，φ６
と、互いに相補的な第７，第８のパルスφ７，φ８と
を、発生する機能を有している。チャージポンプ回路２
０はパルスφ１〜φ８を受け、所定の昇圧電位（例え
ば、昇圧電圧）Ｖｐｐを出力ノード（例えば、出力用ノ
ード）Ｎout から出力するものである。チャージポンプ
回路２０には、パルスφ１を受けて昇圧ノード（例え
ば、第１のノード）Ｎ１を昇圧する第１の昇圧手段のキ
ャパシタ２１と、パルスφ２を受けて昇圧ノード（例え
ば、第２のノード）Ｎ２を昇圧する第２の昇圧手段のキ
ャパシタ２２と、パルスφ３を受けて第３のノードＮ３
を昇圧する第３の昇圧手段のキャパシタ２３と、パルス
φ４を受けて第４のノードＮ４を昇圧する第４の昇圧手
段のキャパシタ２４と、パルスφ５を受けて第５のノー
ドＮ５を昇圧する第５の昇圧手段のキャパシタ２５と、
パルスφ６を受けて第６のノードＮ６を昇圧する第６の
昇圧手段のキャパシタ２６と、パルスφ７を受けて第７
のノードＮ７を昇圧する第７の昇圧手段のキャパシタ２
７と、パルスφ８を受けて第８のノードＮ８を昇圧する
第８の昇圧手段のキャパシタ２８とが、設けられてい
る。

【０００７】また、このチャージポンプ回路２０には、
ノードＮ３の電位に制御されてノードＮ２をプリチャー
ジする第１のプリチャージ回路のＮＭＯＳ３２と、ノー
ドＮ４の電位に制御されてノードＮ１をプリチャージす
る第２のプリチャージ回路のＮＭＯＳ３１と、電源電位
ＶＣＣ、及びノードＮ３の電位に制御されてノードＮ４
をプリチャージする第３のプリチャージ回路のＮＭＯＳ
３４，３８と、電源電位ＶＣＣ、及びノードＮ４の電位
に制御されてノードＮ３をプリチャージする第４のプリ
チャージ回路のＮＭＯＳ３３，３７と、ノードＮ３の電
位に制御されてノードＮ５（このノードＮ５上の信号が
第１の制御信号）をプリチャージする第５のプリチャー
ジ回路のＮＭＯＳ３５と、ノードＮ４の電位に制御され
てノードＮ６（このノードＮ６上の信号が第３の制御信
号）をプリチャージする第６のプリチャージ回路のＮＭ
ＯＳ３６と、ノードＮ４の電位により制御されてノード
Ｎ７（このノードＮ７上の信号が第２の制御信号）をプ
リチャージする第７のプリチャージ回路のＮＭＯＳ３９
と、ノードＮ３の電位により制御されてノードＮ８（こ
のノードＮ８上の信号が第４の制御信号）をプリチャー
ジする第８のプリチャージ回路のＮＭＯＳ４０とが、設
けられている。さらに、各ノードＮ１，Ｎ２の昇圧電位
をノードＮout にそれぞれ出力する第１，第２の出力回
路のＰＭＯＳ４１、ＮＭＯＳ４２と、第３，第４の出力
回路であるＰＭＯＳ４３、ＮＭＯＳ４４とが、設けられ
ている。

【０００８】このようなチャージポンプ回路２０の各素
子は、次のような接続関係になっている。即ち、キャパ
シタ２１の一方の電極には、信号発生回路１０からパル
スφ１が入力され、他方の電極がノードＮ１に接続され
ている。これらの信号発生回路１０内のパルスφ１発生
部及びキャパシタ２１により、昇圧電位供給回路が構成
されている。キャパシタ２２の一方の電極には、信号発
生回路１０からパルスφ２が入力され、他方の電極はノ
ードＮ２に接続されている。これらの信号発生回路１０
内のパルスφ１，φ２発生部及びキャパシタ２１，２２
により、他の昇圧電位供給回路が構成されている。キャ
パシタ２３の一方の電極には、信号発生回路１０からパ
ルスφ３が入力され、他方の電極がノードＮ３に接続さ
れている。キャパシタ２４の一方の電極には、信号発生
回路１０からパルスφ４が入力され、他方の電極がノー
ドＮ４に接続されている。キャパシタ２５の一方の電極
には、信号発生回路１０からパルスφ５が入力され、他
方の電極はノードＮ５に接続されている。キャパシタ２
６の一方の電極には、信号発生回路１０からパルスφ６
が入力され、他方の電極がノードＮ６に接続されてい
る。キャパシタ２７の一方の電極には、信号発生回路１
０からパルスφ７が入力され、他方の電極はノードＮ７
に接続されている。キャパシタ２８の一方の電極には、
信号発生回路１０からパルスφ８が入力され、他方の電
極がノードＮ８に接続されている。

【０００９】ノードＮ１には、各ＮＭＯＳ３１，４２の
ソースとＰＭＯＳ４１のドレインとがそれぞれ接続さ
れ、ノードＮ２には、ＮＭＯＳ３２，４４のソースとＰ
ＭＯＳ４３のドレインとが接続されている。ノードＮ３
には、ＮＭＯＳ３３，３７のソースと、ＮＭＯＳ３５の
ゲートとが接続され、ノードＮ４には、ＮＭＯＳ３４，
３８のソースと、ＮＭＯＳ３６のゲートとが接続されて
いる。ノードＮ５には、ＮＭＯＳ３５のソースと、ＰＭ
ＯＳ４１の第１の制御電極であるゲートとが接続され、
ノードＮ６には、ＮＭＯＳ３６のソースと、ＰＭＯＳ４
３の第３の制御電極であるゲートとが接続されている。
ノードＮ７には、ＮＭＯＳ３９のソースと、ＮＭＯＳ４
２の第２の制御電極であるゲートとが接続され、ノード
Ｎ８には、ＮＭＯＳ４０のソースと、ＮＭＯＳ４４の第
４の制御電極であるゲートとが接続されている。各ＮＭ
ＯＳ３１，３２，３３，３４，３５，３６，３７，３
８，３９，４０のドレインは、電源電位ＶＣＣに接続さ
れ、そのうちのＮＭＯＳ３３及びＮＭＯＳ３４のゲート
が、それぞれ電源電位ＶＣＣに接続されている。ＰＭＯ
Ｓ４１，４３のソース、及びＮＭＯＳ４２，４４のドレ
インは、ノードＮout に接続されている。

【００１０】図３は、図１の昇圧電源発生回路の動作波
形を示す図であり、この図３を参照しつつ昇圧電源発生
回路の動作を説明する。図３には、各パルスφ１〜φ８
の電位及び各ノードＮ１〜Ｎ８における各電位レベルが
それぞれ示されている。図３中のｔ１〜ｔ５は時刻を表
し、ＶＣＣは電源電位を表し、ＶＳＳは接地電位を表し
ている。Ｖｐｐは図示しない負荷回路に与えられる昇圧
電位を示している。図１の昇圧電源発生回路において、
各ＮＭＯＳ３１〜４０及びＮＭＯＳ４２，４４の閾値電
位差をＶｔｎ、ＰＭＯＳ４１，４３の閾値電位差をＶｔ
ｐとしたとき、時刻ｔ１において、パルスφ１の電位は
ＶＳＳ、パルスφ２の電位はＶＣＣ、パルスφ３の電位
はＶＳＳ、パルスφ４の電位はＶＣＣ、パルスφ５の電
位はＶＣＣ、パルスφ６の電位はＶＳＳ、及びパルスφ
７の電位はＶＳＳ、パルスφ８の電位はＶＣＣである。
そして、ノードＮ１の電位はＶＣＣ、ノードＮ２の電位
はＶｐｐ、ノードＮ３の電位はＶＣＣ、ノードＮ４の電
位は２ＶＣＣ、ノードＮ５の電位は２ＶＣＣ、ノードＮ
６の電位はＶＣＣ、ノードＮ７の電位はＶＣＣ、ノード
Ｎ８の電位は２ＶＣＣ、ノードＮout の電位はＶｐｐ
に、それぞれなっている。

【００１１】時刻ｔ２に、パルスφ４の電位がＶＣＣか
らＶＳＳに遷移すると、キャパシタ２４がノードＮ４の
電位をＶＣＣの電位にする。このとき、ノードＮ４の電
位がＶＣＣ＋Ｖｔｎ以下になると、ＮＭＯＳ３１，３
６，３７，３９がオフし、ノードＮ１，Ｎ３，Ｎ６及び
ノードＮ７が、電源ＶＣＣから切り離される。時刻ｔ３
にパルスφ６の電位がＶＳＳからＶＣＣに、パルスφ８
の電位がＶＣＣからＶＳＳに、それぞれ遷移する。よっ
て、キャパシタ２６がノードＮ６の電位を２ＶＣＣに
し、キャパシタ２８がノードＮ８の電位をＶＣＣにす
る。このとき、ノードＮ６の電位がＶｐｐ−Ｖｔｐ以上
になるとＰＭＯＳ４３がオフし、ノードＮ２とノードＮ
out が切り離される。一方、ノードＮ８の電位がＶｐｐ
＋Ｖｔｎ以下になるとＮＭＯＳ４４がオフし、ノードＮ
２とノードＮout が切り離される。また、パルスφ１の
電位がＶＳＳからＶＣＣに遷移すると、キャパシタ２１
がノードＮ１を２ＶＣＣにする。

【００１２】時刻ｔ４で、パルスφ５の電位がＶＣＣか
らＶＳＳに、パルスφ７の電位がＶＳＳからＶＣＣにそ
れぞれ遷移すると、キャパシタ２５がノードＮ５の電位
をＶＣＣ、キャパシタ２７がノードＮ７の電位を２ＶＣ
Ｃに充電する。このとき、ノードＮ５の電位が２ＶＣＣ
−Ｖｔｐ以下になると、ＰＭＯＳ４１がオンし、ノード
Ｎ１つまりキャパシタ２１に蓄えられた電荷を用いてノ
ードＮout を昇圧する。同時に、ノードＮ１は電荷を放
出するので、このノードＮ１の電位がノードＮout と同
電位となる。また、ノードＮout の電位が２ＶＣＣ−Ｖ
ｔｎ以下のとき、ノードＮ７の電位が２ＶＣＣになる
と、ＮＭＯＳ４２がオンし、ノードＮ１及びキャパシタ
２１に蓄積された電荷によって、ノードＮout を昇圧す
る。次に、パルスφ３の電位がＶＳＳからＶＣＣに遷移
すると、キャパシタ２３がノードＮ３の電位を２ＶＣＣ
に充電する。このとき、ノードＮ３の電位がＶＣＣ＋Ｖ
ｔｎ以上になるとＮＭＯＳ３２がオンし、ノードＮ２の
電位がＶＣＣとなるまで電荷が放電される。時刻ｔ５に
おいて、パルスφ２の電位がＶＣＣからＶＳＳに遷移す
と、キャパシタ２２がノードＮ２を放電させようとする
が、ＮＭＯＳ３２が、オンしているためにＶＣＣに充電
されたままである。以後、このチャージポンプ回路２０
は、パルスφ１，φ３，φ５，φ７と、それらのパルス
と相補的なパルスφ２，φ４，φ６，φ８を受けて、ｔ
１からｔ５間の動作を交互に繰り返すことにより、ノー
ドＮout に所望の昇圧電位Ｖｐｐを発生する。

【００１３】以上のように、この実施例の昇圧電源発生
回路によれば、次の（１），（２）のような利点を有し
ている。 （１） ノードＮout に放電して該ノードＮout を昇圧
する手段が、キャパシタ２１，２２の２個であり、パル
スφ１〜φ８の供給タイミングを適切に行うことによ
り、ノードＮout に対する十分な電荷供給が可能とな
り、所望の昇圧電位得ることができる。 （２） 昇圧電位を出力用ノードＮout に伝達する出力
回路は、ＰＭＯＳ４１とこれに並列のＮＭＯＳ４２と、
ＰＭＯＳ４３とこれに並列ＮＭＯＳ４４でそれぞれ構成
している。そのため、昇圧電位ＶｐｐをＶＣＣ＋Ｖｔｐ
程度のレベルに制御しようとする場合でも、安定した昇
圧電位を得ることができる。昇圧電位ＶｐｐをＶＣＣ＋
Ｖｔｐ程度のレベルに制御しようとする場合において、
接続される負荷の電荷消費によって、ノードＮout の電
位がＶＣＣ＋Ｖｔｐまで下がり、オン状態であった例え
ばＰＭＯＳ４１がオフする。しかし、本実施例では、こ
のとき、ＮＭＯＳ４２がオン状態となっているので、キ
ャパシタ２１の電荷をノードＮout に供給することがで
きる。即ち、ＶＣＣ＋Ｖｔｐ程度のレベルの昇圧電位を
安定して負荷に与えることができる。

【００１４】（第１の参考例） 図４は、本発明の第１の参考例を示す昇圧電源発生回路
の回路図である。この昇圧電源発生回路は、信号発生回
路５０とチャージポンプ回路６０とで構成されている。
信号発生回路５０は、互いに相補的な第１，第２のパル
スφ１１，φ１２と、互いに相補的な第３，第４のパル
スφ１３，φ１４と、互いに相補的な第５，第６のパル
スφ１５，φ１６とを、発生する機能を有している。チ
ャージポンプ回路６０はパルスφ１１〜φ１６を受け、
所定の昇圧電圧Ｖｐｐを出力用ノードＮout から出力す
るものである。チャージポンプ回路６０には、パルスφ
１１を受けて第１のノードＮ１１を昇圧するキャパシタ
６１と、パルスφ１２を受けて第２のノードＮ１２を昇
圧するキャパシタ６２と、パルスφ１３を受けて第３の
ノードＮ１３を昇圧するキャパシタ６３と、パルスφ１
４を受けて第４のノードＮ１４を昇圧するキャパシタ６
４と、パルスφ１５を受けて第５のノードＮ１５を昇圧
するキャパシタ６５と、パルスφ１６を受けて第６のノ
ードＮ１６を昇圧するキャパシタ６６とが、設けられて
いる。また、このチャージポンプ回路６０には、ノード
Ｎ１３の電位に制御されてノードＮ１２をプリチャージ
するＮＭＯＳ７２と、ノードＮ１４の電位に制御されて
ノードＮ１１をプリチャージするＮＭＯＳ７１と、電源
電位ＶＣＣ、及びノードＮ１３の電位に制御されてノー
ドＮ１４をプリチャージするＮＭＯＳ７４，７８と、電
源電位ＶＣＣ、及びノードＮ１４の電位に制御されてノ
ードＮ１３をプリチャージするＮＭＯＳ７３，７７と、
ノードＮ１３の電位に制御されてノードＮ１５をプリチ
ャージするＮＭＯＳ７５と、ノードＮ１４の電位に制御
されてノードＮ１６をプリチャージするＮＭＯＳ７６と
が、設けられている。さらに、各ノードＮ１１，Ｎ１２
の昇圧電位をノードＮ１７，Ｎ１８及び抵抗７９，８０
を介してそれぞれ出力するＰＭＯＳ８１，８２とが、設
けられている。

【００１５】このようなチャージポンプ回路６０の各素
子は、次のような接続関係になっている。即ち、キャパ
シタ６１の一方の電極には、信号発生回路５０からパル
スφ１１が入力され、他方の電極がノードＮ１１に接続
されている。キャパシタ６２の一方の電極には、信号発
生回路５０からパルスφ１２が入力され、他方の電極は
ノードＮ１２に接続されている。キャパシタ６３の一方
の電極には、信号発生回路５０からパルスφ１３が入力
され、他方の電極がノードＮ１３に接続されている。キ
ャパシタ６４の一方の電極には、信号発生回路５０から
パルスφ１４が入力され、他方の電極がノードＮ１４に
接続されている。キャパシタ６５の一方の電極には、信
号発生回路５０からパルスφ１５が入力され、他方の電
極はノードＮ１５に接続されている。キャパシタ６６の
一方の電極には、信号発生回路５０からパルスφ１６が
入力され、他方の電極がノードＮ１６に接続されてい
る。ノードＮ１１には、ＮＭＯＳ７１のソースとＰＭＯ
Ｓ８１のドレインとがそれぞれ接続され、ノードＮ１２
には、ＮＭＯＳ７２のソースとＰＭＯＳ８２のドレイン
とが接続されている。ノードＮ１３には、ＮＭＯＳ７
３，７７のソースと、ＮＭＯＳ７５のゲートとが接続さ
れ、ノードＮ１４には、ＮＭＯＳ７４，７８のソース
と、ＮＭＯＳ７６のゲートとが接続されている。ノード
Ｎ１５には、ＮＭＯＳ７５のソースと、ＰＭＯＳ８１の
ゲートとが接続され、ノードＮ１６には、ＮＭＯＳ７６
のソースと、ＰＭＯＳ８２のゲートとが接続されてい
る。各ＮＭＯＳ７１〜７８のドレインは、電源電位ＶＣ
Ｃに接続され、そのうちのＮＭＯＳ７３及びＮＭＯＳ７
４のゲートが、それぞれ電源電位ＶＣＣに接続されてい
る。各ＰＭＯＳ８１，８２のソースがノードＮ１７，１
８にそれぞれ接続され、ノードＮ１７，１８には抵抗７
９，８０の一端がそれぞれ接続されている。各抵抗７
９，８０の他端がノードＮout にそれぞれ接続されてい
る。

【００１６】図５は、図４中のＰＭＯＳ８１の物理的断
面を示す図である。Ｐ型基板１にＮウエル２が形成さ
れ、そのＮウエル２にＰＭＯＳ８１のドレイン８１−
１、ソース８１−２、バックゲート用アクティブ領域８
１−３が、形成されている。ドレイン８１−１とソース
８１−２の間に、該ＰＭＯＳ８１のゲート８１−４が形
成され、Ｐ型基板１は、負の電位ＶＢＢにバイアスさて
いる。このように構成されたＰＭＯＳ８１には、図５に
示された寄生バイポーラトランジスタＱ１が存在する。
トランジスタＱ１のベースはＮウエル２に形成され、Ｐ
ＭＯＳ８１のドレイン８１−１がトランジスタＱ１のエ
ミッタとなる。トランジスタＱ１のコレクタがＰ型基板
１中に構成される。図６は、図４の昇圧電源発生回路の
動作波形を示す図であり、この図６を参照しつつ、この
昇圧電源発生回路における昇圧動作を説明する。図６に
は、各パルスφ１１〜φ１６の電位及び各ノードＮ１１
〜Ｎout における電位レベルがそれぞれ示されている。
図６中のｔ１〜ｔ５は時刻を表し、ＶＣＣは電源電位を
表し、ＶＳＳは接地電位を表している。

【００１７】図４の昇圧電源発生回路において、各ＮＭ
ＯＳ７１〜７８の閾値電位差をＶｔｎ、ＰＭＯＳ８１，
８２の閾値電位差をＶｔｐとする。時刻ｔ１において、
パルスφ１１の電位はＶＳＳ、パルスφ１２の電位はＶ
ＣＣ、パルスφ１３の電位はＶＳＳ、パルスφ１４の電
位はＶＣＣ、パルスφ１５の電位はＶＣＣ、パルスφ１
６の電位はＶＳＳ、ノードＮ１１の電位はＶＣＣ、ノー
ドＮ１２の電位はＶｐｐ、ノードＮ１３の電位はＶＣ
Ｃ、ノードＮ１４の電位は２ＶＣＣ、ノードＮ１５の電
位は２ＶＣＣ、ノードＮ１６の電位はＶＣＣ、ノードＮ
out の電位はＶｐｐになっている。時刻ｔ２に、パルス
φ１４の電位がＶＣＣからＶＳＳに遷移すると、キャパ
シタ６４がノードＮ１４の電位をＶＣＣの電位にする。
このとき、ノードＮ１４の電位がＶＣＣ＋Ｖｔｎ以下に
なると、ＮＭＯＳ７１，７６及びＮＭＯＳ７７がオフ
し、ノードＮ１１，Ｎ１３及びノードＮ１６が、電源Ｖ
ＣＣから切り離される。時刻ｔ３でパルスφ１６の電位
がＶＳＳからＶＣＣに遷移すると、キャパシタ６６がノ
ードＮ１６の電位を２ＶＣＣにする。このとき、Ｎ１６
の電位がＶＣＣ−Ｖｔｐ以上になると、ＮＭＯＳ８２が
オフし、ノードＮ１２がノードＮout から切り離され
る。また、パルスφ１１の電位がＶＳＳからＶＣＣに遷
移すると、キャパシタ６１がノードＮ１１を２ＶＣＣに
する。

【００１８】時刻ｔ４にパルスφ１５の電位がＶＳＳか
らＶＣＣに遷移すると、キャパシタ６５がノードＮ１５
の電位をＶＣＣにする。このとき、ノードＮ１５の電位
が２ＶＣＣ−Ｖｔｐ以下になると、ＰＭＯＳ８１がオン
し、ノードＮ１１に蓄えられていた電荷を用いてノード
Ｎout を充電する。同時に、ノードＮ１１の電位は、電
荷を放出することによってノードＮout と同電位とな
る。また、パルスφ１３の電位がＶＳＳからＶＣＣに遷
移すると、キャパシタ６３がノードＮ１３の電位を２Ｖ
ＣＣにする。このとき、ノードＮ１３の電位がＶＣＣ＋
Ｖｔｎ以上になると、ＮＭＯＳ７２がオンして、ノード
Ｎ１２はＶＣＣの電位まで放電する。時刻ｔ５にパルス
φ１２の電位がＶＣＣからＶＳＳに遷移すると、キャパ
シタ６２がノードＮ１２を放電させようとするが、ＮＭ
ＯＳ７２が、オンしているためにＶＣＣに充電されたま
まである。以後、このチャージポンプ回路６０は、パル
スφ１１，φ１３，φ１５と、それらのパルスと相補的
なパルスφ１２，φ１４，φ１６を受けて、ｔ１からｔ
５間の動作を交互に繰り返すことにより、ノードＮout
にＶｐｐの昇圧電位を発生する。

【００１９】図７は、図４におけるＰＭＯＳの動作波形
を示す図である。図７に示されるように、この昇圧電源
発生回路では、ノードＮout の電位をＶＣＣ＋Ｖｔｐ程
度のレベルに制御する場合、例えばノードＮ１１の電位
が２ＶＣＣに昇圧されたとき、ノードＮ１１とノードＮ
out の電位差が、図５におけるトランジスタＱ１のビル
トインポテンシャルＶｂｐよりも、大きくなる。しかし
ながら、抵抗７９がノードＮ１７とノードＮout の間に
接続されているので、トランジスタＱ１のベース・エミ
ッタ間の電位差は、そのトランジスタＱ１のビルトイン
ポテンシャルＶｂｐよりも小さくなる。即ち、トランジ
スタＱ１がオン状態とならず、ＰＭＯＳ８１のドレイン
からＰ型基板１へ電流が抜けることはない。ＰＭＯＳ８
２側についても同様であり、ＰＭＯＳ８２のドレインか
らＰ型基板１への電流抜けがない。

【００２０】以上のように、この第１の参考例の昇圧電
源発生回路によれば、次の（１）〜（３）のような利点
を有している。 （１） ノードＮout に放電して該ノードＮout を昇圧
する手段が、キャパシタ６１，６２の２個であり、パル
スφ１１〜φ１６の供給タイミングを適切に行うことに
より、ノードＮout に対する十分な電荷供給が可能とな
り、実施例と同様に、所望の昇圧電位を得る事ができ
る。 （２） 出力用ノードＮout に対して、キャパシタ６
１，６２の昇圧電位を出力するＰＭＯＳ８１，８２と、
ノードＮout の間に抵抗７９，８０を設けているので、
ノードＮout の電位がＶＣＣ＋Ｖｔｐ程度であっても、
寄生トランジスタがオンせず、昇圧の効率を改善でき
る。また、寄生トランジスタがオンしないので、ラッチ
アップに至ることがない。 （３） 各ＰＭＯＳ８１，８２のＮウエル２を共通にす
ることができるので、レイアウト面積を小さくすること
ができる。

【００２１】（第２の参考例） 図８は、本発明の第２の参考例を示す昇圧電源発生回路
の回路図であり、図４と共通する要素には共通の符号が
付されている。この昇圧電源発生回路は、図４と同様の
信号発生回路５０と、図４と異なる構成のチャージポン
プ回路９０とで構成されている。チャージポンプ回路９
０は信号発生回路からのパルスφ１１〜φ１６を受け、
所定の昇圧電圧Ｖｐｐを出力用ノードＮout から出力す
るものである。チャージポンプ回路９０は、図４と同様
にノードＮ１１〜１６をそれぞれ昇圧するキャパシタ６
１〜６６と、各ノードＮ１１〜１６をそれぞれプリチャ
ージするＮＭＯＳ７１〜７８と、各ノードＮ１１，Ｎ１
２の昇圧電位をノードＮout に出力するＰＭＯＳ８１，
８２とを備え、さらに、抵抗７９，８０の代わりに２つ
の抵抗９１，９２が設けられている。抵抗９１の一端に
パルスφ１１が入力される構成であり、抵抗９１の他端
はノードＮ１９に接続されている。ノードＮ１９はキャ
パシタ６１の一方の電極に接続され、キャパシタ６１の
他方の電極が、ノードＮ１１に接続されている。抵抗９
２の一端にパルスφ１２が入力される構成であり、抵抗
９２の他端はノードＮ２０に接続されている。ノードＮ
２０はキャパシタ６２の一方の電極に接続され、キャパ
シタ６２の他方の電極が、ノードＮ１２に接続されてい
る。また、ＰＭＯＳ８１のソースが直接ノードＮout に
接続され、ＰＭＯＳ８２のソースも直接、ノードＮout
に接続されている。他の各素子は、図４と同じ接続関係
になっている。

【００２２】図９は、図８中のＰＭＯＳの物理的断面を
示す図であり、図５と共通する要素には共通の符号が付
されている。Ｐ型基板１にＮウエル２が形成され、その
Ｎウエル２にＰＭＯＳ８１のドレイン８１−１、ソース
８１−２、バックゲート用アクティブ領域８１−３が、
形成されている。ドレイン８１−１とソース８１−２の
間に、該ＰＭＯＳ８１のゲート８１−４が形成され、Ｐ
型基板１は、負の電位ＶＢＢにバイアスされている。こ
のように構成されたＰＭＯＳ８１には、寄生バイポーラ
トランジスタＱ１が存在する。トランジスタＱ１のベー
スはＮウエル２に形成され、ＰＭＯＳ８１のドレイン８
１−１がトランジスタＱ１のエミッタとなる。トランジ
スタＱ１のコレクタがＰ型基板１中に構成される。図５
と異なり、キャパシタ６１には、抵抗９１を介したパル
スφ１が入力され、ドレイン８１−１には、ノードＮ１
１を介したキャパシタ６１の電位が入力される構成とな
っている。この昇圧電源発生回路における昇圧動作は、
第１の参考例の昇圧電源発生回路と同じである。図１０
は、図８におけるＰＭＯＳの動作波形を示す図である。
図１０に示されるように、この昇圧電源発生回路では、
ノードＮout の電位をＶＣＣ＋Ｖｔｐ程度のレベルに制
御する場合、パルスφ１１が抵抗９１によって抑制され
てノードＮ１９に伝えられるので、ノードＮ１１の昇圧
レベルも抑制される。そのため、図９のトランジスタＱ
１のベース・エミッタ間の電位差が、ビルトインポテン
シャルＶｂｐより小さくなり、トランジスタＱ１がオン
しない。よってＰ型基板１への電流抜けがなくなる。Ｐ
ＭＯＳ８２側についても同様であり、ＰＭＯＳ８２のド
レインからＰ型基板１への電流抜けがない。

【００２３】以上のように、この第２の参考例の昇圧電
源発生回路によれば、第１の参考例と同様に、次の
（１）〜（３）のような利点を有している。 （１） ノードＮout に放電して該ノードＮout を昇圧
する手段が、キャパシタ６１，６２の２個であり、パル
スφ１１〜φ１６の供給タイミングを適切に行うことに
より、ノードＮout に対する十分な電荷供給が可能とな
り、実施例と同様に、所望の昇圧電位を得ることができ
る。 （２） キャパシタ６１，６２の入力側に抵抗９１，９
２をそれぞれ設けているので、ノードＮout の電位がＶ
ＣＣ＋Ｖｔｐ程度であっても、寄生トランジスタがオン
せず、昇圧の効率を改善できる。また、寄生トランジス
タがオンしないので、ラッチアップに至ることがない。 （３） 各ＰＭＯＳ８１，８２のＮウエル２を共通にす
ることができるので、レイアウト面積を小さくすること
ができる。

【００２４】（第３の参考例） 図１１は、本発明の第３の参考例を示す昇圧電源発生回
路の回路図であり、図４及び図８と共通する要素には共
通の符号が付されている。この昇圧電源発生回路は、図
４、図８と同様の信号発生回路５０と、図４、図８と異
なる構成のチャージポンプ回路１００とで構成されてい
る。チャージポンプ回路１００は信号発生回路からのパ
ルスφ１１〜φ１６を受け、所定の昇圧電圧Ｖｐｐを出
力用ノードＮout から出力するものである。チャージポ
ンプ回路１００は、図４、図８と同様に、パルスφ１１
〜φ１６を受けて昇圧電位を生成する昇圧するキャパシ
タ６１〜６６と、各ノードＮ１１〜１６をそれぞれプリ
チャージするＮＭＯＳ７１〜７８と、各ノードＮ１１，
Ｎ１２の昇圧電位をノードＮout に出力するＰＭＯＳ８
１，８２とを備え、さらに、抵抗７９，８０或いは抵抗
９１，９２の代わりの２つの抵抗１０１，１０２が設け
られている。キャパシタ６１の出力側が、ノードＮ２１
に接続され、そのノードＮ２１が抵抗１０１の一端に接
続されている。ノードＮ２１にＮＭＯＳ７１のソースが
接続され、抵抗１０１の他端がノードＮ１１に接続され
ている。キャパシタ６２の出力側が、ノードＮ２２に接
続され、そのノードＮ２２が抵抗１０２の一端に接続さ
れている。ノードＮ２２にＮＭＯＳ７２のソースが接続
され、抵抗１０２の他端がノードＮ１２に接続されてい
る。なお、ＰＭＯＳ８１及びＰＭＯＳ８２のソースが直
接ノードＮout にそれぞれ接続されている。他の各素子
は、図４と同じ接続関係になっている。

【００２５】図１２は、図１１中のＰＭＯＳの物理的断
面を示す図であり、各図５、図９と共通する要素には共
通の符号が付されている。Ｐ型基板１にＮウエル２が形
成され、そのＮウエル２にＰＭＯＳ８１のドレイン８１
−１、ソース８１−２、バックゲート用アクティブ領域
８１−３が、形成されている。ドレイン８１−１とソー
ス８１−２の間に、該ＰＭＯＳ８１のゲート８１−４が
形成され、Ｐ型基板１は、負の電位ＶＢＢにバイアスさ
れている。このように構成されたＰＭＯＳ８１には、寄
生バイポーラトランジスタＱ１が存在する。トランジス
タＱ１のベースはＮウエル２に形成され、ＰＭＯＳ８１
のドレイン８１−１がトランジスタＱ１のエミッタとな
る。トランジスタＱ１のコレクタがＰ型基板１中に構成
される。キャパシタ６１の出力側は、ノードＮ２１を介
して抵抗１０１に接続され、抵抗１０１がノードＮ１１
を介してドレイン８１−１に接続されている。この昇圧
電源発生回路における昇圧動作は、第１の参考例の昇圧
電源発生回路と同じである。

【００２６】図１３は、図１１におけるＰＭＯＳの動作
波形を示す図である。図１３に示されるように、この昇
圧電源発生回路では、ノードＮout の電位をＶＣＣ＋Ｖ
ｔｐ程度のレベルに制御する場合、例えばノードＮ１１
の電位が２ＶＣＣに昇圧されたとき、ノードＮout とノ
ードＮ２１の電位差が、図１２におけるトランジスタＱ
１のビルトインポテンシャルＶｂｐよりも、大きくな
る。しかしながら、抵抗１０１がキャパシタ６１の昇圧
した電位を低下させるため、図１３のように、トランジ
スタＱ１のベース・エミッタ間の電位差が、そのトラン
ジスタＱ１のビルトインポテンシャルＶｂｐよりも小さ
くなる。即ち、トランジスタＱ１がオン状態とならず、
ＰＭＯＳ８１のドレインからＰ型基板１へ電流が抜ける
ことはない。ＰＭＯＳ８２側についても同様であり、Ｐ
ＭＯＳ８２のドレインからＰ型基板１への電流抜けがな
い。

【００２７】以上のように、この第３の参考例の昇圧電
源発生回路によれば、第１及び第２の参考例と同様に、
次の（１）〜（３）のような利点を有している。 （１） ノードＮout に放電して該ノードＮout を昇圧
する手段が、キャパシタ６１，６２の２個であり、パル
スφ１１〜φ１６の供給タイミングを適切に行うことに
より、ノードＮout に対する十分な電荷供給が可能とな
り、実施例と同様に、所望の昇圧電位を得る事ができ
る。 （２） 各キャパシタ６１，６２とＰＭＯＳ８１，８２
の間に抵抗１０１，１０２をそれぞれ設けているので、
ノードＮout の電位がＶＣＣ＋Ｖｔｐ程度であっても、
寄生トランジスタがオンせず、昇圧の効率を改善でき
る。また、寄生トランジスタがオンしないので、ラッチ
アップに至ることがない。 （３） 各ＰＭＯＳ８１，８２のＮウエル２を共通にす
ることができるので、レイアウト面積を小さくすること
ができる。

【００２８】なお、本発明は、上記実施例や参考例に限
定されず種々の変形が可能である。その変形例として
は、例えば次のようなものがある。 （ｉ） 実施例では、各キャパシタ２１，２２で昇圧電
位を生成し、その昇圧電位を供給するタイミングが、Ｎ
ＭＯＳ３１〜４０で制御される構成となっている。この
タイミングを制御する回路の構成は、図１に限定され
ず、他の回路構成で構成してもよい。他の回路構成の場
合でも、各キャパシタ２１，２２で生成した昇圧電位
を、ＰＭＯＳ４１，４３とＮＭＯＳ４２，４４を介して
ノードＮoutに供給するようにすれば、実施例と同様に
十分な電荷供給が可能となり、さらに、昇圧電位Ｖｐｐ
をＶＣＣ＋Ｖｔｐ程度のレベルに制御しようとする場合
でも、安定した昇圧電位を得ることができる。 （ii） 第１〜第３の参考例では、昇圧電位Ｖｐｐが接
地電位ＶＳＳより高い場合を示しているが、昇圧電位Ｖ
ｐｐが接地電位ＶＳＳよりも低い場合にも、第１〜第３
の参考例と同様に電流が抜けない効率のよい昇圧が可能
である。この場合各ＰＭＯＳ８１，８２の代わりに、Ｎ
ＭＯＳを用いればよい。図１４は、図１２の変形例を示
す図であり、ＮＭＯＳの断面図を示している。ＮＭＯＳ
はＰ型基板１に形成され、そのＮＭＯＳとＮウエル２間
には寄生バイポーラトランジスタＱ２が構成される。キ
ャパシタ６１に接続されたノードＮ２１とノードＮout
間の電位差が、トランジスタＱ２のビルトインポテンシ
ャルＶｂｐよりも高くなっても、抵抗１０１がノードＮ
１１の電位を上昇させる。そのため、ノードＮ１１とノ
ードＮout 間の電位差が、ビルトインポテンシャルＶｂ
ｐよりも小さくなり、トランジスタＱ２がオンしない。
即ち、Ｎウエル２から、ＮＭＯＳのソース１１０−２へ
の電流抜けがない。また、ラッチアップにも至らない。

【００２９】（iii) 第１〜第３の参考例では、Ｐ型基
板１の電位を負の電位ＶＢＢにバイアスしているが、そ
のＰ型基板１の電位を接地電位ＶＳＳに設定した場合に
おいても適用が可能である。この場合にも、各ＰＭＯＳ
８１，８２のドレインからＰ型基板１への電流抜けがな
くなる。 （iv） 実施例の昇圧電源発生回路に、第１〜第３の参
考例で用いた電流抜け防止用の抵抗７９，８０，９１，
９２，１０１，１０２を適用することで、実施例の昇圧
効率を高めることができる。 （ｖ） 第１〜第３の参考例では、例えば、昇圧電位を
生成する２個のキャパシタ６１，６２を有した昇圧電源
発生回路に、電流抜け防止用の抵抗７９，８０，９１，
９２，１０１，１０２を適用したが、昇圧電位を生成す
るキャパシタが１つのみの昇圧電源発生回路に用いて
も、やはり電流抜けが防止され、昇圧効率が改善され
る。

【００３０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、出力ノードと昇圧ノードとの間に、並列に接続さ
れたＰＭＯＳ及びＮＭＯＳを設けたので、出力ノードに
昇圧電位を転送（供給）しようとする場合において、こ
の出力ノードの電位が該出力ノードに接続された負荷の
電荷消費によって若干低下し、結果としてＰＭＯＳの導
通状態が若干オフ状態方向に遷移したとしても、昇圧ノ
ードの電位がＮＭＯＳによって出力ノードに転送され
る。従って、出力ノードの電位は、低下することなく所
望の電位に維持される。

【図面の簡単な説明】

【図１】本発明の実施例を示す昇圧電源発生回路の回路
図である。

【図２】ＮＭＯＳの断面を示す図である。

【図３】図１の昇圧電源発生回路の動作波形を示す図で
ある。

【図４】本発明の第１の参考例を示す昇圧電源発生回路
の回路図である。

【図５】図４中のＰＭＯＳ８１の物理的断面を示す図で
ある。

【図６】図４の昇圧電源発生回路の動作波形を示す図で
ある。

【図７】図４におけるＰＭＯＳの動作波形を示す図であ
る。

【図８】本発明の第２の参考例を示す昇圧電源発生回路
の回路図である。

【図９】図８中のＰＭＯＳの物理的断面を示す図であ
る。

【図１０】図８におけるＰＭＯＳの動作波形を示す図で
ある。

【図１１】本発明の第３の参考例を示す昇圧電源発生回
路の回路図である。

【図１２】図１１中のＰＭＯＳの物理的断面を示す図で
ある。

【図１３】図１１におけるＰＭＯＳの動作波形を示す図
である。

【図１４】図１２の変形例を示す図である。

【符号の説明】

１０，５０ 信号発生回路 ２０，６０，９０，１００ チャージポンプ回路 ２１〜２８ キャパシタ ３１ 第１のプリチャージ回路 ３２ 第２のプリチャージ回路 ３３，３７ 第３のプリチャージ回路 ３４，３８ 第４のプリチャージ回路 ３５ 第５のプリチャージ回路 ３６ 第６のプリチャージ回路 ３９ 第７のプリチャージ回路 ４０ 第８のプリチャージ回路 ４１ ＰＭＯＳ（第１の出力回
路） ４２ ＮＭＯＳ（第２の出力回
路） ４３ ＰＭＯＳ（第３の出力回
路） ４４ ＮＭＯＳ（第４の出力回
路） ７９，８０，９１，９２，１０１，１０２ 抵抗 Ｎ１〜Ｎ８ 第１〜第８のノード Ｎout 出力ノードφ１〜φ８ 第１〜第８のパルス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−46555（ＪＰ，Ａ) 特開 平６−96593（ＪＰ，Ａ) 国際公開94／11943（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/07

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 出力ノードと、 電源電位よりも高い昇圧電位が現れる昇圧ノードと、 前記電源電位及び前記電源電位よりも高い電位を有する
   第１の制御信号を受信する第１の制御電極を有し、前記
   出力ノードと前記昇圧ノードとの間に接続されたＰＭＯ
   Ｓトランジスタであって、前記第１の制御信号の電位と
   前記出力ノードの電位とに応答して前記昇圧ノードに現
   れる昇圧電位を前記出力ノードに転送するＰＭＯＳトラ
   ンジスタと、 前記電源電位及び前記電源電位よりも高い電位を有する
   第２の制御信号であって前記第１の制御信号に対して逆
   相の第２の制御信号を受信する第２の制御電極を有し、
   前記ＰＭＯＳトランジスタに並列に接続され、前記第２
   の制御信号の電位と前記出力ノードの電位とに応答して
   前記昇圧ノードに現れる昇圧電位を前記出力ノードに転
   送するＮＭＯＳトランジスタと、 前記昇圧ノードに前記昇圧電位を供給する昇圧電位供給
   回路とを有することを特徴とする昇圧電源発生回路。