JP3131669U - 回路基板及び表示装置 - Google Patents

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Abstract

【課題】タイミング・コントローラが回路基板に実装される場合にも表示ユニットに実装される場合にも使用できる回路基板及びこの回路基板を備えた表示装置を提供する。
【解決手段】表示装置の各種回路を実装する回路基板であって、スケーラとタイミング・コントローラとにそれぞれ設けられた、前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うためのピン同士を接続するための配線パターンを有するとともに、該配線パターンのスケーラ実装領域寄りに、コネクタが実装されていることを特徴とする回路基板。
【選択図】図２

Description

本考案は、表示装置及び表示装置の各種回路を実装する回路基板に関する。
近年、液晶ディスプレイ、プラズマディスプレイ等の表示装置が普及している。このような表示装置の多くは、映像を表示するパネル（液晶パネルやプラズマパネル等）を有する表示ユニット、及び各種回路を実装した回路基板を筐体内に備える。
さて、映像信号処理を行う代表的な回路に、スケーラとタイミング・コントローラがある。どちらも、ＩＣによって実現されるのが一般的である。スケーラにおいて構成された映像信号は、タイミング・コントローラに入力された後、パネルに出力され、映像が表示される。
スケーラは、回路基板に実装されることが多い。一方、タイミング・コントローラは、パネルサイズやメーカによって、回路基板に実装される場合と、表示ユニットに実装される場合とがある。
従来、表示装置メーカは、タイミング・コントローラが回路基板に実装される場合と表示ユニットに実装される場合、それぞれについて、回路基板を設計していた。
タイミング・コントローラが回路基板に実装される場合と表示ユニットに実装される場合、それぞれについて回路基板を有するため、２種類の回路基板を設計しなければならず、開発期間が長くなってしまうという問題があった。
本考案は、タイミング・コントローラが回路基板に実装される場合にも表示ユニットに実装される場合にも使用できる回路基板及びこの回路基板を備えた表示装置を提供することを目的とする。
請求項１に記載の回路基板は、表示装置の各種回路を実装する回路基板であって、スケーラとタイミング・コントローラとにそれぞれ設けられた、前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うためのピン同士を接続するための配線パターンを有するとともに、該配線パターンのスケーラ実装領域寄りに、コネクタを実装するためのランドが形成されていることを特徴とする。
請求項１に記載の回路基板によれば、タイミング・コントローラを回路基板に実装する場合にも、表示ユニットに実装する場合にも使用できる回路基板を提供することができる。また、配線パターンのスケーラ実装領域寄りにコネクタを実装することができる。
請求項２に記載の回路基板は、表示装置の各種回路を実装する回路基板であって、スケーラとタイミング・コントローラとにそれぞれ設けられた、前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うためのピン同士を接続するための配線パターンを有するとともに、該配線パターンのスケーラ実装領域寄りに、コネクタが実装されていることを特徴とする。
請求項２に記載の回路基板によれば、タイミング・コントローラを回路基板に実装する場合にも、表示ユニットに実装する場合にも使用できるとともに、タイミング・コントローラを表示ユニットに実装した場合には、配線パターンのスケーラ実装領域寄りに実装されたコネクタを介してスケーラとタイミング・コントローラとの間の信号伝送を行うことができる回路基板を提供することができる。
請求項３に記載の回路基板は、請求項１又は２において、前記配線パターンは、略直線形状をなし且つ長さの略等しい配線からなることを特徴とする。
請求項３に記載の回路基板によれば、各配線が略直線形状のため、信号伝送経路を最短にすることができ、また、各配線の長さが略等しいため、ペア信号が伝送される場合に、位相ずれを低減することができる。
請求項４に記載の表示装置は、請求項１乃至３の何れか１項に記載の回路基板と、映像を表示するパネルを有する表示ユニットと、筐体とを備え、前記回路基板にはスケーラとタイミング・コントローラとが実装されていることを特徴とする。
請求項４に記載の表示装置によれば、タイミング・コントローラを回路基板に実装する場合にも、表示ユニットに実装する場合にも使用できる回路基板を使用して表示装置を構成することができる。
請求項５に記載の表示装置は、請求項２に記載の回路基板と、映像を表示するパネルを有する表示ユニットと、筐体とを備え、前記回路基板にはスケーラが実装され、前記表示ユニットにはタイミング・コントローラが実装され、前記コネクタを介して前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うことを特徴とする。
請求項５に記載の表示装置によれば、回路基板の配線パターンのスケーラ実装領域寄りに実装されたコネクタを介してスケーラとタイミング・コントローラとの間の信号伝送を行うことができる。
請求項６に記載の表示装置は、請求項５において、前記配線パターンは、略直線形状をなし且つ長さの略等しい配線からなることを特徴とする。
請求項６に記載の表示装置によれば、各配線の形状が略等しく、また略平行とすることができる。
本考案によれば、回路基板を、タイミング・コントローラを回路基板に実装する場合にも、表示ユニットに実装する場合にも使用できるため、１種類の回路基板を設計するだけでよく、回路基板の設計に要する時間を短縮することができる。これにより、開発期間を短縮でき、コストの削減が図れる。
更に、本考案によれば、タイミング・コントローラを表示ユニットに実装した場合には、配線パターンのスケーラ実装領域寄りに実装されたコネクタを介してスケーラとタイミング・コントローラとの間の信号伝送を行うことができるため、回路基板側における信号伝送経路を短くすることができる。これにより、ノイズの影響を低減することができる。
更に、本考案によれば、信号伝送経路を最短にすることができるため、ノイズの影響を低減することができ、また、ペア信号が伝送される場合に、位相ずれを低減することができるため、信号伝送特性を向上させることができる。
更に、本考案によれば、タイミング・コントローラを回路基板に実装する場合にも、表示ユニットに実装する場合にも使用できる回路基板を使用するため、コストの削減が図れる。
更に、本考案によれば、回路基板の配線パターンのスケーラ実装領域寄りに実装されたコネクタを介してスケーラとタイミング・コントローラとの間の信号伝送を行うことができるため、回路基板側における信号伝送経路を短くすることができる。これにより、ノイズの影響を低減することができる。
更に、本考案によれば、各配線の形状が略等しく、また略平行とすることができるため、ペア信号を伝送する場合に、互いの磁界を相殺し、放出されるノイズを低減することができる。
本考案の実施の形態を、図面を参照して説明する。なお、以下の実施例は本考案の具体例に過ぎず、本考案が以下の実施形態に限定されるものではない。
図１は、本実施例の回路基板を示す図である。回路基板４は、スケーラ実装領域５１とタイミング・コントローラ実装領域６１との間に、配線パターン４１を有する。この配線パターン４１は、略直線形状をなし且つ長さの等しい配線４１１からなり、また、その途中のスケーラ実装領域５１寄りに、コネクタを実装するためのランド４０が形成されている。
スケーラ実装領域５１にスケーラを実装し、タイミング・コントローラ実装領域６１にタイミング・コントローラを実装し、それぞれの対応するピンを配線パターン４１に接続することで、スケーラとタイミング・コントローラとの間で信号伝送を行うことができる。
また、スケーラ実装領域５１にスケーラを実装してそのピンを配線パターン４１に接続し、コネクタ実装領域７１１にコネクタを実装してそのピンをランド４０に接続することで、このコネクタを介して、スケーラと回路基板４以外（例えば、表示ユニット）に実装されたタイミング・コントローラとの間で信号伝送を行うことができる。
従って、本実施例の回路基板４は、タイミング・コントローラが回路基板４に実装される場合にも、そうでない場合にも、使用できる。
図２は、本実施例の回路基板を示す図である。回路基板４は、スケーラ実装領域５１とタイミング・コントローラ実装領域６１との間に、配線パターン４１を有する。この配線パターン４１は、略直線形状をなし且つ長さの等しい配線４１１からなり、また、その途中のスケーラ実装領域５１寄りに、コネクタ７１が実装されている。
スケーラ実装領域５１にスケーラを実装し、タイミング・コントローラ実装領域６１にタイミング・コントローラを実装し、それぞれの対応するピンを配線パターン４１に接続することで、スケーラとタイミング・コントローラとの間で信号伝送を行うことができる。
また、スケーラ実装領域５１にスケーラを実装してそのピンを配線パターン４１に接続することで、コネクタ７１を介して、スケーラと回路基板４以外（例えば、表示ユニット）に実装されたタイミング・コントローラとの間で信号伝送を行うことができる。
従って、本実施例の回路基板４は、タイミング・コントローラが回路基板４に実装される場合にも、そうでない場合にも、使用できる。
図３、４、及び５は、それぞれ、本実施例の回路基板を示す図、表示ユニットを示す背面図、及び表示装置を示す背面図である。本実施例の表示装置１は、回路基板４が表示ユニット３の背面に配置され、筐体２に収容される構造となっている。ここで、回路基板４は、実施例１の回路基板４に、スケーラ５、タイミング・コントローラ６、及びコネクタ８１を実装したものである。また、表示ユニット３は、映像を表示するパネル３０を有する。このパネル３０には、コネクタ８２が接続されている。
回路基板４に実装されたコネクタ８１と表示ユニット３のパネル３０に接続されたコネクタ８２とは、フラットケーブル８０を介して接続されている。即ち、タイミング・コントローラ６とパネル３０とは、配線パターン４２、コネクタ８１、フラットケーブル８０、及びコネクタ８２を介して接続されている。このようにすることで、タイミング・コントローラ６が回路基板４に実装されている場合に、実施例１の回路基板４を使用して表示装置１を構成できる。
図６及び７は、それぞれ、本実施例の回路基板を示す図、及び表示装置を示す背面図である。なお、本実施例の表示ユニットは、実施例３の場合（図４）と同一であるため、説明は省略する。本実施例の表示装置１は、回路基板４が表示ユニット３の背面に配置され、筐体２に収容される構造となっている。ここで、回路基板４は、実施例２の回路基板４に、スケーラ５、タイミング・コントローラ６、及びコネクタ８１を実装したものである。
回路基板４に実装されたコネクタ８１と表示ユニット３のパネル３０に接続されたコネクタ８２とは、フラットケーブル８０を介して接続されている。即ち、タイミング・コントローラ６とパネル３０とは、配線パターン４２、コネクタ８１、フラットケーブル８０、及びコネクタ８２を介して接続されている。このようにすることで、タイミング・コントローラ６が回路基板４に実装されている場合に、実施例２の回路基板４を使用して表示装置１を構成できる。
図８、９、及び１０は、それぞれ、本実施例の回路基板を示す図、表示ユニットを示す背面図、及び表示装置を示す背面図である。本実施例の表示装置１は、回路基板４が表示ユニット３の背面に配置され、筐体２に収容される構造となっている。ここで、回路基板４は、実施例２の回路基板４に、スケーラ５を実装したものである。また、表示ユニット３は、映像を表示するパネル３０、配線パターン３１、及び配線パターン３２を有するとともに、タイミング・コントローラ６、コネクタ７２、及びコネクタ８３を実装している。なお、パネル３０には、コネクタ８３が接続されている。
タイミング・コントローラ６とパネル３０とは、配線パターン３２及びコネクタ８３を介して接続されている。また、スケーラ５とタイミング・コントローラ６とは、配線パターン４１、コネクタ７１、コネクタ７２、及び配線パターン３１を介して接続されている。ここで、コネクタ７１及びコネクタ７２は、ボード・トゥ・ボード・コネクタであり、直接、接続することができる。このようにすることで、タイミング・コントローラ６が表示パネル３に実装されている場合に、実施例２の回路基板４を使用して表示装置１を構成できる。
以上述べたように、本考案によれば、タイミング・コントローラが回路基板に実装される場合にも表示ユニットに実装される場合にも使用できる回路基板及びこの回路基板を備えた表示装置を提供することができる。
本考案の実施例１の回路基板を示す図である。 本考案の実施例２の回路基板を示す図である。 本考案の実施例３の回路基板を示す図である。 本考案の実施例３及び４の表示ユニットを示す背面図である。 本考案の実施例３の表示装置を示す背面図である。 本考案の実施例４の回路基板を示す図である。 本考案の実施例４の表示装置を示す背面図である。 本考案の実施例５の回路基板を示す図である。 本考案の実施例５の表示ユニットを示す背面図である。 本考案の実施例５の表示装置を示す背面図である。
符号の説明
１ 表示装置
２ 筐体
３ 表示ユニット
３０ パネル
４ 回路基板
４０ ランド
４１ 配線パターン
４１１ 配線
５ スケーラ
５１ スケーラ実装領域
６ タイミング・コントローラ
７１ コネクタ

Claims (6)

  1. 表示装置の各種回路を実装する回路基板であって、
    スケーラとタイミング・コントローラとにそれぞれ設けられた、前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うためのピン同士を接続するための配線パターンを有するとともに、
    該配線パターンのスケーラ実装領域寄りに、コネクタを実装するためのランドが形成されていることを特徴とする回路基板。
  2. 表示装置の各種回路を実装する回路基板であって、
    スケーラとタイミング・コントローラとにそれぞれ設けられた、前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うためのピン同士を接続するための配線パターンを有するとともに、
    該配線パターンのスケーラ実装領域寄りに、コネクタが実装されていることを特徴とする回路基板。
  3. 前記配線パターンは、略直線形状をなし且つ長さの略等しい配線からなることを特徴とする請求項１又は２に記載の回路基板。
  4. 請求項１乃至３の何れか１項に記載の回路基板と、
    映像を表示するパネルを有する表示ユニットと、
    筐体とを備え、
    前記回路基板にはスケーラとタイミング・コントローラとが実装されていることを特徴とする表示装置。
  5. 請求項２に記載の回路基板と、
    映像を表示するパネルを有する表示ユニットと、
    筐体とを備え、
    前記回路基板にはスケーラが実装され、前記表示ユニットにはタイミング・コントローラが実装され、
    前記コネクタを介して前記スケーラと前記タイミング・コントローラとの間で信号伝送を行うことを特徴とする表示装置。
  6. 前記配線パターンは、略直線形状をなし且つ長さの略等しい配線からなることを特徴とする請求項５に記載の表示装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8379427B2 (en) 2011-02-23 2013-02-19 Kabushiki Kaisha Toshiba Semiconductor device
US8611126B2 (en) 2011-02-23 2013-12-17 Kabushiki Kaisha Toshiba Semiconductor device
US8665624B2 (en) 2011-02-23 2014-03-04 Kabushiki Kaisha Toshiba Semiconductor device
US8817513B2 (en) 2011-02-23 2014-08-26 Kabushiki Kaisha Toshiba Semiconductor device
US9373363B2 (en) 2011-02-23 2016-06-21 Kabushiki Kaisha Toshiba Semiconductor device
US9449654B2 (en) 2011-02-23 2016-09-20 Kabushiki Kaisha Toshiba Semiconductor device
US9721621B2 (en) 2011-02-23 2017-08-01 Kabushiki Kaisha Toshiba Semiconductor device
US10056119B2 (en) 2011-02-23 2018-08-21 Toshiba Memory Corporation Semiconductor device
US10339981B2 (en) 2011-02-23 2019-07-02 Toshiba Memory Corporation Semiconductor device
US10566033B2 (en) 2011-02-23 2020-02-18 Toshiba Memory Corporation Semiconductor device
US10847190B2 (en) 2011-02-23 2020-11-24 Toshiba Memory Corporation Semiconductor device
US11244708B2 (en) 2011-02-23 2022-02-08 Kioxia Corporation Semiconductor device

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