JP3124689B2 - 記録装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライン型のプリントヘ
ッドを用いて記録媒体に画像を記録する記録装置に関す
るものである。

【０００２】

【従来の技術】従来のインクジェット方式のプリンタ
は、記録紙に対してプリントヘッドが左右に移動しなが
ら逐次プリントするシリアルプリンタが主流である。ま
た、１ライン分の発熱素子を備えたラインヘッドを用い
たプリンタとしては、サーマルヘッドを使用した熱転写
方式等が良く知られている。

【０００３】このようなプリンタ装置は、ホストコンピ
ュータより送られてくるＰＤＬデータを等を受信して実
際にプリントするイメージに展開するフォーマッタ部
と、プリンタ装置の機構部分とそれを制御するエンジン
部とに分けられて構成されている。

【０００４】

【発明が解決しようとする課題】上述の構成において、
イメージ展開されたデータを記憶するイメージメモリ
（ビットマップメモリ）の容量は、小さなラベルやカー
ドにプリントするプリンタの場合では小さくてすむが、
大きなラベルやダブルバッファ・プリントを行うプリン
タの場合では大きな容量が必要になる。しかし一般的
に、前述の２種類のプリンタは、イメージメモリの容量
が異なるだけで、他の回路構成は基本的に同じである。
従って、用途を限定してイメージメモリのメモリ容量を
少なく抑えると大きなラベル等へのプリントが不可能に
なり、又、小さなラベルのみにしかプリントしないプリ
ンタでは、大きなメモリ容量のイメージメモリを装着す
ると、使用されないメモリ領域が発生し、高価なメモリ
が無駄になってしまう。

【０００５】本発明は上記従来例に鑑みてなされたもの
で、複数の記録ヘッドのそれぞれにより記録する記録デ
ータを記憶するメモリ領域の容量を可変にできる記録装
置を提供することを目的とする。

【０００６】又、本発明の目的は、イメージメモリの容
量を可変にできる記録装置を提供することにある。

【０００７】また本発明の他の目的は、予備メモリを追
加した時も、それ以外の時でも、各記録ヘッド間で共通
のメモリアドレスにアクセスして、各記録ヘッドに対応
する記録データにアクセスできる記録装置を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明の記録装置は以下のような構成を備える。即
ち、複数の記録ヘッドを用いて記録媒体上に画像を記録
する記録装置であって、前記複数の記録ヘッドに対応し
た複数のメモリ領域を有し、前記複数のメモリ領域のそ
れぞれに、対応する記録ヘッドにより記録すべき記録デ
ータを記憶するメモリと、予備メモリが前記メモリに追
加されているか否かを示す予備メモリ信号を発生する信
号発生手段と、前記メモリと前記予備メモリにアクセス
するためのアドレスを出力するアドレス出力手段と、前
記アドレス出力手段から出力されるアドレスを前記予備
メモリ信号に応じて変更し、前記予備メモリ及び前記メ
モリをアクセスするためのアドレス信号を生成するアド
レス変更手段とを有し、前記予備メモリが追加されてい
るか否かに拘わらず、前記複数のメモリ領域のそれぞれ
をアクセスするために前記アドレス出力手段から出力さ
れるアドレスの絶対アドレスが各メモリ領域に対して共
通であることを特徴とする。

【０００９】

【作用】以上の構成において、複数の記録ヘッドに対応
した複数のメモリ領域を有し、それら複数のメモリ領域
のそれぞれに、対応する記録ヘッドにより記録すべき記
録データを記憶するメモリに対して予備メモリが追加さ
れているか否かを示す予備メモリ信号に応じて、アドレ
ス出力手段から出力されるアドレスを変更し、予備メモ
リ及びメモリをアクセスするためのアドレス信号を生成
します。ここで、予備メモリが追加されているか否かに
拘わらず、複数のメモリ領域のそれぞれをアクセスする
ためにアドレス出力手段から出力されるアドレスの絶対
アドレスが各メモリ領域に対して共通となっている。

【００１０】カラープリンタにおいて、ビットマップメ
モリの容量を変更するために、ビットマップメモリのア
ドレス信号と、ビットマップメモリを制御する主制御回
路（ＣＰＵ）のアドレス信号とを分離する。ビットマッ
プメモリは、回路の構成上、上位数ビットだけを変え、
下位ビットは同じアドレスにして構成する。従って、先
頭アドレス（ＴＯＰＡ）、最終アドレス（ＥＮＤＡ）
は、ビットマップＲＡＭの下位の共通アドレス分を設定
する。そこで、主制御回路のビットマップアドレス信号
の内、上位の異なるアドレス部をシフトしてビットマッ
プメモリのアドレス信号として出力し、プリントデータ
の転送を行う回路から出力されるアドレス信号の内、上
位の異なるアドレス部をシフトしてビットマップメモリ
のアドレス信号として出力する回路を備える。

【００１１】そして、ビットマップメモリの容量が少な
いとき（オプションのメモリが装着されていない時）
は、ビットマップメモリの上位アドレスをシフトし、不
連続なアドレスをビットマップメモリ側で連続したアド
レスに切り替える。また、オプションメモリが装着され
てビットマップメモリの容量が多いときは、アドレスが
連続するので、通常のアドレス接続に戻す。この方法に
より、ビットマップメモリの容量を切り替えることがで
きる。

【００１２】図１は本発明の代表的な実施例であるイン
クジェット方式に従うフルライン記録ヘッドを備えたカ
ラープリンタ装置の回路構成を示すブロック図である。
図１に示すように、このプリンタ装置の回路は、ホスト
コンピュータ（以下、ホストという）との通信、ビット
マップＲＡＭへの展開などを制御するフォーマッタ部１
１０と、記録ヘッドの種々の制御、搬送モータ、種々の
センサを制御するエンジン部１５０とで構成される。

【００１３】これは、フォーマッタ部１１０がホストと
のインタフェースの違いや、画像処理方法の違いなどを
考慮して、各種アプリケーション（たとえば通常のプリ
ンタの他にファクシミリや複写機）に対応した回路構成
を必要とするのに対し、エンジン部１５０はアプリケー
ションに依存した違いを少なくし、どのようなアプリケ
ーションでも対応できるよう標準化してコストを低減さ
せることをねらいとしているためである。

【００１４】本実施例では、フォーマッタ部１１０とエ
ンジン部１５０の機能分担を次のように定める。 （１）フォーマッタ部の機能 ・ホストとのインタフェース ・ホストから送られてきたコマンド（命令）の解析 ・上記コマンドに基づく記録データのビットマップＲＡ
Ｍへの展開 ・操作パネルの制御 ・コントロールボックス（後述）の制御 ・エンジン部１５０とのインタフェース ・オプション制御：記録用紙供給部の制御（オプション
ＩＮ）、記録用紙排出部の制御（オプションＯＵＴ） （２）エンジン部機能 ・フォーマッタ部１１０とのインタフェース ・インク供給系の制御 ・記録紙搬送系の制御 ・記録ヘッドへのデータ転送制御 ・記録ヘッドへのヒータ通電制御 ・温度管理 ・時計機能 ・バックアップメモリ機能 ・記録紙幅検出機能 これらの機能を実現するためには次の回路構成が必要と
なる。

【００１５】図１において、フォーマッタ部１１０は制
御プログラムを実行するＣＰＵ−Ｆ１１１と、制御プロ
グラムを格納するＲＯＭ１１２、プログラムを実行する
ために必要なシステムＲＡＭ１１３、ホストとの通信に
必要なＩＦＣＮＴ１１４、ホストより送信された記録内
容のビットマップデータを記録するビットマップＲＡＭ
１１５、ビットマップＲＡＭ１１５を制御しエンジン部
１５０との通信を行う専用回路ＧＡＦ１１６、ホストか
らの記録データを解析するためのエミュレーションＲＯ
Ｍ（Ｅ−ＲＯＭ）１１７、キャラクタコードデータをビ
ットマップデータに変換するためのキャラクタジェネレ
ータ（ＣＧ−ＲＯＭ）１１８、外部記憶装置として使用
するメモリカード１１９、上述のオプション機能とのイ
ンタフェースとなるＩＯポート１２０、ユーザインタフ
ェースとなり種々の操作を行なうためのキーや装置から
のメッセージを表示するＬＣＤなどを含む操作パネル１
２１で構成する。

【００１６】また、１２２はこのプリンタ装置をホスト
に接続せず、メモリカード１１９に格納された画像デー
タを用いてスタンドアロンで画像記録を行なうときにユ
ーザインタフェースとなって種々の指示動作を行なうコ
ントロールボックスである。さらに、１２３，１２４は
各々、このプリンタ装置にオプションとして接続される
種々の付加装置の入力／出力インタフェース（オプショ
ン（入力）ＩＮ、オプション（出力）ＯＵＴ）である。
本実施例ではオプションＩＮ１２３には後述する記録用
紙供給部が、オプションＯＵＴ１２４には後述する記録
用紙排出部が接続される。

【００１７】次に、エンジン部１５０について説明す
る。

【００１８】エンジン部１５０は図１に示すように記録
紙搬送を主要な目的とするエンジン回路１６０と記録ヘ
ッド駆動制御を主要な目的とするエンジン回路１８０と
で構成されている。

【００１９】エンジン部１５０は、制御プログラムを格
納するＲＯＭとその実行に作業領域として用いられるＲ
ＡＭと後述するセンサを入力するポート（ＰＯＲＴ）と
そのポートからのアナログ入力をデジタルデータに変換
するＡ／Ｄコンバータとを備え、制御プログラムを実行
して種々の制御処理を行なうＣＰＵ−Ｅ１６１と、ＣＰ
Ｕ−Ｅ１６１のプログラム実行に用いられるＲＡＭ１６
２、記録ヘッドのムラ補正データ等を記録するＥＥＰＲ
ＯＭ１６３、クロック時計（ＲＴＣ）１６４、テスト記
録データ作成やフォーマッタ部１１０との通信などを行
う専用回路ＧＡＥ１６５で構成する。また、１７１は記
録用紙の位置を検出するセンサ、１７２は記録用紙を搬
送する搬送モータである。

【００２０】また、エンジン回路１８０は記録ヘッド１
９０の駆動制御、記録動作を行なわないとき記録ヘッド
１９０のインク吐出ノズルにキャップをするために記録
ヘッドやキャップ（不図示）を移動させるためのモータ
１９１の制御、また、キャップの位置検出や記録ヘッド
の位置検出を行なうセンサ１９２の制御を行なうための
専用回路ＧＡＥ１８１含んでいる。

【００２１】図２は、図１で説明したプリンタ装置１０
０の概略構成を示す構造断面図である。

【００２２】図２は、プリンタ装置１００内にコントロ
ールボックス１２２と、ロール用紙を記録用紙として用
いる記録用紙供給部１３０と記録後のロール紙を切断す
るカッタを備えた記録用紙排出部１３１とを組み込んだ
構成を示している。また、エンジン回路１６０は、装置
実装上、図２に示すように、１６０と１８０の部分に分
れる。

【００２３】また、１９０Ｙはイエロ色（Ｙ）のインク
を用いて記録を行なうフルライン記録ヘッド（Ｙヘッ
ド）、１９０Ｍはマゼンタ色（Ｍ）のインクを用いて記
録を行なうフルライン記録ヘッド（Ｍヘッド）、１９０
Ｃはシアン色（Ｃ）のインクを用いて記録を行なうフル
ライン記録ヘッド（Ｃヘッド）、１９０Ｋは黒色（Ｋ）
のインクを用いて記録を行なうフルライン記録ヘッド
（Ｋヘッド）であり、記録用紙の搬送方向に添って配列
されている。

【００２４】さらに、１７１ａは記録用紙供給部１３０
から供給されるロール紙に一定間隔で付加されている黒
い線から記録用紙の先端部を検出して信号（ＴＯＦ１）
を発生するセンサ、１７１ｂは記録終了後のロール紙の
黒い線から記録用紙の先端部を検出して信号（ＴＯＦ
２）を発生するセンサ、１７３は搬送ベルトで、搬送モ
ータ１７２の回転により回転駆動され、この搬送ベルト
１７３の移動によって、このベルト１７３に載置されて
いる記録用紙（記録媒体）が搬送される。

【００２５】［フォーマッタ部１１０の動作説明］フォ
ーマッタ部１１０の動作は、ホストコンピュータからの
プリントデータの取り込み、解析、ビットマップＲＡＭ
１１５へのプリントイメージデータの展開、エンジン部
１５０との通信が主な機能である。

【００２６】ホストコンピュータからのプリントデータ
の取り込み、解析、ビットマップＲＡＭへの展開につい
ては多くの技術資料があり、公知の技術であるので、こ
こでは、エンジン部１５０とのインターフェイス部分で
あり、ビットマップＲＡＭの制御を行っている専用回路
ＧＡＦ１１６を中心に説明する。

【００２７】図３は、本実施例のフォーマッタブ１１０
のＧＡＦ１１６の内部ブロック図を示す。

【００２８】ＧＡＦ１１６の機能は、システムＲＡＭ１
１３の制御（システムコントローラ１４０３）、ＤＲＡ
Ｍのリフレッシュ制御（リフレッシュ回路１４０４）、
エンジン制御（エンジン制御部１４０５）が主な機能で
あるが、この内、本実施例の特徴部分であるエンジン制
御部１４０５について説明する。

【００２９】図４はエンジン制御部１４０５の構成を示
すブロック図である。

【００３０】図４に示すように、エンジン制御部１４０
５は３個の回路ブロックで構成されている。１つ目はデ
ータ転送の基準タイミングを生成するタイミング（ＴＩ
ＭＩＮＧ）ブロック１５００、２つ目はエンジン部１５
０に転送するデータをビットマップＲＡＭ１１５にアク
セスして読み出すためのアドレスを生成するＡＤＲＳブ
ロック１５０１、３つ目はビットマップＲＡＭ１１５と
のインターフェイスを行うＤＭＡブロック１５０２であ
る。

【００３１】最初にタイミングブロック１５００の動作
について説明する。

【００３２】図５は、タイミングブロック回路１５００
の構成を示すブロック図、図６はその動作シーケンスを
示すタイミング図である。

【００３３】タイミングブロック１５００は、垂直同期
回路１６００、水平同期回路１６０１、ＤＭＡ要求回路
１６０２で構成されている。 （イ）垂直同期回路１６００ 垂直同期回路１６００では、エンジン回路１６０から送
られてくるデータ転送要求信号ａ−ＴＲＧ＊信号からａ
−ＥＮＢ＊信号とＡａ−ＥＮＢ＊信号を生成している。
Ａａ−ＥＮＢ＊信号は、ａ−ＴＲＧ＊信号の立ち下がり
でアクティブ（ロウレベル）になり、ＡＤＲＳブロック
１５０１より出力されるａ−ＥＮＤ＊信号で非アクティ
ブ（ハイレベル）になる。また、ａ−ＥＮＢ＊信号は、
Ａａ−ＥＮＢ＊信号が非アクティブになった後のＨＳＹ
ＮＣ信号（１ラインのプリント同期信号）に同期して非
アクティブ（ハイレベル）になる。これは、Ａａ−ＥＮ
Ｂ＊信号がＤＭＡ用のデータを要求する信号であり、水
平同期とは独立して動作するのに対し、ａ−ＥＮＢ＊信
号はプリントページ長を示し、水平同期をとる必要があ
るためである。尚、ここで、ａ−ＴＲＧ＊信号、ａ−Ｅ
ＮＢ＊信号におけるａ−は、Ｋ、Ｃ、Ｍ、Ｙの各色信号
を示している。 （ロ）水平同期回路１６０１ 水平同期回路１６０１では、左右のプリントしない領域
に“０”データをのせるためのＮＢＬ，ＮＷＤの制御を
行っている。具体的にはＮＢＬレジスタ値（ＮＢＬ０〜
７）分のＤＡＴＡＣＫ信号（エンジン回路１６０より入
力）をカウントし、カウントが終了した後、ビットマッ
プＲＡＭ１１５に対するＤＭＡ要求信号であるＨＡＥＮ
Ｂ＊信号をアクティブにしている。このＨＡＥＮＢ＊信
号は、ＤＡＴＡＣＫ信号の１６クロック（１６ビット
分）の間だけアクティブになり、ＮＷＤレジスタ値（Ｎ
ＷＤ０〜７）分、これを繰り返す。また、その時、４色
分のデータをビットマップＲＡＭ１１５から読み込みん
だことを示すＨＡＬＤ＊信号も出力している。

【００３４】ここで、ＮＢＬの値が“０”の場合、即
ち、ヘッドの右端のノズルからプリントを行う場合は、
ａ−ＴＲＧ＊信号がアクティブになったら、ＤＡＴＡＣ
Ｋ信号に関係なくビットマップＲＡＭ１１５よりデータ
の読込み動作を行う。これはエンジン部１５０における
データをフェッチするタイミングは、ＤＡＴＡＣＫ信号
の立ち上がりで行われるのに対し、データの転送はＤＡ
ＴＡＣＫ信号の立ち下がりで変化させている。このため
に、最初のＤＡＴＡＣＫ信号が来たときにはビット１５
（ｂ１５）のデータを既に出力していなければならない
ためである。 （ハ）ＤＭＡ要求回路１６０２ ＤＭＡ要求回路１６０２では、先に述べたＡａ−ＥＮＢ
＊信号とＨＡＥＮＢ＊信号の論理積をとり、各色ごとの
プリントデータ要求信号ａ−ＨＡＳ＊信号を出力する。
尚、ＩＨＤＥＮＤ＊信号は、１ワード（１６ビット）分
のデータが読み込まれたことを示す信号である。ここで
先に述べたように、ＨＡＥＮＢ＊信号はＤＡＴＡＣＫが
１６クロックの間だけしかアクティブにならないため、
この時間内に、プリントデータの読み込みを終了させな
ければならないことになる。

【００３５】次に、アドレス（ＡＤＲＳ）ブロック１５
０１について説明する。

【００３６】ＡＤＲＳブロック１５０１は、ＤＭＡ用の
アドレス生成部である。タイミングブロック１５００か
らのＨＡＥＮＢ＊信号を基に、４色分のアドレスを順次
出力する。また、１ページ分のＤＭＡ転送が終了したと
きは、ａ−ＥＮＤ＊信号をタイミングブロック１５００
に出力する。

【００３７】次に、ＤＭＡブロック１５０２について説
明する。

【００３８】ＤＭＡブロック１５０２は、ビットマップ
ＲＡＭ１１５へのアクセスを制御するバス裁定機能、Ｄ
ＲＡＭ制御機能、ＤＲＡＭ制御部で読み込まれたビット
マップＲＡＭ１１５よりのデータをパラレル→シリアル
変換し、エンジン部１５０から送られるＤＡＴＡＣＫ信
号に同期させて転送するデータ転送機能を実現する回路
である。

【００３９】以上の動作により、プリントヘッド１９０
にプリントデータが転送され、高品位のカラー画像をプ
リントすることができる。

【００４０】図７は、本実施例のアドレスブロック１５
０１の構成を示す回路図である。

【００４１】７２０はＣＰＵ−Ｆ１１１が設定する、ビ
ットマップＲＡＭ１１５におけるブラックデータの最終
アドレス（ＥＮＤＡ１〜１９）をセットするＫ−ラッチ
回路、７２１は同じくＣＰＵ−Ｆ１１１がセットするブ
ラックデータの先頭アドレス（ＴＯＰＡ１〜１９）を記
憶するＫ−ラッチ回路である。同様に、Ｃ−ラッチ回路
７２２はシアンデータの最終アドレスを、Ｃ−ラッチ回
路７２３はシアンデータの先頭アドレスを記憶してい
る。以下、Ｍ−ラッチ回路７２４，７２５、Ｙ−ラッチ
回路７２６，７２７に関しても同様である。７２８，７
３１，７３４，７３７のそれぞれは、ビットマップＲＡ
Ｍ１１５における各色の読み出しアドレスを生成するａ
−アドレス生成回路である。７２９，７３２，７３５，
７３８のそれぞれは、各色の先頭アドレス（ＴＯＰＡ１
〜１９）を記憶するためのａ−ラッチ回路である。７３
０，７３３，７３６，７３９のそれぞれは、ａ−アドレ
ス生成回路より出力される１９ビットの読み出しアドレ
スと、ａ−ラッチ回路７２９，７３２，７３５，７３８
のそれぞれの保持値とを比較するａ−アドレス比較回路
で、これらの比較結果が一致している時は各色に対応し
た一致信号ａ−ＥＮＤ＊を出力している。７４０はアド
レス選択回路で、各色に対応する４本のアドレスを順次
出力している。ここで、ＨＡ１〜２０はＤＭＡによりビ
ットマップＲＡＭ１１５をアクセスするアドレスを示
し、ＡＢ１〜２０はＣＰＵ−Ｆ１１１がビットマップＲ
ＡＭ１１５をアクセスするためのアドレスを示してお
り、ＨＡ１〜２０はタイミングブロック１５００より入
力されるａ−ＨＡＳ＊信号に応じて、ａ−アドレス生成
回路より入力しているａＨＡ１〜１９を選択し、これに
各色に対応して上位ビットを付して２０ビットアドレス
を出力している。

【００４２】ここで、印刷データとビットマップＲＡＭ
１１５のアドレスとの関係を説明する。

【００４３】図８は、ビットマップＲＡＭ１１５よりデ
ータを読み出してデータを転送するデータ転送シーケン
スを説明する図である。

【００４４】プリントを行うためには、データ転送を行
う先頭アドレス（ＴＯＰＡ）と、最終アドレス（ＥＮＤ
Ａ）、及び転送データ量（ワード数：ＮＷＤ）の指定が
必要となる。

【００４５】まず最初に、最後のアドレスを指定する場
合について説明する。

【００４６】本実施例のプリンタの場合、記録紙の最下
ラインが最初にプリントされて出力されるように設定し
ているため、プリントデータの転送は、図８の（ＥＮＤ
Ａ−１）のアドレス（＄４ｘｘｘｘｘ）から始める必要
がある。以下、ａ−アドレス生成回路により、この最終
アドレスを−１づつカウントしていき、このアドレス生
成回路の出力が先頭アドレス（ＴＯＰＡ）に等しくなる
と、ａ−アドレス比較回路より１ページ分のデータ転送
が終了したことを示すａ−ＥＮＤ＊信号が出力される。
このａ−ＥＮＤ＊信号はタイミングブロック１５００に
入力され、このタイミングでａ−ＥＮＢ＊信号が非アク
ティブ（ハイレベル）になる。

【００４７】ビットマップＲＡＭ１１５は、その回路の
構成上、色毎に全く異なるアドレスで構成せず、ビット
マップＲＡＭ１１５のアドレスの上位数ビットだけを変
更し、下位ビットは同じアドレスで構成するのが一般的
である。従って、ラッチ回路７２０，７２２，７２４，
７２６のそれぞれにセットされる先頭アドレス（ＴＯＰ
Ａ）、及びラッチ回路７２１，７２３，７２５，７２７
にセットされる最終アドレス（ＥＮＤＡ）には、ビット
マップＲＡＭ１１５の下位の共通アドレス（Ａ１〜Ａ１
９）が設定される。

【００４８】また、本実施例のプリンタは、ダブルバッ
ファ・プリント方式に対応している。このダブルバッフ
ァ・プリント方式とは、１ページ目は１ｓｔバッファ
（例えばブラックデータが＄４０００００〜４ＦＦＦＦ
Ｆ番地までに記憶されている場合は、＄４０００００〜
４３ＦＦＦＦ番地：＄は１６進数を示す）の内容をプリ
ントデータとして転送し、２ページ目は２ｎｄバッファ
（前述のブラックデータの場合は、＄４４００００〜４
７ＦＦＦＦ番地まで）の内容をプリントデータとして転
送し、以後３ページ目は１ｓｔバッファ、４ページ目は
２ｎｄバッファ…というように、交互にデータの転送を
行う方法である。この方法の特徴は、１ｓｔバッファの
内容を転送している間に、ＣＰＵ−Ｆ１１１が２ｎｄバ
ッファの内容を書き換えられるという点である。従っ
て、１ページ毎にプリント内容が変更でき、プリンタと
しての付加価値を大いに高めることができる。

【００４９】この機能を実現させるためには、プリント
中にＣＰＵ−Ｆ１１１がビットマップＲＡＭ１１５の内
容を書き換えるとともに、この書き換えが終了した後、
ＧＡＦ１１６のＴＯＰＡレジスタとＥＮＤＡレジスタの
内容を書き換えなければならない。又、ＣＰＵ−Ｆ１１
１におけるページの管理は、ＴＯＦセンサ１７１ａより
の信号に基づいて行われる。

【００５０】図６に示すように、ＴＯＰＡとＥＮＤＡの
取り込みは、ＴＯＦ１７１ａがアクティブになったとき
行われる。即ち、図７に示すＧＡＦ１１６のＫ−ラッチ
回路７２０、Ｋ−ラッチ回路７２１で行われる。この
後、ＧＡＦ１１６はＫ−ＥＮＢ＊をアクティブにして、
Ｋ−アドレス生成回路７２８とＫ−ラッチ回路７２９の
各々にＥＮＤＡとＴＯＰＡを取り込む。また、Ｋ−ＥＮ
Ｂ＊がアクティブになると、Ｃ−ラッチ回路７２２とＣ
−ラッチ回路７２３のそれぞれに、ＴＯＰＡとＥＮＤＡ
のそれぞれを取り込む。この動作によりＫ−ラッチ回路
７２０とＫ−ラッチ回路７２１は、ビットマップＲＡＭ
１１５の読み出し動作から解放され、次のＴＯＦ１７１
ａのタイミングでＴＯＰＡ、ＥＮＤＡの値が来たとき
に、それぞれの内容が書き換えられる。

【００５１】次に、Ｃ−ＥＮＢ＊がアクティブになる
と、Ｃ−ラッチ回路７２２の内容がＣ−アドレス生成回
路７３１とＭ−ラッチ回路７２４に取り込まれる。更
に、Ｃ−ラッチ回路７２３の内容は、Ｃ−ラッチ回路７
３２とＭ−ラッチ回路７２５に取り込まれる。これによ
りシアンデータも、ＥＮＤＡよりＴＯＰＡまで順次ビッ
トマップＲＡＭ１１５より読み出される。次に、Ｍ−Ｅ
ＮＢ＊がアクティブになると、Ｍ−ラッチ回路７２４の
内容がＭ−アドレス生成回路７３４とＹ−ラッチ回路７
２６に取り込まれ、さらにＭ−ラッチ回路７２５の内容
がＭ−ラッチ回路７３５と、Ｙ−ラッチ回路７２７に取
り込まれる。そして、Ｙ−ＥＮＢ＊信号がアクティブに
なると、Ｙ−ラッチ回路７２６の内容がＹ−アドレス生
成回路７３７に、Ｙ−ラッチ回路７２７の内容がＹ−ラ
ッチ回路７３８に取り込まれる。

【００５２】尚、ここでビットマップＲＡＭ１１５のブ
ラック（Ｋ）データの格納アドレスは＄４０００００〜
＄４ＦＦＦＦＦ番地、シアンデータの格納アドレスは＄
５０００００〜５ＦＦＦＦＦ番地、マゼンタデータの格
納アドレスは＄６０００００〜６ＦＦＦＦＦ番地、そし
てイエローデータの格納アドレスは＄７０００００〜７
ＦＦＦＦＦ番地である。

【００５３】以上の動作により、ＴＯＦ１７１ａ（ＴＯ
Ｆ１）の入力タイミングから最初のプリントヘッド（Ｋ
ヘッド）までの距離、または、ヘッド間ギャップのどち
らか長いほうの距離以上の長さを有する記録紙であれ
ば、ダブルバッファ動作が正しく行える。もし、このダ
ブルバッファ動作を行うことなくプリントを行うと、プ
リント可能な１ページの最小長は、ＴＯＦ１７１ａから
最終プリントヘッド（Ｙヘッド）までの距離となってし
まう。それ以下の場合は、色毎にビットマップＲＡＭ１
１５のアドレスの設定がずれてしまい、ダブルバッファ
動作が行えなくなってしまう。

【００５４】このようにして各色のＴＯＰＡ、ＥＮＤＡ
の値を取り込んだ後は、タイミングブロック１５００か
ら転送されるＨＡＥＮＢ＊信号を基に、ａ−アドレス生
成回路７２８，７３１，７３４，７３７のそれぞれより
ビットマップＲＡＭ１１５のアドレスを出力し、このＲ
ＡＭ１１５よりプリントデータの読み出し動作を行う。

【００５５】一般にページプリンタの場合は、ビットマ
ップＲＡＭ１１５の容量が大きくなるため、製品コスト
とこのＲＡＭの容量とが密接な関係になる。ここでプリ
ンタの用途によっては、小さいメモリ容量のビットマッ
プＲＡＭ１１５ででも対応できる場合もある。例えば小
さなラベルにプリントする場合や、同一内容のイメージ
データを大量にプリントする用途（例えば、名刺やカー
ドなどにプリントする場合）で、また前述のダブルバッ
ファ制御を必要としない場合などは、小さなメモリ容量
のビットマップＲＡＭ１１５でも対応できる。

【００５６】これに対して、大きなラベルにプリントす
る場合や、管理ラベルのプリントなどは、バーコード・
プリント、シリアルナンバー・プリントなどを必要と
し、更にダブルバッファ制御が必須である場合は、大き
な容量のビットマップＲＡＭ１１５が必要となる。

【００５７】このように、そのプリンタがプリントする
プリントデータの種類によってビットマップＲＡＭ１１
５に要求されるメモリ容量が異なるが、ＲＡＭそのもの
は高価であるため、コストの面からビットマップＲＡＭ
１１５の容量を選択できる回路構成にするのが望まし
い。

【００５８】以下、使用するビットマップＲＡＭ１１５
が複数の１６ＭビットＤＲＡＭ（１Ｍワード×１６ビッ
ト）で構成され、１色当たり、このＤＲＡＭを１個使用
する場合と、２個使用する場合とを、切り換え可能にし
た場合で説明する。

【００５９】図９は、ビットマップＲＡＭ１１５のメモ
リマップ例を示す図で、オプションＲＡＭ信号が＝０の
時は、オプションＲＡＭが装着されていない状態を示
し、オプションＲＡＭ信号が＝１の時は、オプションＲ
ＡＭが装着されビットマップメモリ全体が連続したアド
レスでアクセス可能となっている。尚、このオプション
ＲＡＭ信号は、ＣＰＵ−Ｆ１１１より供給され、このオ
プションＲＡＭが装着されているか否かは、ＣＰＵ−Ｆ
１１１がビットマップＲＡＭ１１５の所定のメモリアド
レスをアクセスして自動的に判断しても良く、或は操作
パネル１２１を使用してオペレータが指示しても良い。

【００６０】１６ＭビットＤＲＡＭの場合、ＣＰＵ−Ｆ
１１１側のアドレス信号は２０本必要になり、そのうち
の上位２本の信号線を色分けのアドレス信号線として使
用する。具体的には、Ａ２１とＡ２０が色分け用のアド
レス信号線になる。

【００６１】このように本実施例では、１色当たりＤＲ
ＡＭが１個の場合でも２個の場合でも、その色データを
アクセスする絶対アドレスが色毎に変化しないように、
各色データのアドレスを固定する。具体的には、アドレ
スの上位ビットを色分け用のアドレス信号とし、下位の
複数ビットによるアドレスを同じにする。これにより、
ソフト的に見た場合、各色のイメージデータを同じアド
レスでアクセスすることができるため、プログラムの構
成が簡単になる。

【００６２】図９において、＄４０００００番地から＄
７ＦＦＦＦＦ番地にビットマップＲＡＭ１１５を割り付
けている。即ち、Ａ２１＝０、Ａ２０＝０がＫ−ＤＲＡ
Ｍ（ブラックデータ）、Ａ２１＝０、Ａ２０＝１がＣ−
ＤＲＡＭ（シアンデータ）、Ａ２１＝１、Ａ２０＝０が
Ｍ−ＤＲＡＭ（マゼンタデータ）、Ａ２１＝１、Ａ２０
＝１がＹ−ＤＲＡＭ（イエローデータ）となる。ここで
は、各色当たりＤＲＡＭは最低１個は必要であるため、
１個の場合を標準とし、もう図９の禁止領域に対応する
アドレスにＤＲＡＭを付加した状態をオプションとす
る。

【００６３】図９から明らかなように、ＤＲＡＭが１個
の場合（標準の場合）はアドレスが連続しない。しか
し、実際のＤＲＡＭは１個であるのでＩＣ単位にみると
アドレスは連続している。このためＧＡＦ１１６内部で
アドレスを連続させなければならない。この方法につい
て説明する。

【００６４】まず、ＣＰＵ−Ｆ１１１のプログラムによ
りビットマップＲＡＭ１１５の容量を検出する。この検
出する方法は、例えばアドレス＄７ＦＦＦＦＦ番地を読
み書きして正しく行えればオプションのＤＲＡＭが存在
し、そうでなければオプションのＤＲＡＭが存在しない
ことになる。そこで、オプションＤＲＡＭが無い場合、
ＣＰＵ−Ｆ１１１は、ＧＡＦ１１６のオプションＲＡＭ
レジスタに“０”を書き込む。これによりオプションＲ
ＡＭ信号がロウレベルになる。

【００６５】図１０は、本実施例のアドレス選択回路７
４０のアドレス切り替え回路の構成を示す回路図であ
る。

【００６６】この回路図から分かるように、オプション
ＲＡＭが装着されていない時（オプションＲＡＭ＝０）
のアドレスは、次のように切り替えられる。

【００６７】 ＧＮＤ→ＲＡＭＳＥＬ１ ＧＮＤ→ＲＡＭＳＥＬ２ Ａ２１→ＡＢ２０ ａＨＡ２１→ＨＡ２０ Ａ２０→ＡＢ１９ ａＨＡ２０→ＨＡ１９ Ａ１９→未結線 ａＨＡ１９→未結線 この動作により、下記のようにアドレスが変換される。

【００６８】 ＣＰＵ−Ｆ１１１のアドレス ＤＲＡＭのアドレス ＄４０００００ → ＄０００００ ＄５０００００ → ＄１００００ ＄６０００００ → ＄２００００ ＄７０００００ → ＄３００００ 従って、ＣＰＵ−Ｆ１１１からみたアドレスは連続して
いないが、ＤＲＡＭのアドレスが連続するため、１個の
ＤＲＡＭでもメモリマップに示したアドレスにビットマ
ップＲＡＭが存在していることになり、正しく動作でき
る。ＡＤＲＳブロックで生成されたＤＭＡアドレス信号
であるａＨＡ１９〜ａＨＡ２１についても同様に動作す
る。また、このときＲＡＭＳＥＬ信号が“０”になる。
この信号により、ＤＲＡＭの制御信号を標準ＤＲＡＭに
だけ出力させる。これにより１個のＤＲＡＭでもメモリ
マップに合致したアドレスが出力できる。

【００６９】次にオプションＤＲＡＭがある場合（オプ
ションＲＡＭ＝１）、ＣＰＵ−Ｆ１１１はＧＡＦ１１６
のオプションＤＲＡＭレジスタに“１”を書き込む。こ
れによりオプションＲＡＭ＝１となる。

【００７０】ＧＡＦ１１６は、ＤＭＡアドレス生成回路
でアドレスの変換は行わない。また、Ａ２１の値をＲＡ
ＭＳＥＬ１信号に置き換える。これによりＡ２１が
“０”のときは、ＲＡＭＳＥＬ１信号が“０”になり、
ＤＲＡＭの制御信号は標準ＤＲＡＭに出力される。ま
た、Ａ２１が“１”のときは、ＲＡＭＳＥＬ１信号を
“１”にし、ＤＲＡＭの制御信号はオプションＤＲＡＭ
１１５に出力される。ＤＭＡ転送で生成されたアドレス
信号についても同様に動作する。

【００７１】以上の動作により、ビットマップＲＡＭ１
１５で使用されるＤＲＡＭが１個の場合と２個の場合と
を自動的に判別して、それに応じてメモリへのアクセス
を切り換えることができる。

【００７２】次にＤＭＡブロックについて説明する。

【００７３】図１１はＤＭＡ回路１５０２の構成を示す
ブロック図である。

【００７４】図１１に示すように、ＤＭＡ回路１５０２
は、バス裁定回路７１０、ＤＲＡＭ制御回路７１１及び
データ転送回路７１２で構成されている。

【００７５】＜バス裁定回路７１０＞ビットマップＲＡ
Ｍ１１５へのアクセスは、フォーマッタ部１１０のＣＰ
Ｕ−Ｆ１１１が読み書きを行うアクセスと、ＤＭＡ動作
で読み込み動作をするアクセスと、ビットマップＲＡＭ
１１５のリフレッシュ動作を行うアクセスの３種類があ
る。それぞれの動作は独立しており、これら３つのアク
セスが同時にビットマップＲＡＭ１１５に対して発生す
る可能性がある。そこでこれらの裁定を行い、順次ビッ
トマップＲＡＭ１１５にアクセス権を与える回路がバス
裁定回路７１０である。

【００７６】＜ＤＲＡＭ制御回路７１１＞ＤＲＡＭ制御
回路７１１は、ビットマップＲＡＭ１１５（ＤＲＡＭ）
に対する制御信号を生成する回路である。

【００７７】＜データ転送回路７１２＞本実施例のデー
タ転送回路７１２では、水平同期信号（ＨＳＹＮＣ）に
同期して出力されるＩＮＴ＊信号によりクリアされる。
ａ−ＨＡＳ＊信号は、各色の１６ビットデータをビット
マップＲＡＭ１１５よりＤＭＡにより読み出して転送す
る間にロウレベルになる信号、ＤＦＥＴ＊信号はＤＲＡ
Ｍ制御回路７１１より出力される１６ビットデータのラ
ッチ信号である。

【００７８】ここで、フォーマッタ部１１０よりエンジ
ン部１５０に１６ビットデータを転送するタイミング
は、図６を参照して前述したように、ＮＢＬの値分カウ
ントした後に出力されるＨＡＬＤ＊信号からである。従
って、このＨＡＬＤ＊信号が出力される前は、ａ−ＤＡ
ＴＡ信号は“０”が転送される。

【００７９】ＨＡＬＤ＊信号が出力されてプリントデー
タが転送されるタイミングでは、ＤＲＡＭ制御回路７１
１よりＨＤ０〜１５の信号にプリントデータが出力さ
れ、各色信号毎にＤＦＥＴ＊信号によりＨＤ０〜１５が
データ転送回路７１２内に記憶される。こうして４色分
のプリントデータがデータ転送回路７１２に記憶される
と、ＨＡＬＤ＊信号がアクティブになって、その１６ビ
ットデータが直列データに変換し、エンジン部１５０か
ら転送されるＤＡＴＡＣＫ信号に同期して、その直列デ
ータをａ−ＤＡＴＡ信号として出力する。この動作によ
り、プリントデータがエンジン部１５０に転送される。

【００８０】以上がＤＭＡブロックの動作である。

【００８１】本発明は、特にインクジェット記録方式の
中でも、インク吐出を行わせるために利用されるエネル
ギーとして熱エネルギーを発生する手段（例えば電気熱
変換体やレーザ光等）を備え、前記熱エネルギーにより
インクの状態変化を生起させる方式のプリント装置につ
いて説明したが、かかる方式によれば記録の高密度化、
高精細化が達成できる。

【００８２】その代表的な構成や原理については、例え
ば、米国特許第４７２３１２９号明細書、同第４７４０
７９６号明細書に開示されている基本的な原理を用いて
行うものが好ましい。この方式はいわゆるオンデマンド
型、コンティニュアス型のいずれにも適用可能である
が、特に、オンデマンド型の場合には、液体（インク）
が保持されているシートや液路に対応して配置されてい
る電気熱変換体に、記録情報に対応していて膜沸騰を越
える急速な温度上昇を与える少なくとも１つの駆動信号
を印加することによって、電気熱変換体に熱エネルギー
を発生せしめ、記録ヘッドの熱作用面に膜沸騰を生じさ
せて、結果的にこの駆動信号に１対１で対応した液体
（インク）内の気泡を形成できるので有効である。この
気泡の成長、収縮により吐出用開口を介して液体（イン
ク）を吐出させて、少なくとも１つの滴を形成する。こ
の駆動信号をパルス形状をすると、即時適切に気泡の成
長収縮が行われるので、特に応答性に優れた液体（イン
ク）の吐出が達成でき、より好ましい。

【００８３】このパルス形状の駆動信号としては、米国
特許第４４６３３５９号明細書、同第４３４５２６２号
明細書に記載されているようなものが適している。な
お、上記熱作用面の温度上昇率に関する発明の米国特許
第４３１３１２４号明細書に記載されている条件を採用
すると、さらに優れた記録を行うことができる。

【００８４】記録ヘッドの構成としては、上述の各明細
書に開示されているような吐出口、液路、電気熱変換体
の組み合わせ構成（直線状液流路または直角液流路）の
他に熱作用面が屈曲する領域に配置されている構成を開
示する米国特許第４５５８３３３号明細書、米国特許第
４４５９６００号明細書を用いた構成も本発明に含まれ
るものである。加えて、複数の電気熱変換体に対して、
共通するスロットを電気熱変換体の吐出部とする構成を
開示する特開昭５９−１２３６７０号公報や熱エネルギ
ーの圧力波を吸収する開口を吐出部に対応させる構成を
開示する特開昭５９−１３８４６１号公報に基づいた構
成としても良い。

【００８５】さらに、記録装置が記録できる最大記録媒
体の幅に対応した長さを有するフルラインタイプの記録
ヘッドとしては、上述した明細書に開示されているよう
な複数記録ヘッドの組み合わせによってその長さを満た
す構成や、一体的に形成された１個の記録ヘッドとして
の構成のいずれでもよい。

【００８６】加えて、装置本体に装着されることで、装
置本体との電気的な接続や装置本体からのインクの供給
が可能になる交換自在のチップタイプの記録ヘッド、あ
るいは記録ヘッド自体に一体的にインクタンクが設けら
れたカートリッジタイプの記録ヘッドを用いてもよい。

【００８７】また、本発明の記録装置の構成として設け
られる、記録ヘッドに対しての回復手段、予備的な補助
手段等を付加することは本発明の効果を一層安定にでき
るので好ましいものである。これらを具体的に挙げれ
ば、記録ヘッドに対してのキャッピング手段、クリーニ
ング手段、加圧あるいは吸引手段、電気熱変換体あるい
はこれとは別の加熱素子あるいはこれらの組み合わせに
よる予備加熱手段、記録とは別の吐出を行う予備吐出モ
ードを行うことも安定した記録を行うために有効であ
る。

【００８８】さらに、記録装置の記録モードとしては黒
色等の主流色のみの記録モードだけではなく、記録ヘッ
ドを一体的に構成するか複数個の組み合わせによってで
も良いが、異なる色の複色カラー、または混色によるフ
ルカラーの少なくとも１つを備えた装置とすることもで
きる。

【００８９】以上説明した本発明実施例においては、イ
ンクを液体として説明しているが、室温やそれ以下で固
化するインクであっても、室温で軟化もしくは液化する
ものを用いても良く、あるいはインクジェット方式では
インク自体を３０°Ｃ以上７０°Ｃ以下の範囲内で温度
調整を行ってインクの粘性を安定吐出範囲にあるように
温度制御するものが一般的であるから、使用記録信号付
与時にインクが液状をなすものであればよい。

【００９０】加えて、積極的に熱エネルギーによる昇温
をインクの固形状態から液体状態への状態変化のエネル
ギーとして使用せしめることで積極的に防止するため、
またはインクの蒸発を防止するため、放置状態で固化し
加熱によって液化するインクを用いても良い。いずれに
しても熱エネルギーの記録信号に応じた付与によってイ
ンクが液化し、液状インクが吐出されるものや、記録媒
体に到達する時点では既に固化し始めるもの等のよう
な、熱エネルギーの付与によって初めて液化する性質の
インクを使用する場合も本発明は適用可能である。この
ような場合インクは、特開昭５４−５６８４７号公報あ
るいは特開昭６０−７１２６０号公報に記載されるよう
な、多孔質シート凹部または貫通孔に液状または固形物
として保持された状態で、電気熱変換体に対して対向す
るような形態としてもよい。本発明においては、上述し
た各インクに対して最も有効なものは、上述した膜沸騰
方式を実行するものである。

【００９１】さらに加えて、本発明に係る記録装置の形
態としては、コンピュータ等の情報処理機器の画像出力
端末として一体または別体に設けられるものの他、リー
ダ等と組み合わせた複写装置、さらには送受信機能を有
するファクシミリ装置の形態を取るものであっても良
い。

【００９２】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
してもよい。また本発明は、システム或は装置に本発明
を実施するプログラムを供給することによっても達成さ
れる。

【００９３】以上説明したように本実施例によれば、小
さなラベルやカードにプリントするプリンタの場合は、
小さな容量のビットマップメモリで回路を構成し、大き
なラベルやダブルバッファ・プリントを行うプリンタの
場合は、大きな容量のビットマップメモリというよう
に、用途に応じてビットマップメモリの容量を変更でき
る。これにより、回路の標準化が可能になり、コストが
低減できる。

【００９４】

【発明の効果】以上述べた如く本発明によれば、複数の
記録ヘッドのそれぞれにより記録する記録データを記憶
するメモリ領域の容量を可変にできる効果がある。

【００９５】又、本発明によれば、イメージメモリの容
量を可変にできる効果がある。

【００９６】特に本発明によれば、予備メモリを追加し
た時も、それ以外の時でも、各記録ヘッド間で共通のメ
モリアドレスにアクセスして、各記録ヘッドに対応する
記録データにアクセスできるという効果がある。

【００９７】

【図面の簡単な説明】

【図１】本発明の代表的な実施例であるインクジェット
方式に従うフルライン記録ヘッドを備えたカラープリン
タ装置の回路構成を示すブロック図である。

【図２】図１で説明したプリンタ装置の概略構成を示す
側断面図である。

【図３】本実施例のフォーマッタ部のＧＡＦ１１３の構
成を示すブロック図である。

【図４】ＧＡＦ１１３のエンジン制御部１４０４の構成
を示すブロック図である。

【図５】エンジン制御部のタイミング部の構成を示すブ
ロック図である。

【図６】タイミング部の動作シーケンスを示すタイミン
グ図である。

【図７】エンジン制御部のアドレスブロックの構成を示
すブロック図である。

【図８】本実施例におけるビットマップＲＡＭよりのデ
ータ転送シーケンスを説明する図である。

【図９】本実施例のビットマップＲＡＭのメモリマップ
を示す図である。

【図１０】実施例のアドレスブロックのアドレス選択回
路の一部構成を示す回路図である。

【図１１】実施例のエンジン制御部のＤＭＡブロックの
構成を示すブロック図である。

【符号の説明】

１１０ フォーマッタ部 １１３ システムＲＡＭ １１５ ビットマップＲＡＭ １１６ ＧＡＦ １５０ エンジン部 １６０，１８０ エンジン回路 １６５，１８１ ＧＡＥ １６３ ＥＥＰＲＯＭ １７１ａ，１７１ｂ ＴＯＦセンサ １７２ 搬送モータ １９０ インクジェットヘッド ７１０ バス裁定回路 ７１１ ＤＲＡＭ制御回路 ７１２ データ転送回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岸田 秀昭 茨城県水海道市坂手町5540−11 キヤノ ンアプテックス株式会社内 (56)参考文献 特開 平５−61764（ＪＰ，Ａ) 特開 平２−170767（ＪＰ，Ａ) 特開 平５−138955（ＪＰ，Ａ) 特開 平５−221030（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 3/54 B41J 5/30 G06F 3/12

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数の記録ヘッドを用いて記録媒体上に
   画像を記録する記録装置であって、 前記複数の記録ヘッドに対応した複数のメモリ領域を有
   し、前記複数のメモリ領域のそれぞれに、対応する記録
   ヘッドにより記録すべき記録データを記憶するメモリ
   と、 予備メモリが前記メモリに追加されているか否かを示す
   予備メモリ信号を発生する信号発生手段と、 前記メモリと前記予備メモリにアクセスするためのアド
   レスを出力するアドレス出力手段と、 前記アドレス出力手段から出力されるアドレスを前記予
   備メモリ信号に応じて変更し、前記予備メモリ及び前記
   メモリをアクセスするためのアドレス信号を生成するア
   ドレス変更手段とを有し、 前記予備メモリが追加されているか否かに拘わらず、前
   記複数のメモリ領域のそれぞれをアクセスするために前
   記アドレス出力手段から出力されるアドレスの絶対アド
   レスが各メモリ領域に対して共通であることを特徴とす
   る記録装置。
2. 【請求項２】 前記アドレス変更手段は、前記予備メモ
   リ信号に応じて、前記アドレス出力手段から出力される
   アドレスをシフトして前記メモリをアクセスするための
   前記アドレス信号を生成することを特徴とする請求項１
   に記載の記録装置。
3. 【請求項３】 前記複数のメモリ領域のそれぞれは前記
   メモリのアドレス空間内に分離して配置され、前記複数
   のメモリ領域のそれぞれの間の空いたアドレス空間に前
   記予備メモリのアドレス空間が配置されることを特徴と
   する請求項１に記載の記録装置。
4. 【請求項４】 前記予備メモリのメモリ領域は、前記複
   数の記録ヘッドのそれぞれに対応する前記メモリ領域に
   追加されることを特徴とする請求項１又は３に記載の記
   録装置。
5. 【請求項５】 前記予備メモリが前記メモリに追加され
   ると、前記メモリのアドレス空間は連続したアドレス空
   間となることを特徴とする請求項１乃至４のいずれか１
   項に記載の記録装置。
6. 【請求項６】 前記複数の記録ヘッドのそれぞれは、各
   色に対応した記録データを記録するカラー記録用の記録
   ヘッドであることを特徴とする請求項１乃至５のいずれ
   か１項に記載の記録装置。
7. 【請求項７】 前記複数の記録ヘッドはインクを吐出し
   て記録を行うインクジェット記録ヘッドであることを特
   徴とする請求項１乃至６のいずれか１項に記載の記録装
   置。
8. 【請求項８】 前記記録ヘッドは、熱エネルギーを利用
   してインクを吐出する記録ヘッドであって、インクに与
   える熱エネルギーを発生するための熱エネルギー変換体
   を備えていることを特徴とする請求項７に記載の記録装
   置。