JP3121252B2 - 論理信号用電圧レベル調節装置およびそのインタフェース方法 - Google Patents
論理信号用電圧レベル調節装置およびそのインタフェース方法Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル回路と
他の回路とのインタフェースを制御するシステムおよび
その制御方法に関するものである。特に、本発明は、デ
ィジタル入出力（Ｉ／Ｏ）回路に導入される論理制御信
号用の電圧レベルを制御する装置およびその制御方法に
関するものである。
他の回路とのインタフェースを制御するシステムおよび
その制御方法に関するものである。特に、本発明は、デ
ィジタル入出力（Ｉ／Ｏ）回路に導入される論理制御信
号用の電圧レベルを制御する装置およびその制御方法に
関するものである。
【０００２】
【従来の技術】従来技術には、ソケット互換の入力レシ
ーバと出力ドライバとがある。それらの性能について
は、「ＶＳ５００標準セルライブラリ」や、ＮＣＲマイ
クロエレクトロニクスの提供する０．７５ｍｍ標準セル
ライブラリとその関連データブックおよびアプリケーシ
ョンノートで特徴づけられている。しかしながら、従来
技術においては、電圧探知機能を達成するために、バン
ドギャップ基準電圧を用いて電源の電圧レベルを決める
か、あるいは集積回路装置外からの外部制御入力を当て
にするかのいずれかであった。
ーバと出力ドライバとがある。それらの性能について
は、「ＶＳ５００標準セルライブラリ」や、ＮＣＲマイ
クロエレクトロニクスの提供する０．７５ｍｍ標準セル
ライブラリとその関連データブックおよびアプリケーシ
ョンノートで特徴づけられている。しかしながら、従来
技術においては、電圧探知機能を達成するために、バン
ドギャップ基準電圧を用いて電源の電圧レベルを決める
か、あるいは集積回路装置外からの外部制御入力を当て
にするかのいずれかであった。
【０００３】
【発明が解決しようとする課題】周辺機器インターコネ
クト（ＰＣＩ）の規格は、その業界の同業者多数で構成
され、ＰＣＩスペシャルインタレストグループ（ＰＣＩ
ＳＩＧ）として公知である組織によって制定されたもの
である。ＰＣＩの仕様には、二つの起動電圧領域の範囲
が定められると共に、それら二つの領域間を切り換える
装置の供給も含まれている。しかしながら、本発明によ
って実現されるように、制御入力なしで二つの領域間を
動的に切り換える能力については、従来のＰＣＩ仕様で
検討されていない。
クト（ＰＣＩ）の規格は、その業界の同業者多数で構成
され、ＰＣＩスペシャルインタレストグループ（ＰＣＩ
ＳＩＧ）として公知である組織によって制定されたもの
である。ＰＣＩの仕様には、二つの起動電圧領域の範囲
が定められると共に、それら二つの領域間を切り換える
装置の供給も含まれている。しかしながら、本発明によ
って実現されるように、制御入力なしで二つの領域間を
動的に切り換える能力については、従来のＰＣＩ仕様で
検討されていない。
【０００４】それゆえ、本発明は、バンドギャップ基準
電圧生成器に比べて物理的にかなり少ないスペースです
み、かつた易く一貫製造できる電圧探知用比較器を効果
的に利用することを目的とするものである。
電圧生成器に比べて物理的にかなり少ないスペースです
み、かつた易く一貫製造できる電圧探知用比較器を効果
的に利用することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、異なるバス間
との双方向論理回路用入出力インターフェイスとして機
能する回路ノードに出現する論理信号の電圧レベルを調
節する論理信号用レベル調節装置において、許可信号が
入力された場合にバス供給用電圧と論理回路供給用電圧
とを比較し、その比較結果として第一の出力信号を生じ
させるための電圧探知回路と、前記第一の出力信号に応
じて、外部からの論理出力用電圧レベルに対応する電圧
レベルを前記回路ノードに導き入れる出力ドライバ論理
回路と、前記第一の出力信号に応じて、前記第一の出力
信号に対応した電圧レベルで前記論理回路を駆動するレ
シーバ論理回路と、を具備することを特徴とする論理信
号用電圧レベル調節装置を提供するものである。
との双方向論理回路用入出力インターフェイスとして機
能する回路ノードに出現する論理信号の電圧レベルを調
節する論理信号用レベル調節装置において、許可信号が
入力された場合にバス供給用電圧と論理回路供給用電圧
とを比較し、その比較結果として第一の出力信号を生じ
させるための電圧探知回路と、前記第一の出力信号に応
じて、外部からの論理出力用電圧レベルに対応する電圧
レベルを前記回路ノードに導き入れる出力ドライバ論理
回路と、前記第一の出力信号に応じて、前記第一の出力
信号に対応した電圧レベルで前記論理回路を駆動するレ
シーバ論理回路と、を具備することを特徴とする論理信
号用電圧レベル調節装置を提供するものである。
【０００６】出力ドライバの論理回路は、電圧探知制御
信号に応じて、論理出力電圧レベルに相当する電圧レベ
ルを回路ノードに入れる。また、出力レシーバ論理回路
は、前記電圧探知制御信号に応じて、その電圧探知制御
信号によって決められたレベルの電圧を備えたシステム
の論理回路を駆動する。
信号に応じて、論理出力電圧レベルに相当する電圧レベ
ルを回路ノードに入れる。また、出力レシーバ論理回路
は、前記電圧探知制御信号に応じて、その電圧探知制御
信号によって決められたレベルの電圧を備えたシステム
の論理回路を駆動する。
【０００７】この電圧探知回路は、バス供給用電圧と論
理回路供給用電圧との比較結果を格納し、比較回路の入
力に許可信号が入力されない限りは、その比較結果に対
応した信号を維持するような仕組みを有している。この
格納手段に適した構成としてキーパセル回路がある。さ
らに、出力ドライバ回路は、論理回路からの出力データ
および許可信号に応じて、出力データの論理値と、比較
結果信号によって確立された電圧レベルとを保有する信
号を回路ノードに生じさせる。
理回路供給用電圧との比較結果を格納し、比較回路の入
力に許可信号が入力されない限りは、その比較結果に対
応した信号を維持するような仕組みを有している。この
格納手段に適した構成としてキーパセル回路がある。さ
らに、出力ドライバ回路は、論理回路からの出力データ
および許可信号に応じて、出力データの論理値と、比較
結果信号によって確立された電圧レベルとを保有する信
号を回路ノードに生じさせる。
【０００８】この出力ドライバ回路は、比較結果信号、
出力データおよび許可信号にそれぞれ応答すべく接続さ
れた複数のトランジスタを有しているのが好ましい。ま
た、この回路は、インタフェースバス供給用電圧をつな
いで、それらトランジスタに電力を供給する仕組みも備
えているので、多様なインタフェースバス供給用電圧に
追従することができる。
出力データおよび許可信号にそれぞれ応答すべく接続さ
れた複数のトランジスタを有しているのが好ましい。ま
た、この回路は、インタフェースバス供給用電圧をつな
いで、それらトランジスタに電力を供給する仕組みも備
えているので、多様なインタフェースバス供給用電圧に
追従することができる。
【０００９】入力レシーバ論理回路は、比較結果信号に
応じる入力信号しきい値検出回路を備え、その回路ノー
ドに出現した電圧レベルが有効な論理信号かどうかを判
断する。このしきい値検出回路の出力は、その出力に応
答する電圧レベルシフタ回路を駆動し、対応する論理信
号レベルに整合する論理回路に出力信号を生じさせる。
この入力レシーバの論理回路は、該回路に実装されたト
ランジスタ網をつなぎ、少なくともそれらの内の一部が
インタフェースバス供給用電圧から電力を受けるような
構成にすることにより、多様なバス供給電圧を受け入れ
ることができる。 また本発明は、チップへの論理信号
の入出力を共通接続パッドを介してインタフェースする
方法に関するものでもあり、ここで、パッドの出力ドラ
イバは所定の標準バス電圧によって、コアまたは論理回
路はコア供給電圧によってそれぞれ電力が供給され、出
力データを生じさせる。この方法は、バス電圧とコア供
給電圧とを比較し、電圧探知制御信号を生成することに
よって開始される。その電圧探知制御信号は出力データ
および許可信号と結合され、標準バス電圧に対応する信
号レベルを有した論理データでパッドを駆動する。
応じる入力信号しきい値検出回路を備え、その回路ノー
ドに出現した電圧レベルが有効な論理信号かどうかを判
断する。このしきい値検出回路の出力は、その出力に応
答する電圧レベルシフタ回路を駆動し、対応する論理信
号レベルに整合する論理回路に出力信号を生じさせる。
この入力レシーバの論理回路は、該回路に実装されたト
ランジスタ網をつなぎ、少なくともそれらの内の一部が
インタフェースバス供給用電圧から電力を受けるような
構成にすることにより、多様なバス供給電圧を受け入れ
ることができる。 また本発明は、チップへの論理信号
の入出力を共通接続パッドを介してインタフェースする
方法に関するものでもあり、ここで、パッドの出力ドラ
イバは所定の標準バス電圧によって、コアまたは論理回
路はコア供給電圧によってそれぞれ電力が供給され、出
力データを生じさせる。この方法は、バス電圧とコア供
給電圧とを比較し、電圧探知制御信号を生成することに
よって開始される。その電圧探知制御信号は出力データ
および許可信号と結合され、標準バス電圧に対応する信
号レベルを有した論理データでパッドを駆動する。
【００１０】本方法の次のステップは、高論理レベルか
低論理レベルのいずれかのしきい値に対して相関性を持
たせるのにパッドの信号が適したレベルにあるかを検出
するものである。そして、該検出ステップからの信号は
けた送りされて、チップの論理信号レベルに整合され
る。またこの方法には、比較、応答および検出の各ステ
ップを実行しながら多様なバス電圧に追従するステップ
も含めることができる。
低論理レベルのいずれかのしきい値に対して相関性を持
たせるのにパッドの信号が適したレベルにあるかを検出
するものである。そして、該検出ステップからの信号は
けた送りされて、チップの論理信号レベルに整合され
る。またこの方法には、比較、応答および検出の各ステ
ップを実行しながら多様なバス電圧に追従するステップ
も含めることができる。
【００１１】
【発明の実施の形態】本発明は、入出力（Ｉ／Ｏ）パッ
ドアーキテクチャに関するものであり、特に、周辺機器
インターコネクト（ＰＣＩ）規格を実行するのに有効な
アーキテクチャに関するものである。このＰＣＩ規格
は、二つの起動環境における信号域の範囲を定めてい
る。すなわち、５．０Ｖ（±５％）の高電圧域、および
３．３Ｖ（３．０〜３．６Ｖ）の低電圧域である。この
高電圧域は、実際に業界標準のＴＴＬインタフェースの
ように、固定論理しきい値という用語で特定される。
ドアーキテクチャに関するものであり、特に、周辺機器
インターコネクト（ＰＣＩ）規格を実行するのに有効な
アーキテクチャに関するものである。このＰＣＩ規格
は、二つの起動環境における信号域の範囲を定めてい
る。すなわち、５．０Ｖ（±５％）の高電圧域、および
３．３Ｖ（３．０〜３．６Ｖ）の低電圧域である。この
高電圧域は、実際に業界標準のＴＴＬインタフェースの
ように、固定論理しきい値という用語で特定される。
【００１２】しかしながら、低電圧域は、０．４×Ｖｄ
ｄに中心をおく比例インターフェイスとして特定され
る。これは、低電圧信号環境に対して、出力ドライバと
入力レシーバとが、３．０〜３．６ＶのＶｄｄの電圧変
動範囲に対応しなければならないことを示している。さ
らには、高電圧信号環境においては、出力ドライバと入
力レシーバとが、固定の論理しきい値に対応しなければ
ならない。
ｄに中心をおく比例インターフェイスとして特定され
る。これは、低電圧信号環境に対して、出力ドライバと
入力レシーバとが、３．０〜３．６ＶのＶｄｄの電圧変
動範囲に対応しなければならないことを示している。さ
らには、高電圧信号環境においては、出力ドライバと入
力レシーバとが、固定の論理しきい値に対応しなければ
ならない。
【００１３】本発明に係わる汎用ＰＣＩパッドアーキテ
クチャの効果は、入力レシーバおよび出力ドライバ双方
の回路構成を動的に調節し、高電圧（５Ｖ）および低電
圧（３．３Ｖ）の両電圧域でＰＣＩ仕様に対応する能力
にある。すなわち本発明は、外部ＰＣＩバスの電圧を探
知し、この情報を取り込んで格納し、出力ドライバおよ
び入力レシーバ双方の回路構成をそれ相応に動的に調節
する回路に有効に利用されるものである。
クチャの効果は、入力レシーバおよび出力ドライバ双方
の回路構成を動的に調節し、高電圧（５Ｖ）および低電
圧（３．３Ｖ）の両電圧域でＰＣＩ仕様に対応する能力
にある。すなわち本発明は、外部ＰＣＩバスの電圧を探
知し、この情報を取り込んで格納し、出力ドライバおよ
び入力レシーバ双方の回路構成をそれ相応に動的に調節
する回路に有効に利用されるものである。
【００１４】従来既存のＰＣＩ Ｉ／Ｏパッドのデザイ
ンは、高電圧および低電圧の両信号環境で起動すること
ができない、および／または、高低の電圧信号環境間を
手動で切り換えるのに外部制御信号が必要となる、とい
う点において制限が加えられている。ここに説明する本
発明は、それら両電圧信号環境を利用する装置が、手動
での制御入力なしに、ＰＣＩの両環境での起動を可能に
するものである。これは、いずれの信号環境も利用され
る可能性が等しくあり、両環境間で動的に切り換えが行
われるような集積回路製品に特に有効となる。
ンは、高電圧および低電圧の両信号環境で起動すること
ができない、および／または、高低の電圧信号環境間を
手動で切り換えるのに外部制御信号が必要となる、とい
う点において制限が加えられている。ここに説明する本
発明は、それら両電圧信号環境を利用する装置が、手動
での制御入力なしに、ＰＣＩの両環境での起動を可能に
するものである。これは、いずれの信号環境も利用され
る可能性が等しくあり、両環境間で動的に切り換えが行
われるような集積回路製品に特に有効となる。
【００１５】本発明に従って実行されるＰＣＩ Ｉ／Ｏ
パッドアーキテクチャーを３つの論理ブロックで図１に
示す。これら３つの論理ブロックは、それぞれ１）出力
ドライバ１６、２）入力レシーバ１８、および電圧探知
回路１２である。すなわち図１は、本発明に係わる汎用
ＰＣＩ Ｉ／Ｏパッド用に設計された最高水準のアーキ
テクチャに主眼を置いたブロック図である。
パッドアーキテクチャーを３つの論理ブロックで図１に
示す。これら３つの論理ブロックは、それぞれ１）出力
ドライバ１６、２）入力レシーバ１８、および電圧探知
回路１２である。すなわち図１は、本発明に係わる汎用
ＰＣＩ Ｉ／Ｏパッド用に設計された最高水準のアーキ
テクチャに主眼を置いたブロック図である。
【００１６】図１において、出力ドライバ論理回路１６
は、ボンディングパッド２０を介し、適当なＰＣＩバス
電圧レベルで、内部に生じた論理信号をチップから運び
去る機能を果たす。一般的に、ボンディングパッド２０
は、約５ｍｉｌ2 のアルミニウム製パッドであり、集積
回路部品からピンを物理的に取り付けることによって回
路との電気通信路を機械的に確立するものである。
は、ボンディングパッド２０を介し、適当なＰＣＩバス
電圧レベルで、内部に生じた論理信号をチップから運び
去る機能を果たす。一般的に、ボンディングパッド２０
は、約５ｍｉｌ2 のアルミニウム製パッドであり、集積
回路部品からピンを物理的に取り付けることによって回
路との電気通信路を機械的に確立するものである。
【００１７】また、同様にボンディングパッド２０に接
続された入力レシーバ論理回路１８は、チップに入って
くる論理信号を受信し、その入力信号をプリセットしき
い値のトリップポイントと比較し、適切な論理レベルで
該信号をチップ（図示せず）に通す。そして、電圧探知
回路１２がＰＣＩバス電圧を調べ、そのＰＣＩバスが高
電圧域（５Ｖ）または低電圧域（３．３Ｖ）のいずれで
動作しているかによって、低論理信号か高論理信号のい
ずれかを出力する。また、電圧探知回路１２は、入力１
４に許可信号が現れるとＰＣＩバスの起動電圧レベルを
調べ、その許可状態が除去されるとこの状態を蓄える。
一般的に、この許可状態はチップリセット信号である。
続された入力レシーバ論理回路１８は、チップに入って
くる論理信号を受信し、その入力信号をプリセットしき
い値のトリップポイントと比較し、適切な論理レベルで
該信号をチップ（図示せず）に通す。そして、電圧探知
回路１２がＰＣＩバス電圧を調べ、そのＰＣＩバスが高
電圧域（５Ｖ）または低電圧域（３．３Ｖ）のいずれで
動作しているかによって、低論理信号か高論理信号のい
ずれかを出力する。また、電圧探知回路１２は、入力１
４に許可信号が現れるとＰＣＩバスの起動電圧レベルを
調べ、その許可状態が除去されるとこの状態を蓄える。
一般的に、この許可状態はチップリセット信号である。
【００１８】出力ドライバ論理回路１６は、図２におい
てより詳細に示されている。これは、ボンディングパッ
ド２０を介して、コア論理ブロックから外部環境に信号
を通すように機能するものである。出力ドライバ論理回
路１６に対しては、図１に示すように、３つの入力があ
る。すなわち、回路１２からの電圧探知制御入力２２に
加えて、出力データ２３と出力許可制御入力２４（これ
らは共に図１の多元コネクタ入力１５を形成する）とを
備えている。
てより詳細に示されている。これは、ボンディングパッ
ド２０を介して、コア論理ブロックから外部環境に信号
を通すように機能するものである。出力ドライバ論理回
路１６に対しては、図１に示すように、３つの入力があ
る。すなわち、回路１２からの電圧探知制御入力２２に
加えて、出力データ２３と出力許可制御入力２４（これ
らは共に図１の多元コネクタ入力１５を形成する）とを
備えている。
【００１９】入力２４における出力許可信号は、Ｉ／Ｏ
ドライバがトライステートであるかどうかを判断する。
出力許可２４が論理Ｈｉｇｈ状態に対して非行使化され
ると、トランジスタ３１，３２および３３がすべてＯＦ
Ｆ状態にされ、出力パッド２０上にトライステート状態
がもたらされる。一方、出力許可２４が論理Ｌｏｗ状態
に対して行使されると、トランジスタ３１，３２および
／または３３は、データにのった論理値を信号２３から
出力パッド２０に追いやるべく機能する。
ドライバがトライステートであるかどうかを判断する。
出力許可２４が論理Ｈｉｇｈ状態に対して非行使化され
ると、トランジスタ３１，３２および３３がすべてＯＦ
Ｆ状態にされ、出力パッド２０上にトライステート状態
がもたらされる。一方、出力許可２４が論理Ｌｏｗ状態
に対して行使されると、トランジスタ３１，３２および
／または３３は、データにのった論理値を信号２３から
出力パッド２０に追いやるべく機能する。
【００２０】また、電圧探知入力２２は、トランジスタ
３３が許可されるかどうかを制御する。この入力が論理
Ｌｏｗである場合、トランジスタ３３は機能抑止され
る。この構成において、出力ドライバのＡＣおよびＤＣ
特性は、出力ドライバトランジスタ３１および３２のみ
で判断される。一方、電圧探知入力２２が論理Ｈｉｇｈ
である場合にはトランジスタ３３が許可され、トランジ
スタ３１と並列に設けられたプルアップドライバとして
機能する。トランジスタ３１および３２のみで形成され
たドライバの電気特性と比べた場合、トランジスタ３３
を追加すると、ＰＣＩ Ｖｄｄレールからの出力電源電
流を増加するので、出力ドライバのＡＣおよびＤＣ特性
を変更することができる。
３３が許可されるかどうかを制御する。この入力が論理
Ｌｏｗである場合、トランジスタ３３は機能抑止され
る。この構成において、出力ドライバのＡＣおよびＤＣ
特性は、出力ドライバトランジスタ３１および３２のみ
で判断される。一方、電圧探知入力２２が論理Ｈｉｇｈ
である場合にはトランジスタ３３が許可され、トランジ
スタ３１と並列に設けられたプルアップドライバとして
機能する。トランジスタ３１および３２のみで形成され
たドライバの電気特性と比べた場合、トランジスタ３３
を追加すると、ＰＣＩ Ｖｄｄレールからの出力電源電
流を増加するので、出力ドライバのＡＣおよびＤＣ特性
を変更することができる。
【００２１】ＰＣＩバスインタフェースの供給電圧に基
づいて出力トランジスタアーキテクチャを再構成するこ
とにより、５Ｖおよび３．３Ｖの両レベルで、出力ドラ
イバをＰＣＩバス仕様に整合させることができる。ま
た、出力トランジスタはすべてＰＣＩバス電圧電源（Ｐ
ＣＩ Ｖｄｄ）に接続されているので、出力信号特性
は、３．０Ｖ〜３．６Ｖの各仕様にまたがるＰＣＩ供給
電圧の多様性を受け入れることができる。低電圧（３．
３Ｖ）の仕様が３．０〜３．６Ｖの電圧域としてその範
囲が定められるときに、これはＰＣＩ追従システムに不
可欠な条件となる。次に、図３に示す入力レシーバ論理
回路１８は、ボンディングパッド２０に現れる信号をチ
ップのコア論理ブロックに通すべく機能するものであ
る。この回路への入力は、ボンディングパッド２０に入
ってくる信号と電圧探知制御入力信号２２からなる。
づいて出力トランジスタアーキテクチャを再構成するこ
とにより、５Ｖおよび３．３Ｖの両レベルで、出力ドラ
イバをＰＣＩバス仕様に整合させることができる。ま
た、出力トランジスタはすべてＰＣＩバス電圧電源（Ｐ
ＣＩ Ｖｄｄ）に接続されているので、出力信号特性
は、３．０Ｖ〜３．６Ｖの各仕様にまたがるＰＣＩ供給
電圧の多様性を受け入れることができる。低電圧（３．
３Ｖ）の仕様が３．０〜３．６Ｖの電圧域としてその範
囲が定められるときに、これはＰＣＩ追従システムに不
可欠な条件となる。次に、図３に示す入力レシーバ論理
回路１８は、ボンディングパッド２０に現れる信号をチ
ップのコア論理ブロックに通すべく機能するものであ
る。この回路への入力は、ボンディングパッド２０に入
ってくる信号と電圧探知制御入力信号２２からなる。
【００２２】トランジスタ５１乃至５４は、入力レシー
バ用の入力信号しきい値検出論理ブロックとして機能す
る。これらデバイスは、ボンディングパッドの入力信号
が有効な論理Ｌｏｗまたは論理Ｈｉｇｈとみなされるよ
うな電圧レベルを判断すべく共働する。出力ドライバ回
路の場合と同様に、これらトランジスタはＰＣＩバス電
圧電源ＰＣＩ Ｖｄｄに接続され、３．０Ｖ〜３．６Ｖ
にわたる電圧仕様の多様性を受け入れる。
バ用の入力信号しきい値検出論理ブロックとして機能す
る。これらデバイスは、ボンディングパッドの入力信号
が有効な論理Ｌｏｗまたは論理Ｈｉｇｈとみなされるよ
うな電圧レベルを判断すべく共働する。出力ドライバ回
路の場合と同様に、これらトランジスタはＰＣＩバス電
圧電源ＰＣＩ Ｖｄｄに接続され、３．０Ｖ〜３．６Ｖ
にわたる電圧仕様の多様性を受け入れる。
【００２３】ＰＣＩバス供給電圧ＰＣＩ Ｖｄｄがその
高レベル（５Ｖ）と低レベル（３．３Ｃ）との間で推移
するにつれ、電圧探知制御入力２２は入力レシーバしき
い値特性を調節するように機能する。この入力が論理Ｌ
ｏｗである場合、トランジスタ５２は機能抑止され、ト
ランジスタ５３を回路から切断する。この構成において
は、トランジスタ５１および５４の入力トランジスタ対
が、入力レシーバ１８用の入力しきい値特性を判断し、
ＰＣＩ仕様の低電圧域に順応する。
高レベル（５Ｖ）と低レベル（３．３Ｃ）との間で推移
するにつれ、電圧探知制御入力２２は入力レシーバしき
い値特性を調節するように機能する。この入力が論理Ｌ
ｏｗである場合、トランジスタ５２は機能抑止され、ト
ランジスタ５３を回路から切断する。この構成において
は、トランジスタ５１および５４の入力トランジスタ対
が、入力レシーバ１８用の入力しきい値特性を判断し、
ＰＣＩ仕様の低電圧域に順応する。
【００２４】一方、電圧探知制御入力２２が論理Ｈｉｇ
ｈである場合、トランジスタ５２は許可され、トランジ
スタ５４と並列にトランジスタ５３を電気的に接続す
る。この構成の場合、論理Ｈｉｇｈが認識される電圧し
きい値レベルが低減され、ＰＣＩ仕様の低電圧域に順応
する。
ｈである場合、トランジスタ５２は許可され、トランジ
スタ５４と並列にトランジスタ５３を電気的に接続す
る。この構成の場合、論理Ｈｉｇｈが認識される電圧し
きい値レベルが低減され、ＰＣＩ仕様の低電圧域に順応
する。
【００２５】トランジスタ５５乃至６２は、入力レシー
バの電圧レベルシフタとして機能するものである。一例
として、ＰＣＩバス供給電圧が３．３Ｖの低電圧状態に
あり、コア電圧電源コアＶｄｄが５Ｖであったならば、
コア論理に通す前に、レベルシフタは入来３Ｖ信号を５
Ｖのレベルに引き上げる。また、ＰＣＩおよびコアの両
電圧電源が同一レベルであるなら、レベルシフタは単に
パッド２０からの入来信号用バッファとして機能する。
また、ＰＣＩバス電圧が５Ｖで、コア論理が３Ｖである
場合、このレベルシフタは一バッファとして機能する。
バの電圧レベルシフタとして機能するものである。一例
として、ＰＣＩバス供給電圧が３．３Ｖの低電圧状態に
あり、コア電圧電源コアＶｄｄが５Ｖであったならば、
コア論理に通す前に、レベルシフタは入来３Ｖ信号を５
Ｖのレベルに引き上げる。また、ＰＣＩおよびコアの両
電圧電源が同一レベルであるなら、レベルシフタは単に
パッド２０からの入来信号用バッファとして機能する。
また、ＰＣＩバス電圧が５Ｖで、コア論理が３Ｖである
場合、このレベルシフタは一バッファとして機能する。
【００２６】電圧探知回路１２は、図４においてより詳
細に示されている。この回路は、コア論理ブロックにお
いて、ＰＣＩバス電圧ＰＣＩ Ｖｄｄを供給電圧（コア
Ｖｄｄ）と比較すべく機能し、制御信号を２２で出力す
る。
細に示されている。この回路は、コア論理ブロックにお
いて、ＰＣＩバス電圧ＰＣＩ Ｖｄｄを供給電圧（コア
Ｖｄｄ）と比較すべく機能し、制御信号を２２で出力す
る。
【００２７】また、ＰＣＩ供給電圧ＰＣＩ Ｖｄｄがト
ランジスタしきい値より大きく、かつコア電圧電源コア
Ｖｄｄを下回る場合に、トランジスタ７１はＯＮとな
る。反対に、二つの電圧が互いのしきい値内であるなら
ば、トランジスタ７１はＯＦＦとなる。一般的にトラン
ジスタしきい値電圧は、０．７〜０．９Ｖである。ま
た、トランジスタ７２は小さな素子であり、入力１４の
許可信号がその論理Ｌｏｗ状態に行使されると、該トラ
ンジスタはプルダウン抵抗器として機能する。
ランジスタしきい値より大きく、かつコア電圧電源コア
Ｖｄｄを下回る場合に、トランジスタ７１はＯＮとな
る。反対に、二つの電圧が互いのしきい値内であるなら
ば、トランジスタ７１はＯＦＦとなる。一般的にトラン
ジスタしきい値電圧は、０．７〜０．９Ｖである。ま
た、トランジスタ７２は小さな素子であり、入力１４の
許可信号がその論理Ｌｏｗ状態に行使されると、該トラ
ンジスタはプルダウン抵抗器として機能する。
【００２８】さらに、一対のインバータ７６および７７
がキーパセル７５を形成し、トランジスタ７１および７
２が導通していない場合、該キーパセルは出力制御信号
２２の論理状態を保存すべく動作する。ここで、各イン
バータ７６および７７は（さらに、エレメント７３およ
び７４等、図面に示された他のインバータ回路も）、コ
アＶｄｄおよび共通Ｖｓｓへの標準的な接続によって電
力を供給される。インバータ７７はドライブ能力が非常
に低いので、トランジスタ７１か７２のいずれかによっ
て新規の状態へとキーパ機能をた易く動かすことができ
る。また、トランジスタ７１および７２は、インバータ
７７の出力を簡単にオーバドライブするよう設計されて
いるので、新規の論理状態信号を出力２２にのせること
ができる。 図４の電圧探知回路１２は、以下に示すよ
うに動作するものである。すなわち、図１の許可入力１
４が、通常始動時や他のシステムレベルリセット状態時
に生じる論理Ｌｏｗ状態に行使されると、トランジスタ
７２は導通し、出力制御信号２２上の弱プルダウン抵抗
として作用する。また、トランジスタ７１も導通するな
らば、出力信号２２は、格段に強いトランジスタ７１に
よって、コアＶｄｄのレベルに引き上げられる。そし
て、トランジスタ７１がＯＦＦされると、トランジスタ
７２が出力制御信号２２を論理Ｌｏｗレベルで維持す
る。一方、許可信号１４が論理Ｈｉｇｈレベルに動かさ
れることによって非行使化されると、トランジスタ７２
はＯＦＦとなる。また、トランジスタ７１が導通してい
るならば、出力２２は論理Ｈｉｇｈレベルにとどまる
が、トランジスタ７１がＯＦＦされるのに伴い、キーパ
セル７５が出力信号２２を論理Ｌｏｗレベルに保持す
る。
がキーパセル７５を形成し、トランジスタ７１および７
２が導通していない場合、該キーパセルは出力制御信号
２２の論理状態を保存すべく動作する。ここで、各イン
バータ７６および７７は（さらに、エレメント７３およ
び７４等、図面に示された他のインバータ回路も）、コ
アＶｄｄおよび共通Ｖｓｓへの標準的な接続によって電
力を供給される。インバータ７７はドライブ能力が非常
に低いので、トランジスタ７１か７２のいずれかによっ
て新規の状態へとキーパ機能をた易く動かすことができ
る。また、トランジスタ７１および７２は、インバータ
７７の出力を簡単にオーバドライブするよう設計されて
いるので、新規の論理状態信号を出力２２にのせること
ができる。 図４の電圧探知回路１２は、以下に示すよ
うに動作するものである。すなわち、図１の許可入力１
４が、通常始動時や他のシステムレベルリセット状態時
に生じる論理Ｌｏｗ状態に行使されると、トランジスタ
７２は導通し、出力制御信号２２上の弱プルダウン抵抗
として作用する。また、トランジスタ７１も導通するな
らば、出力信号２２は、格段に強いトランジスタ７１に
よって、コアＶｄｄのレベルに引き上げられる。そし
て、トランジスタ７１がＯＦＦされると、トランジスタ
７２が出力制御信号２２を論理Ｌｏｗレベルで維持す
る。一方、許可信号１４が論理Ｈｉｇｈレベルに動かさ
れることによって非行使化されると、トランジスタ７２
はＯＦＦとなる。また、トランジスタ７１が導通してい
るならば、出力２２は論理Ｈｉｇｈレベルにとどまる
が、トランジスタ７１がＯＦＦされるのに伴い、キーパ
セル７５が出力信号２２を論理Ｌｏｗレベルに保持す
る。
【００２９】一例として、ＰＣＩ供給電圧ＰＣＩ Ｖｄ
ｄが３．３Ｖであり、コア供給電圧コアＶｄｄが５Ｖで
あるならば、トランジスタ７１はＯＮとなり、出力信号
２２は論理Ｈｉｇｈ状態である。そして信号２２は、Ｐ
ＣＩ Ｉ／Ｏパッドドライバ１６のみならず、図１のレ
シーバ論理１８にも接続され、３．３ＶのＰＣＩバス特
性に向けてそれらのコンフィギュレーションを行う。こ
こで、二つの電源が（しきい値内の）同一高電圧である
ならば、トランジスタ７１はＯＦＦで、トランジスタ７
２が出力を論理Ｌｏｗレベルに引き下げ、入力１４が許
可状態を終了すべくＨｉｇｈ状態に移される際にキーパ
セル７５によって維持される。
ｄが３．３Ｖであり、コア供給電圧コアＶｄｄが５Ｖで
あるならば、トランジスタ７１はＯＮとなり、出力信号
２２は論理Ｈｉｇｈ状態である。そして信号２２は、Ｐ
ＣＩ Ｉ／Ｏパッドドライバ１６のみならず、図１のレ
シーバ論理１８にも接続され、３．３ＶのＰＣＩバス特
性に向けてそれらのコンフィギュレーションを行う。こ
こで、二つの電源が（しきい値内の）同一高電圧である
ならば、トランジスタ７１はＯＦＦで、トランジスタ７
２が出力を論理Ｌｏｗレベルに引き下げ、入力１４が許
可状態を終了すべくＨｉｇｈ状態に移される際にキーパ
セル７５によって維持される。
【００３０】この例は、コアＶｄｄが５Ｖであり、５Ｖ
の高ＰＣＩ Ｖｄｄか、３．３Ｖの低ＰＣＩ Ｖｄｄの
いずれかと比較されるような配列を示している。ＰＣＩ
ＶｄｄとコアＶｄｄとを（図４に示すように）切り換
えることにより、同一の回路が、３．３ＶのコアＶｄｄ
と、３．３Ｖか５ＶいずれかのＰＣＩ Ｖｄｄとを伴う
場合に有効となる。
の高ＰＣＩ Ｖｄｄか、３．３Ｖの低ＰＣＩ Ｖｄｄの
いずれかと比較されるような配列を示している。ＰＣＩ
ＶｄｄとコアＶｄｄとを（図４に示すように）切り換
えることにより、同一の回路が、３．３ＶのコアＶｄｄ
と、３．３Ｖか５ＶいずれかのＰＣＩ Ｖｄｄとを伴う
場合に有効となる。
【００３１】以上、特に好ましい実施形態を例に本発明
を説明したが、本発明の範囲を逸脱することなく、ここ
で特に言及したもの以外にも様々な変更、変形、追加お
よび応用が可能なことは当業者にとって明らかである。
を説明したが、本発明の範囲を逸脱することなく、ここ
で特に言及したもの以外にも様々な変更、変形、追加お
よび応用が可能なことは当業者にとって明らかである。
【図１】 ボンディングパッドでインタフェースが実現
される本発明のシステムのブロック図である。
される本発明のシステムのブロック図である。
【図２】 図１の出力ドライバ回路の回路図である。
【図３】 図１に示されたタイプのシステムで用いられ
る入力レシーバ回路の回路図である。
る入力レシーバ回路の回路図である。
【図４】 図１に示したシステムの電圧探知回路の回路
図である。
図である。
１２ 電圧探知回路 １６ 出力ドライバ論理回路 １８ 入力レシーバ論理回路 ２０ ボンディングパッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−35220（ＪＰ，Ａ) 特開 平３−53712（ＪＰ，Ａ) 米国特許5084637（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00
Claims (13)
- 【請求項１】 異なるバス間との双方向論理回路用入出
力インターフェイスとして機能する回路ノードに出現す
る論理信号の電圧レベルを調節する論理信号用レベル調
節装置において、 許可信号が入力された場合にバス供給用電圧と論理回路
供給用電圧とを比較し、その比較結果として第一の出力
信号を生じさせるための電圧探知回路と、 前記第一の出力信号に応じて、外部からの論理出力用電
圧レベルに対応する電圧レベルを前記回路ノードに導き
入れる出力ドライバ論理回路と、 前記第一の出力信号に応じて、前記第一の出力信号に対
応した電圧レベルで前記論理回路を駆動するレシーバ論
理回路と、 を具備することを特徴とする論理信号用電圧レベル調節
装置。 - 【請求項２】 前記電圧探知回路が、前記許可信号不在
の場合には常に前記第一の出力信号を維持する手段を備
えていることを特徴とする請求項１記載の論理信号用電
圧レベル調節装置。 - 【請求項３】 前記維持手段がキーパセル回路であるこ
とを特徴とする請求項２記載の論理信号用電圧レベル調
節装置。 - 【請求項４】 回路ノードの電圧レベルを前記第一の出
力信号によって確立すると共に、前記出力ドライバ回路
が論理回路の生成する出力データおよび許可信号にも応
答して前記出力データの論理値を保有した信号を回路ノ
ードに生じさせることを特徴とする請求項１記載の論理
信号用電圧レベル調節装置。 - 【請求項５】 前記第一の出力信号、前記出力データ、
および前記許可信号にそれぞれ応答すべく接続された複
数のトランジスタと、前記インタフェースバス供給用電
圧によって該トランジスタに電力を供給して前記インタ
フェースバス供給用電圧の多様性を追従する手段とをさ
らに備えることを特徴とする請求項４記載の論理信号用
電圧レベル調節装置。 - 【請求項６】 前記第一の出力信号に応じて、回路ノー
ドに出現した電圧レベルが有効な論理信号であるかを判
断する入力信号しきい値検出回路を前記レシーバ論理回
路が備えることを特徴とする請求項１記載の論理信号用
電圧レベル調節装置。 - 【請求項７】 前記入力レシーバ論理回路が、前記しき
い値検出回路の出力に応じ、出力信号を論理回路に入れ
て対応する論理信号レベルに整合させる電圧レベルシフ
タ回路をさらに備えることを特徴とする請求項６記載の
論理信号用電圧レベル調節装置。 - 【請求項８】 少なくともその一部分が前記インタフェ
ースバス供給用電圧からの電力を受けるように接続され
ているトランジスタ網から前記レシーバ論理回路が構成
されることを特徴とする請求項７記載の論理信号用電圧
レベル調節装置。 - 【請求項９】 異なるバス間との入出力共通のＩ／Ｏパ
ッドを介して論理信号を論理回路に接続するインターフ
ェイス方法において、 許可信号が入力された場合にバス供給用電圧と論理回路
供給用電圧とを比較し、電圧探知制御信号を生成させる
ステップと、 前記電圧探知制御信号に応じて、前記バス供給用電圧に
対応する信号レベルを保持した論理データで前記Ｉ／Ｏ
パッドを駆動するステップと、 を設けることから成るインタフェース方法。 - 【請求項１０】 高論理レベルか低論理レベルの何れか
のしきい値に対して相関性を持たせるのに前記Ｉ／Ｏパ
ッドの信号が適したレベルにあるかを検出するステップ
と、 前記検出するステップからの信号をシフトさせて前記Ｉ
／Ｏパッドの信号レベルに整合させるステップと、 をさらに設けることを特徴とする請求請９記載のインタ
フェース方法。 - 【請求項１１】 前記比較および応答ステップを実行し
ながら、前記バス供給用電圧の多様性を追従するステッ
プをさらに設けることを特徴とする請求項９記載のイン
タフェース方法。 - 【請求項１２】 前記検出ステップを実行しながら、前
記バス供給用電圧の多様性を追従するステップを備える
ことを特徴とする請求項１０記載のインタフェース方
法。 - 【請求項１３】 前記バス供給用電圧から電力供給され
るパッド出力ドライバによって前記Ｉ／Ｏパッドが駆動
されることを特徴とする請求項９記載のインタフェース
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/352,331 US5469082A (en) | 1994-12-08 | 1994-12-08 | Peripheral component interfacing system with bus voltage/logic supply comparison means |
| US08/352,331 | 1994-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08237106A JPH08237106A (ja) | 1996-09-13 |
| JP3121252B2 true JP3121252B2 (ja) | 2000-12-25 |
Family
ID=23384700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07320096A Expired - Lifetime JP3121252B2 (ja) | 1994-12-08 | 1995-12-08 | 論理信号用電圧レベル調節装置およびそのインタフェース方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5469082A (ja) |
| EP (1) | EP0716379B1 (ja) |
| JP (1) | JP3121252B2 (ja) |
| KR (1) | KR100216974B1 (ja) |
| DE (1) | DE69535598T2 (ja) |
| TW (1) | TW353163B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235952A (ja) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | 信号伝送回路およびその回路を用いた信号伝送装置 |
| US5675809A (en) * | 1995-02-10 | 1997-10-07 | Ncr Corporation | Voltage control circuit for a dual voltage bus computer system |
| JPH08241240A (ja) * | 1995-03-03 | 1996-09-17 | Toshiba Corp | コンピュータシステム |
| DE19510947C1 (de) * | 1995-03-25 | 1996-11-28 | Hella Kg Hueck & Co | Schaltungsanordnung zum Betrieb in verschiedenen Betriebsspannungsbereichen |
| US5585744A (en) * | 1995-10-13 | 1996-12-17 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across a conductive line |
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| US6058443A (en) * | 1997-02-18 | 2000-05-02 | Advanced Micro Devices, Inc. | System for partitioning PC chipset functions into logic and port integrated circuits |
| US5883528A (en) * | 1997-03-20 | 1999-03-16 | Cirrus Logic, Inc. | Five volt tolerant TTL/CMOS and CMOS/CMOS voltage conversion circuit |
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| US5995440A (en) * | 1998-07-23 | 1999-11-30 | International Business Machines Corporation | Off-chip driver and receiver circuits for multiple voltage level DRAMs |
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| US6545521B2 (en) | 2001-06-29 | 2003-04-08 | International Business Machines Corporation | Low skew, power sequence independent CMOS receiver device |
| JP2005092480A (ja) * | 2003-09-17 | 2005-04-07 | Hitachi Global Storage Technologies Netherlands Bv | インターフェース回路及び電子機器 |
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| CN102193890B (zh) * | 2011-05-27 | 2013-06-26 | 上海华为技术有限公司 | 一种同步接口的时序调整方法及装置 |
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| CN102882508A (zh) * | 2012-08-30 | 2013-01-16 | 广州市捷众科贸有限公司 | 一种简易的rs485接口极性切换电路 |
| TWI510928B (zh) * | 2013-06-07 | 2015-12-01 | Cal Comp Electronics & Comm Co | 周邊裝置及其控制方法 |
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| CN108134601B (zh) * | 2016-11-30 | 2021-08-06 | 上海复旦微电子集团股份有限公司 | 接口电路 |
| CN108123709B (zh) * | 2016-11-30 | 2021-08-06 | 上海复旦微电子集团股份有限公司 | 输出电路 |
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|---|---|---|---|---|
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-
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-
1995
- 1995-12-05 TW TW084112940A patent/TW353163B/zh not_active IP Right Cessation
- 1995-12-06 DE DE69535598T patent/DE69535598T2/de not_active Expired - Lifetime
- 1995-12-06 EP EP95308860A patent/EP0716379B1/en not_active Expired - Lifetime
- 1995-12-07 KR KR1019950047388A patent/KR100216974B1/ko not_active IP Right Cessation
- 1995-12-08 JP JP07320096A patent/JP3121252B2/ja not_active Expired - Lifetime
Also Published As
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