JP3114691B2 - 多層プリント基板の配線時における押し分け装置及び押し分け方法 - Google Patents
多層プリント基板の配線時における押し分け装置及び押し分け方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多層プリント基板
の配線時における押し分け装置及び押し分け方法に関
し、特に、プリント基板設計における配線（対話式配
線、自動配線、配線修正）において、配線しようとする
経路にヴィアがあった場合に、そのヴィアを設計基準に
合わせて半貫通ヴィアに分解し、配線しようとする経路
を確保できるようにした多層プリント基板の配線時にお
ける押し分け装置及び押し分け方法に関する。
の配線時における押し分け装置及び押し分け方法に関
し、特に、プリント基板設計における配線（対話式配
線、自動配線、配線修正）において、配線しようとする
経路にヴィアがあった場合に、そのヴィアを設計基準に
合わせて半貫通ヴィアに分解し、配線しようとする経路
を確保できるようにした多層プリント基板の配線時にお
ける押し分け装置及び押し分け方法に関する。
【０００２】
【従来の技術】プリント基板設計において配線を行う場
合には、配線しようとする経路に、ヴィア（スルーホー
ル）が存在すると、従来においては、例えば、特開平４
−２３３０８１号公報に開示されているように、そのヴ
ィアを押し分け（移動させ）たり、ヴィアを回避するよ
うに配線していた。
合には、配線しようとする経路に、ヴィア（スルーホー
ル）が存在すると、従来においては、例えば、特開平４
−２３３０８１号公報に開示されているように、そのヴ
ィアを押し分け（移動させ）たり、ヴィアを回避するよ
うに配線していた。
【０００３】
【発明が解決しようとする課題】しかしながら、叙上の
従来技術には次のような課題があった。
従来技術には次のような課題があった。
【０００４】第１の問題点は、多層化や高密度化するに
応じて、ヴィアを移動できなかったり、回避した配線パ
ターンを生成できなくなるケースが発生してきた。
応じて、ヴィアを移動できなかったり、回避した配線パ
ターンを生成できなくなるケースが発生してきた。
【０００５】その理由は、ヴィアを移動する場合には、
基板が多層になるほど他の層でのパターンの干渉が発生
するためである。
基板が多層になるほど他の層でのパターンの干渉が発生
するためである。
【０００６】また、基板の実装率が高密度化するにつ
れ、ヴィアを回避するような配線パターンを発生するこ
とが困難になってきているためである。
れ、ヴィアを回避するような配線パターンを発生するこ
とが困難になってきているためである。
【０００７】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記欠点を解消するためになされたもので
あり、従って本発明の目的は、プリント基板設計におけ
る配線において、配線しようとする経路にヴィアがあっ
た場合に、そのヴィアを設計基準に合わせて半貫通ヴィ
アに分解し、配線しようとする経路を有効に確保できる
ようにした多層プリント基板の配線時における新規な押
し分け装置及び押し分け方法を提供することにある。
術に内在する上記欠点を解消するためになされたもので
あり、従って本発明の目的は、プリント基板設計におけ
る配線において、配線しようとする経路にヴィアがあっ
た場合に、そのヴィアを設計基準に合わせて半貫通ヴィ
アに分解し、配線しようとする経路を有効に確保できる
ようにした多層プリント基板の配線時における新規な押
し分け装置及び押し分け方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る多層プリント基板の配線時における押
し分け装置は、キーボード等の入力装置と、プログラム
制御により動作させられ該入力装置から入力された入力
パターンを処理するデータ処理装置と、該データ処理装
置の処理に必要な情報を記憶する記憶装置と、前記デー
タ処理装置により処理されたパターンデータを出力する
出力装置とを備えて構成される。
に、本発明に係る多層プリント基板の配線時における押
し分け装置は、キーボード等の入力装置と、プログラム
制御により動作させられ該入力装置から入力された入力
パターンを処理するデータ処理装置と、該データ処理装
置の処理に必要な情報を記憶する記憶装置と、前記デー
タ処理装置により処理されたパターンデータを出力する
出力装置とを備えて構成される。
【０００９】前記記憶装置は、プリント基板上の基板外
形、部品、配線パターン、ヴィア、禁止エリア、ホー
ル、導体文字等の情報を記憶しているレイアウトパター
ン記憶手段と、プリント基板を設計する上で利用しなけ
ればならない半貫通ヴィアの情報、プリント基板の層の
情報、半貫通ヴィア停止層の情報、グリッドの情報等の
設計基準情報を記憶している設計基準記憶手段とを有し
ている。
形、部品、配線パターン、ヴィア、禁止エリア、ホー
ル、導体文字等の情報を記憶しているレイアウトパター
ン記憶手段と、プリント基板を設計する上で利用しなけ
ればならない半貫通ヴィアの情報、プリント基板の層の
情報、半貫通ヴィア停止層の情報、グリッドの情報等の
設計基準情報を記憶している設計基準記憶手段とを有し
ている。
【００１０】前記データ処理装置は、前記入力装置から
与えられた入力を基に配線等のレイアウトパターンを発
生する入力パターン発生手段と、該入力パターン発生手
段で発生された図形が前記レイアウトパターン記憶手段
に格納されている既存のレイアウト情報と干渉するか否
かを判定する干渉判定手段と、該干渉判定手段による判
定の結果干渉する場合に前記設計基準記憶手段に格納さ
れている設計基準情報に基づいて前記発生パターンと干
渉するヴィアが干渉しなくなるように半貫通ヴィアに分
解して該情報を前記レイアウトパターン記憶手段に格納
する経路確保手段と、該経路確保手段及び前記干渉判定
手段の出力に基づいてパターンを発生し該パターン情報
を前記レイアウトパターン記憶手段に格納すると共に前
記出力装置に出力するパターン発生手段とを有してい
る。
与えられた入力を基に配線等のレイアウトパターンを発
生する入力パターン発生手段と、該入力パターン発生手
段で発生された図形が前記レイアウトパターン記憶手段
に格納されている既存のレイアウト情報と干渉するか否
かを判定する干渉判定手段と、該干渉判定手段による判
定の結果干渉する場合に前記設計基準記憶手段に格納さ
れている設計基準情報に基づいて前記発生パターンと干
渉するヴィアが干渉しなくなるように半貫通ヴィアに分
解して該情報を前記レイアウトパターン記憶手段に格納
する経路確保手段と、該経路確保手段及び前記干渉判定
手段の出力に基づいてパターンを発生し該パターン情報
を前記レイアウトパターン記憶手段に格納すると共に前
記出力装置に出力するパターン発生手段とを有してい
る。
【００１１】また、前記記憶装置は、発生させようとす
る配線パターンに干渉するヴィアが存在する時に該干渉
するヴィアを分解するか移動させるか回避するように配
線するか等を決める情報を記憶している優先順位記憶手
段を有し、前記データ処理装置は、前記優先順位記憶手
段の記憶内容を基に発生するパターンが干渉するヴィア
をどのように回避するかを決定する優先順位判定手段を
有することを特徴としている。
る配線パターンに干渉するヴィアが存在する時に該干渉
するヴィアを分解するか移動させるか回避するように配
線するか等を決める情報を記憶している優先順位記憶手
段を有し、前記データ処理装置は、前記優先順位記憶手
段の記憶内容を基に発生するパターンが干渉するヴィア
をどのように回避するかを決定する優先順位判定手段を
有することを特徴としている。
【００１２】また本発明に係る多層プリント基板の配線
時における押し分け方法は、入力された配線パターンに
基づいて入力パターンを発生し、該入力パターンが既存
のレイアウトパターンと干渉するか否かを判定し、該判
定の結果、前記入力パターンが既存のレイアウトパター
ンと干渉しない場合には該入力パターンをそのまま出力
し、前記判定の結果、前記入力パターンが前記既存のレ
イアウトパターンと干渉する場合には設計基準情報に基
づいて前記入力パターンと干渉するヴィアが干渉しなく
なるように半貫通ヴィアに分解し、該情報を記憶すると
共にパターン化して出力することを特徴としている。
時における押し分け方法は、入力された配線パターンに
基づいて入力パターンを発生し、該入力パターンが既存
のレイアウトパターンと干渉するか否かを判定し、該判
定の結果、前記入力パターンが既存のレイアウトパター
ンと干渉しない場合には該入力パターンをそのまま出力
し、前記判定の結果、前記入力パターンが前記既存のレ
イアウトパターンと干渉する場合には設計基準情報に基
づいて前記入力パターンと干渉するヴィアが干渉しなく
なるように半貫通ヴィアに分解し、該情報を記憶すると
共にパターン化して出力することを特徴としている。
【００１３】前記設計基準情報として、ヴィアを半貫通
ヴィアに分解すること、ヴィアを押し分けること、ヴィ
アを回避する回避パターンを発生させること等複数の処
理モードを優先順位を付けて設定しておき、前記入力パ
ターンが既存のレイアウトパターンと干渉するか否かを
判定し、該判定の結果、前記入力パターンが前記既存の
レイアウトパターンと干渉する場合には前記設定された
優先順位に従ったモードが選択的に出力パターンを発生
させて出力する。
ヴィアに分解すること、ヴィアを押し分けること、ヴィ
アを回避する回避パターンを発生させること等複数の処
理モードを優先順位を付けて設定しておき、前記入力パ
ターンが既存のレイアウトパターンと干渉するか否かを
判定し、該判定の結果、前記入力パターンが前記既存の
レイアウトパターンと干渉する場合には前記設定された
優先順位に従ったモードが選択的に出力パターンを発生
させて出力する。
【００１４】本発明によればまた、入力された配線パタ
ーンに基づいて入力パターンを発生する第１の工程と、
前記入力パターンが既存のレイアウトパターンと干渉す
るか否かを判断する第２の工程と、前記判断の結果、前
記入力パターンが前記既存のレイアウトパターンと干渉
する場合には設計基準情報に基づいて前記入力パターン
と干渉するヴィアが干渉しなくなるように半貫通ヴィア
に分解し、干渉しない場合にはそのままの前記入力パタ
ーンを出力パターンとして出力する第３の工程と、該第
３の工程により得られた情報を記憶すると共に出力する
第４の工程とをデータ処理装置に実行させるプログラム
を記録した記録媒体が得られる。
ーンに基づいて入力パターンを発生する第１の工程と、
前記入力パターンが既存のレイアウトパターンと干渉す
るか否かを判断する第２の工程と、前記判断の結果、前
記入力パターンが前記既存のレイアウトパターンと干渉
する場合には設計基準情報に基づいて前記入力パターン
と干渉するヴィアが干渉しなくなるように半貫通ヴィア
に分解し、干渉しない場合にはそのままの前記入力パタ
ーンを出力パターンとして出力する第３の工程と、該第
３の工程により得られた情報を記憶すると共に出力する
第４の工程とをデータ処理装置に実行させるプログラム
を記録した記録媒体が得られる。
【００１５】
【作用】本発明においては、まず、図１に示すように、
入力装置１から与えられた入力をもとに、入力パターン
発生手段２１において入力パターンを発生する。次に干
渉判定手段２２において、その入力パターンが、レイア
ウトパターン記憶部３１に記憶されている既存のレイア
ウトパターンと干渉しているか否かを調べる。調査の結
果、干渉する図形がある場合には、経路確保手段２３に
て設計基準記憶部３２に格納されている設計基準情報の
内容を基に干渉するヴィアを半貫通ヴィアに分解する。
パターン発生手段２４は、これらの分解された半貫通ヴ
ィアと入力されたパターンとを発生し、レイアウトパタ
ーン記憶部３１に格納し、出力装置４へ出力する。これ
により、障害物となるヴィアを移動させたり、そのヴィ
アを回避してパターンを作成することなく、少ないレイ
アウトの変更でパターンを発生させることができる。
入力装置１から与えられた入力をもとに、入力パターン
発生手段２１において入力パターンを発生する。次に干
渉判定手段２２において、その入力パターンが、レイア
ウトパターン記憶部３１に記憶されている既存のレイア
ウトパターンと干渉しているか否かを調べる。調査の結
果、干渉する図形がある場合には、経路確保手段２３に
て設計基準記憶部３２に格納されている設計基準情報の
内容を基に干渉するヴィアを半貫通ヴィアに分解する。
パターン発生手段２４は、これらの分解された半貫通ヴ
ィアと入力されたパターンとを発生し、レイアウトパタ
ーン記憶部３１に格納し、出力装置４へ出力する。これ
により、障害物となるヴィアを移動させたり、そのヴィ
アを回避してパターンを作成することなく、少ないレイ
アウトの変更でパターンを発生させることができる。
【００１６】
【発明の実施の形態】次に、本発明をその好ましい各実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００１７】［第１の実施の形態の構成］図１は、本発
明に係る第１の実施の形態を示すブロック構成図であ
る。
明に係る第１の実施の形態を示すブロック構成図であ
る。
【００１８】図１を参照するに、本発明に係る第１の実
施の形態は、キーボード等の入力装置１と、プログラム
制御により動作するデータ処理装置２と、情報を記憶す
る記憶装置３と、ディスプレイ装置や印刷装置等の出力
装置４とを含む。
施の形態は、キーボード等の入力装置１と、プログラム
制御により動作するデータ処理装置２と、情報を記憶す
る記憶装置３と、ディスプレイ装置や印刷装置等の出力
装置４とを含む。
【００１９】 データ処理装置２は、入力パターン発生
手段２１と、干渉判定手段２２と、経路確保手段２３
と、パターン発生手段２４とを備えている。
手段２１と、干渉判定手段２２と、経路確保手段２３
と、パターン発生手段２４とを備えている。
【００２０】入力パターン発生手段２１は、入力装置１
から与えられた入力をもとに、レイアウトのパターン
（配線など）を発生する。
から与えられた入力をもとに、レイアウトのパターン
（配線など）を発生する。
【００２１】干渉判定手段２２は、入力パターン発生手
段２１で発生した図形が、レイアウトパターン記憶部３
１に格納されている既存のレイアウト情報と干渉するか
否かを判定する。
段２１で発生した図形が、レイアウトパターン記憶部３
１に格納されている既存のレイアウト情報と干渉するか
否かを判定する。
【００２２】経路確保手段２３は、設計基準記憶部３２
に格納されている設計基準情報の内容に基づいて、発生
パターンと干渉するヴィアが干渉しなくなるように半貫
通ヴィアに分解し、その情報をレイアウトパターン記憶
部３１へ格納する。
に格納されている設計基準情報の内容に基づいて、発生
パターンと干渉するヴィアが干渉しなくなるように半貫
通ヴィアに分解し、その情報をレイアウトパターン記憶
部３１へ格納する。
【００２３】パターン発生手段２４は、出力パターンを
発生させ、その情報をレイアウトパターン記憶部３１へ
格納し、出力装置４に結果を出力する。
発生させ、その情報をレイアウトパターン記憶部３１へ
格納し、出力装置４に結果を出力する。
【００２４】記憶装置３は、レイアウトパターン記憶部
３１と、設計基準記憶部３２とを備えている。
３１と、設計基準記憶部３２とを備えている。
【００２５】レイアウトパターン記憶部３１は、プリン
ト基板上の基板外形と、部品と、配線パターンと、ヴィ
ア（スルーホール）と、禁止エリアと、ホールと、導体
文字等の情報を記憶している。
ト基板上の基板外形と、部品と、配線パターンと、ヴィ
ア（スルーホール）と、禁止エリアと、ホールと、導体
文字等の情報を記憶している。
【００２６】設計基準記憶部３２は、プリント基板を設
計する上で利用しなければならない半貫通ヴィア（スル
ーホール）の情報（パッドスタック）と、基板の層の情
報と、半貫通ヴィア停止層の情報と、グリッドの情報等
のルールを記憶している。
計する上で利用しなければならない半貫通ヴィア（スル
ーホール）の情報（パッドスタック）と、基板の層の情
報と、半貫通ヴィア停止層の情報と、グリッドの情報等
のルールを記憶している。
【００２７】［第１の実施の形態の動作］次に、図１及
び図２を参照して第１の実施の形態について詳細に説明
する。
び図２を参照して第１の実施の形態について詳細に説明
する。
【００２８】図２は第１の実施の形態の動作フロー例を
示すフローチャートである。
示すフローチャートである。
【００２９】図１、図２を参照するに、まず入力装置１
から与えられた入力をもとに、入力パターン発生手段２
１において入力パターンを発生する。
から与えられた入力をもとに、入力パターン発生手段２
１において入力パターンを発生する。
【００３０】次に、干渉判定手段２２において、その入
力パターンが、レイアウトパターン記憶部３１の既存の
レイアウトパターンと干渉しているか否かを調べる（図
２のステップＡ１とＡ２）。
力パターンが、レイアウトパターン記憶部３１の既存の
レイアウトパターンと干渉しているか否かを調べる（図
２のステップＡ１とＡ２）。
【００３１】ステップＡ２の判断の結果、干渉する図形
が無い場合には、入力されたパターンを、パターン発生
手段２４で発生し、レイアウトパターン記憶部３１へ格
納すると共に、出力装置４へ結果を出力する（ステップ
Ａ５）。
が無い場合には、入力されたパターンを、パターン発生
手段２４で発生し、レイアウトパターン記憶部３１へ格
納すると共に、出力装置４へ結果を出力する（ステップ
Ａ５）。
【００３２】また、ステップＡ２の判定の結果、干渉す
るヴィアがある場合には、経路確保手段２３にて設計基
準記憶部３２に格納されている設計基準情報の内容を基
に、干渉するヴィアを半貫通ヴィアに分解する（ステッ
プＡ３とＡ４）。この分解した例を図６に示す。
るヴィアがある場合には、経路確保手段２３にて設計基
準記憶部３２に格納されている設計基準情報の内容を基
に、干渉するヴィアを半貫通ヴィアに分解する（ステッ
プＡ３とＡ４）。この分解した例を図６に示す。
【００３３】図６は多層プリント基板のうち、４層の例
の場合を示し、かつ半貫通ヴィア停止層が下段から計算
して３層目になっていて１層と２層が貫通され３層４層
が貫通されないで半貫通ヴィアが形成されているが、こ
れは設計基準記憶部３２に格納されている設計基準情報
によって決定され、最下段の１層のみが貫通される場
合、または１層、２層、３層が貫通されて最上段の４層
が貫通されないで半貫通ヴィアが形成される場合等種々
のモードが採られる。多層プリント基板が４層以外の２
層、３層あるいは５層、６層等の場合にも同様に適用さ
れる。
の場合を示し、かつ半貫通ヴィア停止層が下段から計算
して３層目になっていて１層と２層が貫通され３層４層
が貫通されないで半貫通ヴィアが形成されているが、こ
れは設計基準記憶部３２に格納されている設計基準情報
によって決定され、最下段の１層のみが貫通される場
合、または１層、２層、３層が貫通されて最上段の４層
が貫通されないで半貫通ヴィアが形成される場合等種々
のモードが採られる。多層プリント基板が４層以外の２
層、３層あるいは５層、６層等の場合にも同様に適用さ
れる。
【００３４】分解できた場合には、分解したヴィアと発
生するパターンをパターン発生手段２４にて発生する
（ステップＡ５）。
生するパターンをパターン発生手段２４にて発生する
（ステップＡ５）。
【００３５】分解できなかった場合には、他の経路を探
索するために、再度分解を行い（ステップＡ３とＡ
４）、分解したヴィアと発生するパターンをパターン発
生手段２４にて発生する（ステップＡ５）。
索するために、再度分解を行い（ステップＡ３とＡ
４）、分解したヴィアと発生するパターンをパターン発
生手段２４にて発生する（ステップＡ５）。
【００３６】［第２の実施の形態の構成］次に、本発明
に係る第２の実施の形態について図面を参照して詳細に
説明する。
に係る第２の実施の形態について図面を参照して詳細に
説明する。
【００３７】図３は本発明に係る第２の実施の形態を示
すブロック構成図であり、図４は本発明に係る第２の実
施の形態の動作フロー例を示すフローチャートである。
すブロック構成図であり、図４は本発明に係る第２の実
施の形態の動作フロー例を示すフローチャートである。
【００３８】図３を参照するに、本第２の実施の形態
は、図１に示された第１の実施の形態に、記憶装置３に
優先順位記憶部３３と、データ処理装置２に優先順位判
定手段２５を追加した点で叙上の第１の実施の形態と異
なる。
は、図１に示された第１の実施の形態に、記憶装置３に
優先順位記憶部３３と、データ処理装置２に優先順位判
定手段２５を追加した点で叙上の第１の実施の形態と異
なる。
【００３９】追加された優先順位記憶部３３は、発生さ
せようとする配線に干渉するヴィアがある時に、干渉す
るヴィアを分解するか、移動させるか、回避するように
配線するか等を決める情報を記憶している。
せようとする配線に干渉するヴィアがある時に、干渉す
るヴィアを分解するか、移動させるか、回避するように
配線するか等を決める情報を記憶している。
【００４０】優先順位判定手段２５は、優先順位記憶部
３３の記憶内容を基に、発生するパターンが干渉するヴ
ィアをどのように回避するかを決定する。
３３の記憶内容を基に、発生するパターンが干渉するヴ
ィアをどのように回避するかを決定する。
【００４１】［第２の実施の形態の動作］次に、本第２
の実施の形態の動作を図面を参照して詳細に説明する。
の実施の形態の動作を図面を参照して詳細に説明する。
【００４２】図４を参照するに、ステップＡ１〜Ａ５で
示される本第２の実施の形態における入力パターン発生
手段２１、干渉判定手段２２、経路確保手段２３、パタ
ーン発生手段２４、レイアウトパターン記憶部３１、設
計基準記憶部３２の動作は、図１に示された第１の実施
の形態の各手段２１、２２、２３、２４、３１、および
３２の動作と同一のために、説明を省略する。
示される本第２の実施の形態における入力パターン発生
手段２１、干渉判定手段２２、経路確保手段２３、パタ
ーン発生手段２４、レイアウトパターン記憶部３１、設
計基準記憶部３２の動作は、図１に示された第１の実施
の形態の各手段２１、２２、２３、２４、３１、および
３２の動作と同一のために、説明を省略する。
【００４３】図１に示された第１の実施の形態では、干
渉するヴィアは必ず半貫通ヴィアに分解するようにして
いた。本第２の実施の形態では、半貫通ヴィアに分解す
るだけではなく、ヴィアを押し分けたり、回避するパタ
ーンを発生させるといったモードを優先順位を設定して
優先順位記憶部３３に確保し（ステップＢ１とＢ２）、
そのモードにより優先順位判定手段２５がパターンを発
生させ、出力装置４に出力する（ステップＢ３）。
渉するヴィアは必ず半貫通ヴィアに分解するようにして
いた。本第２の実施の形態では、半貫通ヴィアに分解す
るだけではなく、ヴィアを押し分けたり、回避するパタ
ーンを発生させるといったモードを優先順位を設定して
優先順位記憶部３３に確保し（ステップＢ１とＢ２）、
そのモードにより優先順位判定手段２５がパターンを発
生させ、出力装置４に出力する（ステップＢ３）。
【００４４】本第２の実施の形態では、必ずしも干渉す
るヴィアを半貫通ヴィアに分解することはなく、ユーザ
が意図したパターンを生成することができるという新た
な効果を有することになる。
るヴィアを半貫通ヴィアに分解することはなく、ユーザ
が意図したパターンを生成することができるという新た
な効果を有することになる。
【００４５】［第３の実施の形態］次に、本発明に係る
第３の実施の形態について図面を参照して詳細に説明す
る。
第３の実施の形態について図面を参照して詳細に説明す
る。
【００４６】図５は本発明に係る第３の実施の形態を示
すブロック構成図である。
すブロック構成図である。
【００４７】図５を参照するに、本第３の実施の形態
は、データ処理プログラムを記録した記録媒体６を備え
ている。この記録媒体６は磁気ディスク、半導体メモ
リ、その他の記録媒体であってよい。
は、データ処理プログラムを記録した記録媒体６を備え
ている。この記録媒体６は磁気ディスク、半導体メモ
リ、その他の記録媒体であってよい。
【００４８】データ処理プログラムは、記録媒体６から
データ処理装置７に読み込まれ、データ処理装置７の動
作を制御する。データ処理装置７はデータ処理プログラ
ムの制御により以下の処理、すなわち第１または第２の
実施の形態におけるデータ処理装置２または５による処
理と同一の処理を実行する。
データ処理装置７に読み込まれ、データ処理装置７の動
作を制御する。データ処理装置７はデータ処理プログラ
ムの制御により以下の処理、すなわち第１または第２の
実施の形態におけるデータ処理装置２または５による処
理と同一の処理を実行する。
【００４９】入力装置１から与えられた入力パターンの
図形は、まず、レイアウトパターン記憶部３１の既存の
レイアウトパターンと干渉しているか否かを調べられ
る。
図形は、まず、レイアウトパターン記憶部３１の既存の
レイアウトパターンと干渉しているか否かを調べられ
る。
【００５０】この判断の結果、干渉する図形がない場合
には、入力されたパターンを、レイアウトパターン記憶
部３１へ格納すると共に、出力装置４へ結果を出力す
る。
には、入力されたパターンを、レイアウトパターン記憶
部３１へ格納すると共に、出力装置４へ結果を出力す
る。
【００５１】また上記判断の結果、干渉する図形がある
場合には、設計基準記憶部３２に格納されている設計基
準情報の内容を基に干渉するヴィアを半貫通ヴィアに分
解する。分解できた場合には分解したヴィアと出力する
パターンを発生し、レイアウトパターン記憶部３１へ格
納すると共に、出力装置４へ結果を出力する。
場合には、設計基準記憶部３２に格納されている設計基
準情報の内容を基に干渉するヴィアを半貫通ヴィアに分
解する。分解できた場合には分解したヴィアと出力する
パターンを発生し、レイアウトパターン記憶部３１へ格
納すると共に、出力装置４へ結果を出力する。
【００５２】
【発明の効果】本発明は以上のように構成され、作用す
るものであり、本発明によれば、以下に示すごとき効果
が発生する。
るものであり、本発明によれば、以下に示すごとき効果
が発生する。
【００５３】第１の効果は、発生させたいパターンを、
障害物となるヴィアがある場合でも発生できることにあ
る。この結果、多層基板や、実装率が高い基板でのパタ
ーンの発生や、配線長の制限があるパターンを容易に発
生することができる。
障害物となるヴィアがある場合でも発生できることにあ
る。この結果、多層基板や、実装率が高い基板でのパタ
ーンの発生や、配線長の制限があるパターンを容易に発
生することができる。
【００５４】その理由は、障害物となるヴィアを移動さ
せたり、そのヴィアを回避するようにパターンを発生す
るのではなく、ヴィアを設計基準に合った半貫通ヴィア
に分解して、発生させたいパターンの領域を確保するた
めである。
せたり、そのヴィアを回避するようにパターンを発生す
るのではなく、ヴィアを設計基準に合った半貫通ヴィア
に分解して、発生させたいパターンの領域を確保するた
めである。
【図面の簡単な説明】
【図１】本発明による第１の実施の形態を示すブロック
構成図である。
構成図である。
【図２】本発明による第１の実施の形態の動作フロー例
を示すフローチャートである。
を示すフローチャートである。
【図３】本発明による第２の実施の形態を示すブロック
構成図である。
構成図である。
【図４】本発明による第２の実施の形態の動作フロー例
を示すフローチャートである。
を示すフローチャートである。
【図５】本発明による第３の実施の形態を示すブロック
構成図である。
構成図である。
【図６】本発明による第１〜第３の実施の形態において
貫通ヴィアを半貫通ヴィアに変換（分解）する例を示す
プリント基板の断面図である。
貫通ヴィアを半貫通ヴィアに変換（分解）する例を示す
プリント基板の断面図である。
１…入力装置 ２…データ処理装置 ２１…入力パターン発生手段 ２２…干渉判定手段 ２３…経路確保手段 ２４…パターン発生手段 ２５…優先順位判定手段 ３…記憶装置 ３１…レイアウトパターン記憶部 ３２…設計基準記憶部 ３３…優先順位記憶部 ４…出力装置 ５…データ処理装置 ６…記録媒体 ７…データ処理装置 Ａ１〜Ａ５、Ｂ１〜Ｂ３…処理ステップ
Claims (5)
- 【請求項１】 キーボード等の入力装置と、プログラム
制御により動作させられ該入力装置から入力された入力
パターンを処理するデータ処理装置と、該データ処理装
置の処理に必要な情報を記憶する記憶装置と、前記デー
タ処理装置により処理されたパターンデータを出力する
出力装置とを具備する多層プリント基板の配線時におけ
る押し分け装置であって、前記記憶装置は、プリント基
板上の基板外形、部品、配線パターン、ヴィア、禁止エ
リア、ホール、導体文字等の情報を記憶しているレイア
ウトパターン記憶手段と、プリント基板を設計する上で
利用しなければならない半貫通ヴィアの情報、プリント
基板の層の情報、半貫通ヴィア停止層の情報、グリッド
の情報等の設計基準情報を記憶している設計基準記憶手
段とを有する多層プリント基板の配線時における押し分
け装置において、前記データ処理装置は、前記入力装置
から与えられた入力を基に配線等のレイアウトパターン
を発生する入力パターン発生手段と、該入力パターン発
生手段で発生された図形が前記レイアウトパターン記憶
手段に格納されている既存のレイアウト情報と干渉する
か否かを判定する干渉判定手段と、該干渉判定手段によ
る判定の結果干渉する場合に前記設計基準記憶手段に格
納されている設計基準情報に基づいて前記発生パターン
と干渉するヴィアが干渉しなくなるように半貫通ヴィア
に分解して該情報を前記レイアウトパッターン記憶手段
に格納する経路確保手段と、該経路確保手段及び前記干
渉判定手段の出力に基づいてパターンを発生し該パター
ン情報を前記レイアウトパターン記憶手段に格納すると
共に前記出力装置に出力するパターン発生手段とを有す
ることを特徴とした多層プリント基板の配線時における
押し分け装置。 - 【請求項２】 前記記憶装置は、発生させようとする配
線パターンに干渉するヴィアが存在する時に該干渉する
ヴィアを分解するか移動させるか回避するように配線す
るか等を決める情報を記憶している優先順位記憶手段を
有し、前記データ処理装置は、前記優先順位記憶手段の
記憶内容を基に発生するパターンが干渉するヴィアをど
のように回避するかを決定する優先順位判定手段を有す
ることを更に特徴とする請求項１に記載の多層プリント
基板の配線時における押し分け装置。 - 【請求項３】 入力された配線パターンに基づいて入力
パターンを発生し、該入力パターンが既存のレイアウト
パターンと干渉するか否かを判定し、該判定の結果、前
記入力パターンが既存のレイアウトパターンと干渉しな
い場合には該入力パターンをそのまま出力し、前記判定
の結果、前記入力パターンが前記既存のレイアウトパタ
ーンと干渉する場合には設計基準情報に基づいて前記入
力パターンと干渉するヴィアが干渉しなくなるように半
貫通ヴィアに分解し、該情報を記憶すると共にパターン
化して出力することを特徴とする多層プリント基板の配
線時における押し分け方法。 - 【請求項４】 前記設計基準情報として、ヴィアを半貫
通ヴィアに分解すること、ヴィアを押し分けること、ヴ
ィアを回避する回避パターンを発生させること等複数の
処理モードを優先順位を付けて設定しておき、前記入力
パターンが既存のレイアウトパターンと干渉するか否か
を判定し、該判定の結果、前記入力パターンが前記既存
のレイアウトパターンと干渉する場合には前記設定され
た優先順位に従ったモードが選択的に出力パターンを発
生させて出力することを更に特徴とする請求項３に記載
の多層プリント基板の配線時における押し分け方法。 - 【請求項５】 入力された配線パッターンに基づいて入
力パターンを発生する第１の工程と、前記入力パターン
が既存のレイアウトパターンと干渉するか否かを判定す
る第２の工程と、前記判定の結果、前記入力パターンが
前記既存のレイアウトパターンと干渉する場合には設計
基準情報に基づいて前記入力パターンと干渉するヴィア
が干渉しなくなるように半貫通ヴィアに分解し、干渉し
ない場合にはそのままの前記入力パターンを出力する第
３の工程と、該第３の工程により得られた情報を記憶す
ると共にパターン化して出力する第４の工程とをデータ
処理装置に実行させるプログラムを記憶した記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101056A JP3114691B2 (ja) | 1998-04-13 | 1998-04-13 | 多層プリント基板の配線時における押し分け装置及び押し分け方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10101056A JP3114691B2 (ja) | 1998-04-13 | 1998-04-13 | 多層プリント基板の配線時における押し分け装置及び押し分け方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11296559A JPH11296559A (ja) | 1999-10-29 |
| JP3114691B2 true JP3114691B2 (ja) | 2000-12-04 |
Family
ID=14290469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10101056A Expired - Lifetime JP3114691B2 (ja) | 1998-04-13 | 1998-04-13 | 多層プリント基板の配線時における押し分け装置及び押し分け方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3114691B2 (ja) |
-
1998
- 1998-04-13 JP JP10101056A patent/JP3114691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11296559A (ja) | 1999-10-29 |
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