JP3092821B2

JP3092821B2 - 化合物半導体表面構造およびその製造方法

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Publication number: JP3092821B2
Application number: JP03109713A
Authority: JP
Inventors: 嘉記和田; 一実和田; 隆央大野
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1991-04-15
Filing date: 1991-04-15
Publication date: 2000-09-25
Anticipated expiration: 2015-09-25
Also published as: JPH04316318A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＧａＡｓおよびＧａと
Ａｓを含んだ混晶半導体を用いたデバイスの表面改質技
術に関して、半導体の表面上に金属、あるいは、絶縁体
の膜を形成する前の表面構造およびその製造方法に関す
る。

【０００２】

【従来の技術】本発明の分野に属する従来の技術として
は、ＧａＡｓ表面を表面改質原子であるＳまたはＰ等
で、厚さにして約一原子層以上を被覆する構造が知られ
ている。この構造と断面のバンド図を図６に示す。
（Ａ）は半導体表面の断面図、（Ｂ）はバンド図であ
る。この様な構造を実現するには、Ｓ被覆では南日らの
報告した（JJAP, vol. 27,p. L2367（1988）等）多硫化
アンモニウム溶液処理へのＧａＡｓウェハの浸漬などの
湿式処理が知られている。また、Ｈ₂Ｓガスを用いた乾
式法も知られている。また、Ｐ被覆では、ＰＨ₃ガスの
プラズマ中にＧａＡｓを曝す方法が知られている（Sugi
no, et al., Defect Control in Semiconductors, p. 8
49, ElsevierScience Publishers B. V., North-Hollan
d, 1990 ）。

【０００３】これらのうち、Ｓ被覆については、概ねＧ
ａＡｓの表面改質に有効であることが実験的に示されて
いる。ここで述べる表面改質とは、表面での再結合速度
を小さくできること、即ち、ｐｎ接合のリーク電流を低
減できる等の効果を持つこと、あるいは、表面（または
界面）準位密度を低減し表面でのフェルミ準位のピンニ
ングを緩和すること等の電気的特性の改質を指す。例え
ば、Ｓ被覆によって、フォトルミネッセンス強度（以下
ＰＬ強度）の５〜８倍の増加や界面準位密度の１．２×
１０¹¹ｃｍ^-2ｅＶ^-1までの低減などが報告されている
（Fan 他JJAP, vol, 28, p. L2255 （1989））。ＧａＡ
ｓ表面のＰ被覆については、ショットキー接合の障壁高
さの仕事関数依存性が未処理に較べて強くなり（上記 S
ugino, et al. ）、表面でのフェルミ準位のピンニング
を緩和することが確認されている。しかし、Ｓ被覆ほど
の効果が得られていない。

【０００４】一方、デバイス応用では、従来はＳで被覆
したＧａＡｓ、またはＳで被覆した化合物半導体の被覆
表面の上にシリコン酸化膜などの絶縁膜を堆積すること
によってチップ表面の保護を行い、具体的には、ＨＢＴ
ではｐｎ接合部の保護に用い、電流増加率の向上が（例
えば；鹿田他、1990年応物秋季大会、２６ａ−ＳＱ−２
０．）、また、レーザの反射端面の保護に用い、レーザ
の高出力特性の向上が報告されている（例えば；佐々木
他、1990年応物春季大会、２８ａ−ＳＡ−２０．）。

【０００５】

【発明が解決しようとする課題】従来技術では、上記の
様に、電気的特性の改質効果がある程度実現できている
ものの、最も優れているＳ被覆でも、ＰＬ強度の増加率
は上記の様に低く、また、界面準位密度もＳｉＯ₂／Ｓ
ｉ界面で得られている値に較べると１〜数桁も大きく、
十分な改質効果が得られているとは言いがたい。更に、
従来技術のこの欠８についての、もう一つの工学的判断
としては、Ｓ被覆が表面でのフェルミ準位のピンニング
が生じている（Spindt, et al.,APL, vol. 55, p. 1653
（1989））。即ち、まだ従来と同程度であるとの判断も
ある。これらのことから、従来技術では表面の改質効果
が不十分であることが分かる。

【０００６】本発明は、このような問題点を改善するた
めに提案されたものであって、その目的は、表面でのフ
ェルミ準位のピンニングを起きにくくし、改質効果の絶
対量を増加させることのできる、新たな構造と製法を提
供することにある。この結果、デバイスの性能向上をも
たらし、また、表面に関する製造過程での歩留まりに対
して余裕をもたせることができる。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明はＧａＡｓ結晶表面またはＧａとＡｓを含ん
だＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，Ｇ
ａ，Ａｌ，Ｂより選ばれた１つ以上の原子と、Ａｓ，Ｐ
より選ばれた１つ以上の原子を組成とする前記結晶とは
異なる組成のエピタキシャル成長した極薄の化合物半導
体の歪層が設けられており、前記歪層の価電子帯上端
が、前記結晶の価電子帯上端よりも低い電子エネルギー
位置にあり、前記歪層の前記結晶表面と対向する表面
が、Ｐの酸化物またはＰまたはＳで形成されていること
を特徴とする化合物半導体表面構造を発明の要旨とする
ものである。さらに、本発明はＧａＡｓ結晶表面また
は、ＧａとＡｓを含んだＩＩＩ−Ｖ族化合物混晶半導体
結晶表面にＩｎ，Ｇａ，Ａｌ，Ｂより選ばれた原子を構
成元素とするガスと、Ａｓ，Ｐより選ばれた原子を構成
元素とするガスを供給して、前記結晶表面上に前記結晶
とは異なる組成の極薄の化合物半導体の歪層を形成し、
ついで前記歪層を高温中でＰまたはＳを含むガス中に曝
すことを特徴とする化合物半導体表面構造の製造方法を
発明の要旨とするものである。さらに、本発明はＧａＡ
ｓ結晶表面またはＧａとＡｓを含んだＩＩＩ−Ｖ族化合
物混晶半導体結晶表面にＩｎ，Ｇａ，Ａｌ，Ｂより選ば
れた１つ以上の原子と、Ａｓ，Ｐより選ばれた１つ以上
の原子を組成とする前記結晶とは異なる組成のエピタキ
シャル成長した極薄の化合物半導体の歪層と、前記歪層
の表面上にＰの酸化物またはＰまたはＳ層と、前記層上
にアモルファス構造の絶縁膜とが設けられており、前記
歪層の価電子帯上端が、前記結晶の価電子帯上端よりも
低い電子エネルギー位置にあることを特徴とする化合物
半導体表面構造を発明の要旨とするものである。さら
に、本発明はＧａＡｓ結晶表面または、ＧａとＡｓを含
んだＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，Ｇ
ａ，Ａｌ，Ｂより選ばれた原子を構成元素とするガス
と、Ａｓ，Ｐより選ばれた原子を構成元素とするガスを
供給して、前記結晶表面上に前記結晶とは異なる組成の
極薄の化合物半導体の歪層を形成し、ついで前記歪層を
高温中でＰまたはＳを含むガス中に曝して表面をＰまた
はＳ原子で被覆し、ついで表面に酸化シリコン分子を供
給してアモルファス絶縁膜を形成することを特徴とする
化合物半導体表面構造の製造方法を発明の要旨とするも
のである。

【０００８】換言すれば、本発明では、ＧａＡｓやＧａ
Ａｓ系混晶半導体（Ａｌ_zＧａ_xＩｎ_yＡｓ_rＰ_s：こ
こでｙ＋ｚ＜１，ｘ＋ｙ＋ｚ＝１，ｓ＜１，ｒ＋ｓ＝
１）結晶（以下では、基板と呼ぶ）の表面に、Ｉｎ，Ｇ
ａ，Ａｌ，Ｂより選ばれた１つ以上の原子と、Ａｓ，Ｐ
より選ばれた１つ以上の原子よりなる異なる組成の、例
えば、ヘテロエピタキシャル成長した、極めて薄いＩＩ
Ｉ−Ｖ族化合物半導体混晶

【化１】の歪層を設け、この歪層の価電子帯上端のエネルギー位
置が、前記基板結晶の価電子帯上端のエネルギー位置よ
りも、電子エネルギーで表現して低く成っており、か
つ、この歪層の前記基板結晶表面と対向する表面がＰま
たはＳまたはＰの酸化物にすることを特徴としている。
この表面のＳまたはＰ層の厚さは１原子層あれば十分で
ある。

【０００９】この本発明の構造の概念図を図１に示す。
（Ａ）は表面構造の断面を示し、ここで、歪層の厚さ
は、原子層が５層分（約０．５ｎｍ）以上、３ｎｍ以下
である。なお、（Ｂ）はバンド図を示すもので、歪層の
価電子帯の上端を基板結晶より離れるに従ってエネルギ
ーが低くなるように描いているが、これは必要条件では
ない。また、歪層の価電子帯がなめらかにつながる必要
はなく、（Ｃ）に示すように階段状に急峻に変化する構
造であってもよい。また、歪層の伝導帯下端が反対に高
くなるように描いているが、これは必要条件ではない。
実際には歪のために出来ないが、例えば、ＩｎＰ／Ｇａ
Ａｓの厚いＩｎＰヘテロ接合をバンドラインアップの概
念に従って作った場合を想定すると、ＧａＡｓの伝導帯
下端よりも表面のＩｎＰの伝導帯の下端のエネルギーが
低くなるが、本発明のような薄い歪層では伝導帯のエネ
ルギーが歪ゆえに概ね一定の値になり、表面に量子井戸
が作る電子の準位を形成しないと考えられる。

【００１０】さらに、この表面に絶縁膜を形成した場合
の概念図を図２に示す。（Ａ）は表面構造の断面図を示
し、（Ｂ）はバンド図を示す。また、これを実現する手
法として、基板上に極めて薄い化合物半導体層を形成
し、この後、ＰまたはＳの分圧を加えて４００〜６５０
℃程度の高温中に曝すことを特徴とする。

【００１１】ここで、歪層の厚さには、外部電圧を印加
した場合でも、歪層の表面での価電子帯の最大値Ｅｖ
（歪層）が、これと基板の価電子帯の最大値Ｅｖ（基
板）との差△Ｅｖ＝Ｅｖ（基板）−Ｅｖ（歪層）の、お
よそ１／２よりも低い必要がある。いま基板をＧａＡｓ
とし、歪層表面のＥｖが低い条件（ＧａＰ）を仮定する
と△Ｅｖは約０．６Ｖ、一方、デバイス応用の面から半
導体中でなだれ降状が起こらない許容限界として１ＭＶ
／ｃｍの電界を仮定すると、この極薄の歪層の厚さは最
大でも３ｎｍであることを必要とする。また、実際のデ
バイスを想定すると余裕度をもたせる必要があって、２
ＭＶ／ｃｍ程度が要求され、この場合は、１．５ｎｍ以
下の厚さでなければならない。なお、以下ではこの極薄
の歪層を薄層または極薄層と記す。

【００１２】

【作用】本発明によれば、従来法で得られた以上のＰＬ
強度を得ることができ、従来法で実現できたよりも更に
低い表面再結合速度あるいは更に低い表面準位密度を実
現できる。これは、ＧａＡｓデバイスを例にとると、デ
バイスに重要な表面近傍のＧａＡｓ結晶の酸化を抑制し
た、言い換えると、ＬＳＩ等の製造において、再現性の
良いウェハ表面処理法とその構造を提供すると共に、デ
バイスに適用すると表面再結合速度の小さい、あるい
は、表面準位密度・界面準位密度の小さいＧａＡｓ表面
を提供し、ＧａＡｓを用いたＭＥＳＦＥＴなどの高性能
化をもたらす。

【００１３】本発明が改善をもたらす理由は、従来では
ＧａＡｓの表面酸化によってできる表面準位が図６
（Ｂ）に示すようにＧａＡｓのバンドギャップの中程か
ら価電子帯寄りに現れるが、本発明の構造では図１
（Ｂ）に示すように表面準位がＧａＡｓの価電子帯の最
大値（上端）以下になるためであると説明できる。即
ち、基板側から見ると、表面準位は基板の価電子帯中に
埋もれてしまうためにデバイスに対する悪影響が起こら
なくなる。

【００１４】

【実施例】次に本発明の実施例について説明する。な
お、実施例は一つの例示であって、本発明の精神を逸脱
しない範囲で、種々の変更あるいは改良を行い得ること
は言うまでもない。

【００１５】実施例１：ＧａＡｓを基板とした実施例について述べる。図３に本
発明で用いる表面処理装置の概略図を示す。図３におい
て１は試料交換室、２は試料交換用バルブ、３，３ａ，
３ｂは気密バルブ、４は処理室、５，５ａ，５ｂ，５ｃ
は処理室圧力制御装置、６はサセプタ、７は試料温度制
御装置、８は試料、９は試料交換装置、１０はガス制御
バルブ、１１は流量制御装置、１２はＴＭＩ用恒温層、
１３は原料ボンベを示す。

【００１６】次に製造工程について述べる。電子濃
度が１０¹⁶〜１０¹⁸ｃｍ^-3の鏡面仕上げのＳｉをドープ
したＧａＡｓウェハを準備し、鏡面仕上げ用の化学エッ
チング溶液を用いて、このウェハ表層の約数μｍを除去
する。さらに続いて、表面の酸化膜を酸性溶液を用いて
可能な限り除去する。これによって、本発明の構造を実
現するために試料表面の準備が完了する。試料を表
面処理装置の試料交換室１内のサセプタ上に置き、１×
１０^-5Torr. 以下まで真空排気したのちに、処理室４内
に移す。その後、以下の処理中は、処理室内に純化した
水素（以下、水素と記す。）を数リットル／分の流量で
流し、かつ、処理室の圧力を約１０〜１００Torr. に保
つ。５〜１００ｃｃ／分の流量で原料ボンベ１３か
らＡｓＨ₃ガスを処理室４に流しながら、５〜１５分の
間、試料を６５０〜７００℃に保持する。この工程は試
料表面の自然酸化膜を除去するために行い、ＡｓＨ₃ガ
スは、表面からのＡｓ抜けを防ぐために供給する。
試料温度を５５０〜７００℃に設定し、ＡｓＨ₃ガスを
切る。この後、５〜１００ｃｃ／分の流量でＰＨ₃ガス
を供給し、同時に、室温付近に保ったＴＭＩ（トリメチ
ルインジウム）から得られる、ＴＭＩガスを含んだキャ
リア（水素）ガスを５〜２００ｃｃ／分の流量で供給す
る。このＴＭＩ供給時間は、この工程でできる半導体層
の厚さが１．５ｎｍになる時間である。この時間は、例
えば、６５０℃，ＰＨ₃ガス３０ｃｃ／分，ＴＭＩを含
んだ水素１００ｃｃ／分の条件では、およそ１０秒であ
る。この供給後、ＴＭＩを含んだ水素ガスを止める。

【００１７】この工程によって、ＧａＡｓ表面上にＩｎ
Ｐを主組成とするＧａとＡｓを含んだ変遷層ＩｎＧａＡ
ｓＰがＧａＡｓ結晶の上にエピタキシャル成長する。な
お、この表面の格子間隔は、基板表面と平行向きでは基
板とおよそ等しいが、垂直向きでは異なる、よく知られ
ている歪の入った層となっている。なお、この歪層の厚
さは従来から知られている転位が発生するしきい値厚さ
よりも十分に薄いが、なおかつ、転位が入れば結晶中に
不要な欠陥準位が現れるので、本発明の効果が現れるの
に必要な良質の結晶を実現できなくなる可能性はある
が、本発明が意図し、また、もたらすところの基本的な
効果とそのメカニズムとは独立の現象である。ＴＭ
Ｉを含んだ水素ガスは止めたが、ＰＨ₃ガスはその後も
１〜１０分間流す。この間、試料温度は４５０〜６５０
℃である。この工程によって、上記歪層の中に、Ｇａ，
Ａｓ及びＩｎ，Ｐが相互に拡散し、安定な変遷層、すな
わち、歪のエネルギーの極小状態を形成する。また、同
時に、この極薄の変遷層の表層をＰで被覆する。水
素ガスのみを流し続け、温度を室温まで下げた後、水素
ガスを止めて、試料交換室を経由して、試料を取り出
す。

【００１８】以上のようにして作った、試料の表面にア
ルゴンレーザ光を照射しＰＬ強度を測定した結果を図４
に示す。図４では横軸に波長、縦軸はＰＬ強度をとって
ある。試料の電子濃度が２×１０¹⁷ｃｍ^-3の例である。
ＰＬ強度は未処理に比較して、ピーク値で約１５倍に増
加している。この増加率は、従来のＳ被覆での最高値、
約８倍、平均値約６倍（特願平２−２５２９９３）を明
らかに上回っている。また、表面にＰを被覆した場合の
増加率、約３倍に比較しても明らかに大きい（D. J. Ol
ego. et al., APL, vol. 45, p. 1127（1984））。一
方、ピークを示す波長の位置はいずれの試料でもＧａＡ
ｓのバンドギャップに対応する波長である。この事実
は、表面に量子井戸などによる準位が出来ておらず、Ｇ
ａＡｓの性質を保持していることを示唆する。この試料
表面のＡＥＸおよびＸＰＳ分析から、表面近傍にはＰと
Ｉｎリッチの層があることを、また、大気中を通したこ
とによって、表面にＰの酸化物が存在する構造になった
ことを確認した。

【００１９】以上から、上記の実施例では図１（Ａ）に
示す構造ができていることを示している。そして、ＰＬ
強度の増加は表面再結合の低減を意味しており、ＧａＡ
ｓから見たバンドギャップ内の表面準位が非常に減少し
ていることを意味する。表面のＰは不対電子を形成する
と考えられるので、表面準位が消失する可能性がないた
め、上記の現象は、従来支配的であった表面準位のエネ
ルギ位置がＧａＡｓの価電子帯の上端Ｅｖ（基板）以下
になっていることを示す。以上はＩｎについて説明した
が、Ｇａ，Ａｌ，Ｂを用いることもできる。

【００２０】実施例２：〜は実施例１の通りに行う。ＰＨ₃ガスを停止
し、温度を４００〜６００℃に設定し、希釈Ｈ₂Ｓを
０．１〜１リットル／分の流量で、４００℃ならば約３
０分、６００℃ならば約５分間供給する。この時、希釈
Ｈ₂ＳガスはＨ₂Ｓを水素で１０００ｐｐｍに希釈した
ものである。この使用ガスの希釈濃度は特に制限がな
く、流量と濃度の積が本条件相当または以上であればよ
い。この工程で、試料の表面がＳで被覆された本発明の
構造が実現する。水素ガスのみを流し続け、温度を
室温まで下げた後、水素ガスを止めて、試料交換室を経
由して、試料を取り出す。以上の製法で作った試料の表
面を大気中に曝しても、実施例１の場合とは異なり、表
面近傍のＰ等の酸化が抑制され、また、ＰＬ強度は未処
理に比較して、ピーク値で２０倍近くまで増加した。な
お、ピークを示す波長はＧａＡｓと同じである。従っ
て、この実施例２の方が実施例１よりも優れた効果を示
している。実施例２の試料の構造は、分析結果から図１
に示したＳ層を有する構造になっていることが分かっ
た。

【００２１】実施例３：実施例１によって作った試料１と実施例２によって
作った試料２を準備する。試料１及び試料２を真空
装置中に設置し、１×１０^-6Torr. 以下にまで排気す
る。その後、同装置中の抵抗発熱体ボートに予め蓄えて
あるＳｉＯ粒を、ボートに電流を流すことによってＳｉ
Ｏ分子として蒸発させ、これを両試料の表面に堆積し、
アモルファス絶縁膜を形成する。堆積速度は数〜十数μ
ｍ／秒であり、堆積した厚さは、１５０ｎｍである。
次に、両試料を別の真空装置中に設置し、上記と同様
の真空度のもとでメタルマスクを用いてで形成したＳ
ｉＯ表面に２００ｎｍの厚さのＡｌ電極を形成する。次
に、同様に、この電極に対向する裏面のＧａＡｓ上に８
０ｎｍ厚さのＡｕＧｅ，１５ｎｍのＮｉ，１５０ｎｍの
厚さのＡｕを連続して形成する。裏面に堆積したＡ
ｕの表面からＹＡＧレーザ光を照射して、裏面をＧａＡ
ｓのオーミック電極にする。

【００２２】以上の手順で作った、それぞれの試料を試
料１−３，試料２−３と呼ぶ。それぞれの試料に対応す
る構造は図２に示した絶縁膜表面にＡｌの金属電極を設
け、かつ、基板の裏面にオーミック電極を設けた構造と
なっている。試料１−３と試料２−３について、通常行
われている１ＭＨｚでの容量電圧特性を測定し、ターマ
ン法で界面準位密度を決定すると、いずれも、最小値で
約０．６×１０¹¹ｃｍ^-2ｅｖ^-1を得た。この値は、本発
明の処理をＧａＡｓ表面に行わずに作った試料の界面準
位密度に較べて約３桁の改善が図られ、また、従来のＳ
被覆について報告されている値より半減しており、優れ
た特性となっている。従って、本発明の有効性が明らか
である。

【００２３】実施例４：実施例１のを行う。実施例１のにおいて、
試料とサセプタの間にＩｎＰのウェハを挿入する。その
他は同様である。この時の試料の配置関係の図５に示
す。図５において、１４はサセプタ、１５はＩｎＰウェ
ハ、１６はＧａＡｓウェハを示す。５〜１００ｃｃ
／分の流量でＰＨ₃ガスを処理室に流しながら、約５分
間、試料を６５０℃に保持する。この工程は試料表面の
自然酸化膜を除去するために行う。ＰＨ₃ガスを供
給し続け、試料温度を４５０〜６００℃に設定し、５〜
２０分間曝す。この工程では、ＩｎＰウェハからＩｎが
ガスとなって供給されるため、ＧａＡｓ表面上にＩｎＰ
を主組成とするＧａとＡｓを含んだ極めて薄いＩｎＧａ
ＡｓＰの変遷層が、実施例１と同様に、ＧａＡｓ結晶上
に歪入りのエピタキシャル層として形成される。上
記の時間に達したら、試料温度を３８０℃まで下げ、こ
の後にＰＨ₃ガスを止める。水素ガスのみを流し続
け、温度を室温まで下げた後、水素ガスを止めて、試料
交換室を経由して、試料を取り出す。以上のようにして
作った、試料のＰＬ強度は、実施例１と同様に未処理の
約１５倍を示した。また、ＡＥＳ等の分析結果も同様で
あった。なお、補足ではあるが、ＩｎＰを挿入しないで
行った従来技術に属する製法でのＧａＡｓ表面へのＰ被
覆ではＰＬ強度の増加は約５倍以内であった。

【００２４】実施例の拡張：実施例１のでは、ＴＭＩとＰＨ₃を同時に供給するこ
とによって極薄層を形成した。この工程をＡＬＥ法（原
子層成長法）による原子層ずつの成長に置き換えること
は可能である。即ち、原子層成長を示す温度条件におい
て、ＴＭＩとＰＨ₃をそれぞれ約３秒づつ、交互に、各
６回流すことで、約１．５ｎｍの厚さの極薄層を形成で
きる。この後、ＰＨ₃を流したまま、試料温度を４５０
℃〜６５０℃に設定する。この後は、実施例１のに続
く。

【００２５】ところで、本発明はＧａＡｓの表面にＧａ
またはＡｓ以外の原子よりなるエピタキシャルの上記歪
薄層を形成し、その表面をＰまたはＳで覆うことによっ
て、歪層の価電子帯上端をＧａＡｓの価電子帯上端以下
になるようにつくり、歪層の表面をＰまたはＳまたはＰ
の酸化物にすることで、ＰやＳやＰの酸化物が作る表面
準位が基板であるＧａＡｓの価電子帯上端より低いエネ
ルギ側に現れるような構造にすることによって構成され
ている。このような本発明の構造が上記の良好な表面特
性をもたらすと言える。また、本発明の構造は、本発明
の製造方法によって容易かつ制御性よく製作でき、本発
明の特に、ＰまたはＳを含む熱平衡に近いガス中に曝す
工程が重要な役割を果たしている。従って、以上の実施
例では基板にＧａＡｓを用いた例を述べたが、本発明の
効果は、上に説明した理由でもたらされる現象であるの
で、基板をＧａＡｓに限る必要はない。従って、ＧａＡ
ｓに類似のＧａとＡｓを含んだ基板であれば、本発明構
造を実現でき、上記と類似の効果を実現できる。具体的
な基板には、ＧａＡｓ，ＡｌＧａＡｓ，ＩｎＧａＡｓ，
ＩｎＧａＡｓＰ，ＩｎＧａＡｌＡｓ，ＩｎＡｌＡｓがあ
り、また、これらをエピタキシャル層とするウェハがあ
る。

【００２６】また、基板上にバンドギャップの大きい薄
層を堆積するには、基板の構成元素よりも原子半径の小
さい元素で結晶を作れば良いので、原理的にはＢをも採
用できることは自明である。また、ＡｌＧａＡｓの価電
子帯の上端はＧａＡｓの価電子帯の上端よりも低いエネ
ルギーになり、かつ、ＡｌＧａＡｓのバンドギャップは
ＧａＡｓのバンドギャップよりも広いので、薄層の組成
にＡｌを採用することができる。実施例３では、試料１
と試料２の表面にＳｉＯを抵抗加熱蒸着法で堆積した。
この工程は、よく知られているＥＣＲプラズマＣＶＤ法
によるＳｉＯ₂膜の堆積に置き換えることができる。こ
の方法では、ＳｉＨ₄とＯ₂を電子サイクロトロン共鳴
によってラジカルにし、酸化シリコンを表面に堆積す
る。

【００２７】

【発明の効果】本発明を化合物半導体で作ったＦＥＴの
表面保護膜として適用すると、表面に起因する雑音の低
下、表面空乏層によるシリーズ抵抗の低減とこれに伴う
利得の向上を実現できる。また、ＨＢＴなどのｐｎ接合
部の表面保護膜として適用すると、表面に起因するリー
ク電流の低減とこれに伴う電流増幅率の向上を実現でき
る。さらに、絶縁膜と該薄層の界面への不本意な不純物
の混入の抑制、等の制御を向上することによって、Ｇａ
Ａｓ上での少数キャリアの蓄積制御が可能な金属／絶縁
体／半導体（ＭＩＳ）素子の実現が可能である等の効果
を有する。

【図面の簡単な説明】

【図１】本発明半導体部分の構造の概念図を示す。
（Ａ）は断面構造、（Ｂ）は断面のバンド図、（Ｃ）は
（Ｂ）図の一部拡大図である。

【図２】絶縁膜を含む本発明の構造の概念図を示す。
（Ａ）は断面構造、（Ｂ）は断面のバンド図である。

【図３】本発明で用いる表面処理装置の概略図を示す。

【図４】本発明の実施例１による試料のＰＬ強度を示
す。

【図５】本発明の実施例４における試料の配置関係を示
す。

【図６】従来技術によるＧａＡｓ表面の構造概念図を示
す。（Ａ）は断面構造、（Ｂ）は断面のバンド図であ
る。

【符号の説明】

１試料交換室２試料交換用バルブ３，３ａ，３ｂ気密バルブ４処理室５，５ａ，５ｂ，５ｃ処理室圧力制御装置６サセプタ７試料温度制御装置８試料９試料交換装置１０ガス制御バルブ１１流量制御装置１２ＴＭＩ用恒温層１３原料ボンベ１４サセプタ１５ＩｎＰウェハ１６ＧａＡｓウェハ

フロントページの続き (56)参考文献特開平４−130721（ＪＰ，Ａ) 特開平４−118920（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205

Claims

(57)【特許請求の範囲】

【請求項１】ＧａＡｓ結晶表面またはＧａとＡｓを含
んだＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，Ｇ
ａ，Ａｌ，Ｂより選ばれた１つ以上の原子と、Ａｓ，Ｐ
より選ばれた１つ以上の原子を組成とする前記結晶とは
異なる組成のエピタキシャル成長した極薄の化合物半導
体の歪層が設けられており、前記歪層の価電子帯上端
が、前記結晶の価電子帯上端よりも低い電子エネルギー
位置にあり、前記歪層の前記結晶表面と対向する表面
が、Ｐの酸化物またはＰまたはＳで形成されていること
を特徴とする化合物半導体表面構造。
【請求項２】ＧａＡｓ結晶表面または、ＧａとＡｓを
含んだＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，
Ｇａ，Ａｌ，Ｂより選ばれた原子を構成元素とするガス
と、Ａｓ，Ｐより選ばれた原子を構成元素とするガスを
供給して、前記結晶表面上に前記結晶とは異なる組成の
極薄の化合物半導体の歪層を形成し、ついで前記歪層を
高温中でＰまたはＳを含むガス中に曝すことを特徴とす
る化合物半導体表面構造の製造方法。
【請求項３】ＧａＡｓ結晶表面またはＧａとＡｓを含
んだＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，Ｇ
ａ，Ａｌ，Ｂより選ばれた１つ以上の原子と、Ａｓ，Ｐ
より選ばれた１つ以上の原子を組成とする前記結晶とは
異なる組成のエピタキシャル成長した極薄の化合物半導
体の歪層と、前記歪層の表面上にＰの酸化物またはＰま
たはＳ層と、前記層上にアモルファス構造の絶縁膜とが
設けられており、前記歪層の価電子帯上端が、前記結晶
の価電子帯上端よりも低い電子エネルギー位置にあるこ
とを特徴とする化合物半導体表面構造。
【請求項４】ＧａＡｓ結晶表面または、ＧａとＡｓを
含んだＩＩＩ−Ｖ族化合物混晶半導体結晶表面にＩｎ，
Ｇａ，Ａｌ，Ｂより選ばれた原子を構成元素とするガス
と、Ａｓ，Ｐより選ばれた原子を構成元素とするガスを
供給して、前記結晶表面上に前記結晶とは異なる組成の
極薄の化合物半導体の歪層を形成し、ついで前記歪層を
高温中でＰまたはＳを含むガス中に曝して表面をＰまた
はＳ原子で被覆し、ついで表面に酸化シリコン分子を供
給してアモルファス絶縁膜を形成することを特徴とする
化合物半導体表面構造の製造方法。