JP3091779B2 - 半導体装置用リードフレームの製造方法 - Google Patents
半導体装置用リードフレームの製造方法Info
- Publication number
- JP3091779B2 JP3091779B2 JP03287816A JP28781691A JP3091779B2 JP 3091779 B2 JP3091779 B2 JP 3091779B2 JP 03287816 A JP03287816 A JP 03287816A JP 28781691 A JP28781691 A JP 28781691A JP 3091779 B2 JP3091779 B2 JP 3091779B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- paste
- island
- semiconductor device
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、中心部に形成されたア
イランド、およびアイランドの周囲に形成されたインナ
ーリードから成り、IC,LSI,VLSI等の高集積
化が進む半導体集積回路チップの実装に用いられる半導
体装置用リードフレームの製造方法に係り、特にリード
フレーム本体の多ピン化に対応した半導体装置用リード
フレームの製造方法に関するものである。
イランド、およびアイランドの周囲に形成されたインナ
ーリードから成り、IC,LSI,VLSI等の高集積
化が進む半導体集積回路チップの実装に用いられる半導
体装置用リードフレームの製造方法に係り、特にリード
フレーム本体の多ピン化に対応した半導体装置用リード
フレームの製造方法に関するものである。
【0002】
【従来の技術】一般に、IC,LSI,VLSI等の半
導体集積回路チップの実装には、リードフレームが多く
用いられている。このリードフレームは、通常、中心部
に形成されたアイランドと、アイランドの周囲に形成さ
れたインナーリードとから成っている。
導体集積回路チップの実装には、リードフレームが多く
用いられている。このリードフレームは、通常、中心部
に形成されたアイランドと、アイランドの周囲に形成さ
れたインナーリードとから成っている。
【0003】すなわち、従来のリードフレームは、その
材質としては、低熱膨張係数合金であるFe−Ni合金
(Ni:42〜50.5wt%程度、42合金が代表
的)や、Fe−Ni−Co合金(コバール合金、Ni:
29wt%−Co:17wt%程度)、概ね熱伝導性に
優れ多くの合金の種類があるCu系合金が代表的であ
る。
材質としては、低熱膨張係数合金であるFe−Ni合金
(Ni:42〜50.5wt%程度、42合金が代表
的)や、Fe−Ni−Co合金(コバール合金、Ni:
29wt%−Co:17wt%程度)、概ね熱伝導性に
優れ多くの合金の種類があるCu系合金が代表的であ
る。
【0004】一方、最近では、半導体集積回路、特に特
定用途向け半導体集積回路のような多機能を有する分野
では、高集積化、多機能化に伴なって、端子数が増加す
る傾向にある。これに対して、その半導体集積回路チッ
プは、従来と比較して大型化の傾向にはあるものの、そ
の絶対的なサイズの面からの制約を受けていることか
ら、高精細化が進んできている。
定用途向け半導体集積回路のような多機能を有する分野
では、高集積化、多機能化に伴なって、端子数が増加す
る傾向にある。これに対して、その半導体集積回路チッ
プは、従来と比較して大型化の傾向にはあるものの、そ
の絶対的なサイズの面からの制約を受けていることか
ら、高精細化が進んできている。
【0005】このように、半導体集積回路の多機能化、
高集積化、および高精細化に伴なう、多端子化が進むに
つれて、それに対応するリードフレームにも、本体の多
ピン化の要求が高まってきている。
高集積化、および高精細化に伴なう、多端子化が進むに
つれて、それに対応するリードフレームにも、本体の多
ピン化の要求が高まってきている。
【0006】そこで、従来から、リードフレームサイ
ズ、半導体集積回路チップサイズ、パッケージサイズを
大型化することなく、リードフレーム本体の多ピン化を
達成するために、アイランド上の周辺端部に、個々に絶
縁された中継電極部が形成されて成るリードフレーム
が、例えば“特開昭62−185349号”により提案
されてきている。
ズ、半導体集積回路チップサイズ、パッケージサイズを
大型化することなく、リードフレーム本体の多ピン化を
達成するために、アイランド上の周辺端部に、個々に絶
縁された中継電極部が形成されて成るリードフレーム
が、例えば“特開昭62−185349号”により提案
されてきている。
【0007】しかしながら、この種のリードフレームを
製造するに際しては 、 中継電極部が、薄膜形成法とし
て、気相法により形成されることから、中継電極部の形
成が容易でないばかりでなく、複雑で高価な装置を必要
とするという問題がある。
製造するに際しては 、 中継電極部が、薄膜形成法とし
て、気相法により形成されることから、中継電極部の形
成が容易でないばかりでなく、複雑で高価な装置を必要
とするという問題がある。
【0008】
【発明が解決しようとする課題】以上のように、従来の
半導体装置用リードフレームの製造方法においては、リ
ードフレーム本体の多ピン化を達成するために形成され
る中継電極部の形成が簡便でなく、生産性も良くないと
いう問題があった。
半導体装置用リードフレームの製造方法においては、リ
ードフレーム本体の多ピン化を達成するために形成され
る中継電極部の形成が簡便でなく、生産性も良くないと
いう問題があった。
【0009】本発明は、上記のような問題点を解決する
ために成されたものであり、その目的は、リードフレー
ム本体の多ピン化を達成するために形成される中継電極
部となる導体パターンの形成の容易化と低コスト化およ
び生産性の向上を図ると共に、半導体集積回路とリード
フレームとの電気的導通を図るために行なうワイヤボン
ディング性も良好であり極めて信頼性の高い半導体装置
用リードフレームの製造方法を提供することにある。
ために成されたものであり、その目的は、リードフレー
ム本体の多ピン化を達成するために形成される中継電極
部となる導体パターンの形成の容易化と低コスト化およ
び生産性の向上を図ると共に、半導体集積回路とリード
フレームとの電気的導通を図るために行なうワイヤボン
ディング性も良好であり極めて信頼性の高い半導体装置
用リードフレームの製造方法を提供することにある。
【0010】
【0011】
【0012】
【0013】
【0014】
【0015】
【課題を解決するための手段】 上記の目的を達成するた
めに、まず、 請求項1に記載の発明では、中心部に形成
されたアイランド、および当該アイランドの周囲に形成
されたインナーリードから成り、IC,LSI,VLS
I等の半導体集積回路チップの実装に用いられる半導体
装置用リードフレームを製造する方法において、アイラ
ンド上の少なくとも周辺端部に、絶縁層を形成し、次に
絶縁層上に、導体ペーストを用いて印刷法で、インナー
リードと相対するように、中継電極部となる導体パター
ンを形成し、さらに当該導体パターンの加熱硬化前に、
ロールやプラテンを用いて機械的なプレス法、あるいは
流体圧を直接用いたプレス法によって、表面平坦化およ
び薄層化した後、無電解めっき層もしくは電解めっき層
を形成するようにしている。また、請求項2に記載の発
明では、中心部に形成されたアイランド、および当該ア
イランドの周囲に形成されたインナーリードから成り、
IC,LSI,VLSI等の半導体集積回路チップの実
装に用いられる半導体装置用リードフレームを製造する
方法において、アイランド上の少なくとも周辺端部に、
絶縁層を形成し、次に、絶縁層上に、導体ペーストとし
て、銀(Ag)ペースト、または銀/パラジウム(Ag
/Pd)ペースト、あるいはパラジウム(Pd)ペース
ト、もしくはニッケル(Ni)ペーストのうちのいずれ
かを用いた印刷法により、インナーリードと相対するよ
うに、中継電極部となる導体パターンを形成し、当該導
体パターンの加熱硬化前に、ロールやプラテンを用いて
機械的なプレス法、あるいは流体圧を直接用いたプレス
法によって、表面平坦化および薄層化した後、無電解め
っき層もしくは電解めっき層を形成するようにしてい
る。
めに、まず、 請求項1に記載の発明では、中心部に形成
されたアイランド、および当該アイランドの周囲に形成
されたインナーリードから成り、IC,LSI,VLS
I等の半導体集積回路チップの実装に用いられる半導体
装置用リードフレームを製造する方法において、アイラ
ンド上の少なくとも周辺端部に、絶縁層を形成し、次に
絶縁層上に、導体ペーストを用いて印刷法で、インナー
リードと相対するように、中継電極部となる導体パター
ンを形成し、さらに当該導体パターンの加熱硬化前に、
ロールやプラテンを用いて機械的なプレス法、あるいは
流体圧を直接用いたプレス法によって、表面平坦化およ
び薄層化した後、無電解めっき層もしくは電解めっき層
を形成するようにしている。また、請求項2に記載の発
明では、中心部に形成されたアイランド、および当該ア
イランドの周囲に形成されたインナーリードから成り、
IC,LSI,VLSI等の半導体集積回路チップの実
装に用いられる半導体装置用リードフレームを製造する
方法において、アイランド上の少なくとも周辺端部に、
絶縁層を形成し、次に、絶縁層上に、導体ペーストとし
て、銀(Ag)ペースト、または銀/パラジウム(Ag
/Pd)ペースト、あるいはパラジウム(Pd)ペース
ト、もしくはニッケル(Ni)ペーストのうちのいずれ
かを用いた印刷法により、インナーリードと相対するよ
うに、中継電極部となる導体パターンを形成し、当該導
体パターンの加熱硬化前に、ロールやプラテンを用いて
機械的なプレス法、あるいは流体圧を直接用いたプレス
法によって、表面平坦化および薄層化した後、無電解め
っき層もしくは電解めっき層を形成するようにしてい
る。
【0016】
【0017】一方、請求項3に記載の発明では、印刷法
としては、スクリーン印刷法、またはオフセット(転
写)印刷法を用いるようにしている。
としては、スクリーン印刷法、またはオフセット(転
写)印刷法を用いるようにしている。
【0018】
【0019】
【0020】なお、アイランド上に設けられる絶縁層
は、少なくとも周辺端部にあればよく、例えばそのパタ
ーンは外周端部に環状に設けるとか、分割されたパター
ンからなり外周端部に設けられているとか、あるいはア
イランド上の全面もしくは大部分をおおうように連続し
たパターンを成していても構わない。
は、少なくとも周辺端部にあればよく、例えばそのパタ
ーンは外周端部に環状に設けるとか、分割されたパター
ンからなり外周端部に設けられているとか、あるいはア
イランド上の全面もしくは大部分をおおうように連続し
たパターンを成していても構わない。
【0021】
【作用】従って、本発明の半導体装置用リードフレーム
の製造方法においては、以上のような方法を講じたこと
により、リードフレーム本体の多ピン化を達成するため
に形成される中継電極部となる導体パターンを、従来の
ような気相法による成膜と異なって極めて容易に形成す
ることができ、しかも低コストで生産性も高いと共に、
半導体集積回路とリードフレームとの電気的導通を図る
ために行なうワイヤボンディングにおいては、プレス法
による表面平坦化および薄層化によって、超音波の効果
が拡散せず効率よく生かされるようになり、良好なワイ
ヤボンディング性を示し、さらに導体ペーストを触媒と
して無電解めっきもしくは電解めっきを行なうことによ
って 、 導体パターン上に選択的にめっき層を形成するこ
とができ、より一層良好なワイヤボンディング性を示
し、極めて信頼性が高いという実用性に優れた効果を奏
することができる。
の製造方法においては、以上のような方法を講じたこと
により、リードフレーム本体の多ピン化を達成するため
に形成される中継電極部となる導体パターンを、従来の
ような気相法による成膜と異なって極めて容易に形成す
ることができ、しかも低コストで生産性も高いと共に、
半導体集積回路とリードフレームとの電気的導通を図る
ために行なうワイヤボンディングにおいては、プレス法
による表面平坦化および薄層化によって、超音波の効果
が拡散せず効率よく生かされるようになり、良好なワイ
ヤボンディング性を示し、さらに導体ペーストを触媒と
して無電解めっきもしくは電解めっきを行なうことによ
って 、 導体パターン上に選択的にめっき層を形成するこ
とができ、より一層良好なワイヤボンディング性を示
し、極めて信頼性が高いという実用性に優れた効果を奏
することができる。
【0022】
【実施例】以下、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【0023】図1は本発明による半導体装置用リードフ
レームにIC,LSI,VLSI等の半導体集積回路チ
ップを実装した場合の構成例を示す平面図、図2は同じ
くその部分断面図である。
レームにIC,LSI,VLSI等の半導体集積回路チ
ップを実装した場合の構成例を示す平面図、図2は同じ
くその部分断面図である。
【0024】図1および図2において、中心部に形成さ
れたアイランド1、およびこのアイランド1の周囲に形
成されたインナーリード2からなるリードフレーム本体
における、アイランド1上の周辺端部に、絶縁層3を環
状(リング状)に形成し、さらにこの絶縁層3上に、中
継電極部となる、導体ペーストを印刷することによる導
体パターン4を、インナーリード2の先端部と相対する
ように形成して、本実施例のリードフレームを構成して
いる。
れたアイランド1、およびこのアイランド1の周囲に形
成されたインナーリード2からなるリードフレーム本体
における、アイランド1上の周辺端部に、絶縁層3を環
状(リング状)に形成し、さらにこの絶縁層3上に、中
継電極部となる、導体ペーストを印刷することによる導
体パターン4を、インナーリード2の先端部と相対する
ように形成して、本実施例のリードフレームを構成して
いる。
【0025】また、上記リードフレームにおける絶縁層
3内部に、IC,LSI,VLSI等の半導体集積回路
チップ5をダイボンディングし、さらに半導体集積回路
チップ5と導体パターン4とをボンディングワイヤ6に
より電気的に導通させると共に、導体パターン4とイン
ナーリード2とをボンディングワイヤ7により電気的に
導通させる構成としている。
3内部に、IC,LSI,VLSI等の半導体集積回路
チップ5をダイボンディングし、さらに半導体集積回路
チップ5と導体パターン4とをボンディングワイヤ6に
より電気的に導通させると共に、導体パターン4とイン
ナーリード2とをボンディングワイヤ7により電気的に
導通させる構成としている。
【0026】次に、本実施例の半導体装置用リードフレ
ームの具体的な作製方法について説明する。
ームの具体的な作製方法について説明する。
【0027】まず、42合金製リードフレーム本体(2
08ピン)のアイランド1上の周辺端部に、切り抜いた
ポリイミドテープ(厚さ約50μm)を環状(リング
状)に貼って、絶縁層3を形成した。
08ピン)のアイランド1上の周辺端部に、切り抜いた
ポリイミドテープ(厚さ約50μm)を環状(リング
状)に貼って、絶縁層3を形成した。
【0028】次に、上記環状の絶縁層3上に、導体ペー
ストとして銀(Ag)ペーストを用いてスクリーン印刷
法で、42合金製リードフレーム本体のインナーリード
2の先端部と相対するように、中継電極部となる導体パ
ターン4を形成した。
ストとして銀(Ag)ペーストを用いてスクリーン印刷
法で、42合金製リードフレーム本体のインナーリード
2の先端部と相対するように、中継電極部となる導体パ
ターン4を形成した。
【0029】次に、上記絶縁層3内部に、銀(Ag)ペ
ーストを用いて、半導体集積回路チップ5をダイボンデ
ィングした。
ーストを用いて、半導体集積回路チップ5をダイボンデ
ィングした。
【0030】しかる後に、直径30μmの金(Au)ワ
イヤーを用いて、半導体集積回路チップ5上のアルミニ
ウム(Al)電極パッドと導体パターン4内端部とをボ
ンディングワイヤ6により結線すると共に、導体パター
ン4外端部と42合金製リードフレーム本体のインナー
リード2とをボンディングワイヤ7により結線した。
イヤーを用いて、半導体集積回路チップ5上のアルミニ
ウム(Al)電極パッドと導体パターン4内端部とをボ
ンディングワイヤ6により結線すると共に、導体パター
ン4外端部と42合金製リードフレーム本体のインナー
リード2とをボンディングワイヤ7により結線した。
【0031】以上により、リードフレーム本体の多ピン
化に容易に対応できるリードフレームを作製することが
できた。
化に容易に対応できるリードフレームを作製することが
できた。
【0032】上述したように、本実施例では、半導体装
置用リードフレームを製造するに際して、アイランド1
上の周辺端部に、絶縁層3を環状に形成し、次に絶縁層
3上に、導体ペースト(銀(Ag)ペースト)を用いて
スクリーン印刷法で、インナーリード2の先端部と相対
するように、中継電極部となる導体パターン4を形成す
ることにより、アイランド1上の周辺端部に、個々に絶
縁された中継電極部となる導体ペースト(銀(Ag)ペ
ースト)を印刷することによる導体パターン4が、イン
ナーリード2と相対するように形成された構成とするよ
うにしたものである。
置用リードフレームを製造するに際して、アイランド1
上の周辺端部に、絶縁層3を環状に形成し、次に絶縁層
3上に、導体ペースト(銀(Ag)ペースト)を用いて
スクリーン印刷法で、インナーリード2の先端部と相対
するように、中継電極部となる導体パターン4を形成す
ることにより、アイランド1上の周辺端部に、個々に絶
縁された中継電極部となる導体ペースト(銀(Ag)ペ
ースト)を印刷することによる導体パターン4が、イン
ナーリード2と相対するように形成された構成とするよ
うにしたものである。
【0033】従って、次のような種々の効果が得られる
ものである。
ものである。
【0034】(a)リードフレーム本体の多ピン化を達
成するために形成される中継電極部となる導体パターン
4を、導体ペースト(銀(Ag)ペースト)を用いて、
スクリーン印刷法で形成しているので、従来のような前
記気相法による成膜とは異なり、中継電極部となる導体
パターン4を極めて容易に形成することが可能となり、
しかも低コストで生産性も高いものとすることが可能と
なる。
成するために形成される中継電極部となる導体パターン
4を、導体ペースト(銀(Ag)ペースト)を用いて、
スクリーン印刷法で形成しているので、従来のような前
記気相法による成膜とは異なり、中継電極部となる導体
パターン4を極めて容易に形成することが可能となり、
しかも低コストで生産性も高いものとすることが可能と
なる。
【0035】(b)半導体集積回路チップ5とリードフ
レームとの電気的導通を図るために行なうワイヤボンデ
ィングにおいては、プレス法による表面平坦化および薄
層化によって、超音波の効果が拡散せず効率よく生かさ
れるようになり、良好なワイヤボンディング性を示し、
極めて信頼性が高いという実用性に優れた効果を得るこ
とが可能となる。
レームとの電気的導通を図るために行なうワイヤボンデ
ィングにおいては、プレス法による表面平坦化および薄
層化によって、超音波の効果が拡散せず効率よく生かさ
れるようになり、良好なワイヤボンディング性を示し、
極めて信頼性が高いという実用性に優れた効果を得るこ
とが可能となる。
【0036】(c)アイランド1上の周辺端部に、個々
に絶縁された中継電極部となる導体パターン4が、イン
ナーリード2と相対するように形成されているので、リ
ードフレームサイズ、半導体集積回路チップサイズ、パ
ッケージサイズを大型化することなく、リードフレーム
本体の多ピン化を図ることが可能となる。
に絶縁された中継電極部となる導体パターン4が、イン
ナーリード2と相対するように形成されているので、リ
ードフレームサイズ、半導体集積回路チップサイズ、パ
ッケージサイズを大型化することなく、リードフレーム
本体の多ピン化を図ることが可能となる。
【0037】以上により、半導体集積回路の多機能化、
高集積化、および高精細化という、市場動向に伴なう要
求に十分に対応することができる。
高集積化、および高精細化という、市場動向に伴なう要
求に十分に対応することができる。
【0038】次に、本発明の半導体装置用リードフレー
ムのその他の具体的な作製方法について説明する。
ムのその他の具体的な作製方法について説明する。
【0039】(作製法その1)上記実施例で作製した導
体ペースト(銀(Ag)ペースト)による導体パターン
4を加熱硬化前に、ロールコーター用ロールを用いて、
表面平坦化および導体薄層化を行なった。この際、導体
ペースト(銀(Ag)ペースト)のロールへの転写を防
止するために、テフロン樹脂をコーティングしたガラス
基板にリードフレーム本体を挟み、ロール(送り速度:
1m/minとした)を通した。
体ペースト(銀(Ag)ペースト)による導体パターン
4を加熱硬化前に、ロールコーター用ロールを用いて、
表面平坦化および導体薄層化を行なった。この際、導体
ペースト(銀(Ag)ペースト)のロールへの転写を防
止するために、テフロン樹脂をコーティングしたガラス
基板にリードフレーム本体を挟み、ロール(送り速度:
1m/minとした)を通した。
【0040】その結果、ロールを用いた処理前の導体厚
は、20〜40μmであったものが、処理後の導体厚
は、10〜15μmとなった。
は、20〜40μmであったものが、処理後の導体厚
は、10〜15μmとなった。
【0041】かかる表面平坦化および導体薄層化の処理
により、ワイヤボンディング時の超音波の効果が拡散せ
ず効率よく生かされるようになり、ワイヤボンディング
性がさらに向上した。
により、ワイヤボンディング時の超音波の効果が拡散せ
ず効率よく生かされるようになり、ワイヤボンディング
性がさらに向上した。
【0042】(作製法その2)上記作製法その1で作製
した導体ペースト(銀(Ag)ペースト)による導体パ
ターン4上に、さらに無電解めっき層を形成した。
した導体ペースト(銀(Ag)ペースト)による導体パ
ターン4上に、さらに無電解めっき層を形成した。
【0043】この際、無電解めっき層は、まず、約3μ
m厚さのニッケル(Ni)めっき層を形成(上村工業株
式会社製ニムデンSX、めっき時間15min)し、次
に、約0.5μm厚さの金(Au)めっき層を形成(デ
グサELG−511、めっき時間30min置換めっ
き)した。
m厚さのニッケル(Ni)めっき層を形成(上村工業株
式会社製ニムデンSX、めっき時間15min)し、次
に、約0.5μm厚さの金(Au)めっき層を形成(デ
グサELG−511、めっき時間30min置換めっ
き)した。
【0044】かかる処理により、めっき被膜は純金属層
に近いため、ワイヤボンディング性がさらに一層向上し
た。また、無電解めっきの際、導体ペースト中の銀(A
g)が析出の触媒となるため、めっきは導体パターン4
上だけに析出し、絶縁層3上には析出しない。この点
も、作製工程上、極めて有利である。なお、この無電解
めっき層の形成は、上記作製法その1で述べた表面平坦
化および導体薄層化の処理を施さなくても可能である。
に近いため、ワイヤボンディング性がさらに一層向上し
た。また、無電解めっきの際、導体ペースト中の銀(A
g)が析出の触媒となるため、めっきは導体パターン4
上だけに析出し、絶縁層3上には析出しない。この点
も、作製工程上、極めて有利である。なお、この無電解
めっき層の形成は、上記作製法その1で述べた表面平坦
化および導体薄層化の処理を施さなくても可能である。
【0045】(作製法その3)上記作製法その1で作製
した導体ペースト(銀(Ag)ペースト)による導体パ
ターン4上に、さらに電解めっき層を形成した。
した導体ペースト(銀(Ag)ペースト)による導体パ
ターン4上に、さらに電解めっき層を形成した。
【0046】この際、電解めっき層は、シアン化銀カリ
ウム系高速銀(Ag)めっき液を用いて、約5μm厚さ
に形成(N.E.ケムキャット製S−900HS、めっ
き条件:50A/dm2 ×15sec)した。また、め
っき装置には、噴上式のものを用い、シリコンゴム製ウ
ィンドウ型マスクを用いて部分めっきを行なった。さら
に、めっき層は、導体パターン4の両端、すなわちワイ
ヤボンディングを行なう部分に形成されていればよいた
め、陰極は細いウィンドウ型とし、全ての導体パターン
4の中央部分で同時に接触し、一括して電解めっきを行
なえるようにした。
ウム系高速銀(Ag)めっき液を用いて、約5μm厚さ
に形成(N.E.ケムキャット製S−900HS、めっ
き条件:50A/dm2 ×15sec)した。また、め
っき装置には、噴上式のものを用い、シリコンゴム製ウ
ィンドウ型マスクを用いて部分めっきを行なった。さら
に、めっき層は、導体パターン4の両端、すなわちワイ
ヤボンディングを行なう部分に形成されていればよいた
め、陰極は細いウィンドウ型とし、全ての導体パターン
4の中央部分で同時に接触し、一括して電解めっきを行
なえるようにした。
【0047】かかる処理により、ワイヤボンディング性
も上記作製法その2の場合と同様に向上した。また、電
解めっきは、無電解めっきよりも析出速度の速い点が有
利である。なお、この無電解めっき層の形成は、上記作
製法その1で述べた表面平坦化および導体薄層化の処理
を施さなくても可能である。
も上記作製法その2の場合と同様に向上した。また、電
解めっきは、無電解めっきよりも析出速度の速い点が有
利である。なお、この無電解めっき層の形成は、上記作
製法その1で述べた表面平坦化および導体薄層化の処理
を施さなくても可能である。
【0048】尚、上記実施例では、導体ペーストとし
て、銀(Ag)ペーストを用いる場合について説明した
が、これに限らず導体ペーストとして、銀/パラジウム
(Ag/Pd)ペースト、パラジウム(Pd)ペース
ト、あるいはニッケル(Ni)ペースト等を用いるよう
にしてもよく、やはりそれぞれが作製工程上極めて有利
な特徴を持つ。
て、銀(Ag)ペーストを用いる場合について説明した
が、これに限らず導体ペーストとして、銀/パラジウム
(Ag/Pd)ペースト、パラジウム(Pd)ペース
ト、あるいはニッケル(Ni)ペースト等を用いるよう
にしてもよく、やはりそれぞれが作製工程上極めて有利
な特徴を持つ。
【0049】すなわち、パラジウム(Pd)について
も、前記銀(Ag)と同様に、無電解めっきの際のニッ
ケル(Ni)の析出の触媒となる。また、ニッケル(N
i)ペーストを用いた場合、直接に金(Au)めっき層
を置換めっき法により形成することが可能となる。
も、前記銀(Ag)と同様に、無電解めっきの際のニッ
ケル(Ni)の析出の触媒となる。また、ニッケル(N
i)ペーストを用いた場合、直接に金(Au)めっき層
を置換めっき法により形成することが可能となる。
【0050】また、上記実施例では、導体パターン4
は、導体ペーストを用いてスクリーン印刷法で形成する
場合について説明したが、これに限らず導体パターン4
を、導体ペーストを用いてオフセット(転写)印刷法で
形成するようにしてもよい。
は、導体ペーストを用いてスクリーン印刷法で形成する
場合について説明したが、これに限らず導体パターン4
を、導体ペーストを用いてオフセット(転写)印刷法で
形成するようにしてもよい。
【0051】
【発明の効果】以上説明したように本発明によれば、リ
ードフレーム本体の多ピン化を達成するために形成され
る中継電極部となる導体パターンを、従来のような気相
法による成膜と異なって極めて容易に形成することがで
き、しかも低コストで生産性の高いものが得られ、また
半導体集積回路とリードフレームとの電気的導通を図る
ために行なうワイヤボンディングにおいては、プレス法
による表面平坦化および薄層化によって、超音波の効果
が拡散せず効率よく生かされるようになり、良好なワイ
ヤボンディング性を示し、さらに導体ペーストを触媒と
して無電解めっきもしくは電解めっきを行なうことによ
って 、 導体パターン上に選択的にめっき層を形成するこ
とができ、より一層良好なワイヤボンディング性を示
し、極めて信頼性が高いという実用性に優れた効果を奏
することが可能な半導体装置用リードフレームの製造方
法が提供できる。
ードフレーム本体の多ピン化を達成するために形成され
る中継電極部となる導体パターンを、従来のような気相
法による成膜と異なって極めて容易に形成することがで
き、しかも低コストで生産性の高いものが得られ、また
半導体集積回路とリードフレームとの電気的導通を図る
ために行なうワイヤボンディングにおいては、プレス法
による表面平坦化および薄層化によって、超音波の効果
が拡散せず効率よく生かされるようになり、良好なワイ
ヤボンディング性を示し、さらに導体ペーストを触媒と
して無電解めっきもしくは電解めっきを行なうことによ
って 、 導体パターン上に選択的にめっき層を形成するこ
とができ、より一層良好なワイヤボンディング性を示
し、極めて信頼性が高いという実用性に優れた効果を奏
することが可能な半導体装置用リードフレームの製造方
法が提供できる。
【図1】本発明による半導体装置用リードフレームに半
導体集積回路チップを実装した場合の一実施例を示す平
面図。
導体集積回路チップを実装した場合の一実施例を示す平
面図。
【図2】同実施例における部分断面図。
1…アイランド、2…インナーリード、3…絶縁層、4
…導体パターン、5…半導体集積回路チップ、6,7…
ボンディングワイヤ。
…導体パターン、5…半導体集積回路チップ、6,7…
ボンディングワイヤ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 茂 東京都港区虎ノ門1丁目7番12号 沖電 気工業株式会社内 (72)発明者 瀬良 和彦 東京都港区虎ノ門1丁目7番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭62−165349(JP,A) 特開 平2−37734(JP,A) 特開 平3−22493(JP,A) 特開 平2−144944(JP,A) 実開 平2−60259(JP,U) (58)調査した分野(Int.Cl.7,DB名) H01L 23/50 H05K 3/12 H05K 3/22
Claims (3)
- 【請求項1】 中心部に形成されたアイランド、および
当該アイランドの周囲に形成されたインナーリードから
成り、IC,LSI,VLSI等の半導体集積回路チッ
プの実装に用いられる半導体装置用リードフレームを製
造する方法において、 前記アイランド上の少なくとも周辺端部に、絶縁層を形
成し、 次に、前記絶縁層上に、導体ペーストを用いて印刷法
で、前記インナーリードと相対するように、中継電極部
となる導体パターンを形成し、さらに当該導体パターン
の加熱硬化前に、ロールやプラテンを用いて機械的なプ
レス法、あるいは流体圧を直接用いたプレス法によっ
て、表面平坦化および薄層化した後、無電解めっき層も
しくは電解めっき層を形成するようにしたことを特徴と
する半導体装置用リードフレームの製造方法。 - 【請求項2】 中心部に形成されたアイランド、および
当該アイランドの周囲に形成されたインナーリードから
成り、IC,LSI,VLSI等の半導体集積回路チッ
プの実装に用いられる半導体装置用リードフレームを製
造する方法において、 前記アイランド上の少なくとも周辺端部に、絶縁層を形
成し、 次に、前記絶縁層上に、導体ペーストとして、銀(A
g)ペースト、または銀/パラジウム(Ag/Pd)ペ
ースト、あるいはパラジウム(Pd)ペースト、もしく
はニッケル(Ni)ペーストのうちのいずれかを用いた
印刷法により、前記インナーリードと相対するように、
中継電極部となる導体パターンを形成し、当該導体パタ
ーンの加熱硬化前に、ロールやプラテンを用いて機械的
なプレス法、あるいは流体圧を直接用いたプレス法によ
って、表面平坦化および薄層化した後、無電解めっき層
もしくは電解めっき層を形成するようにしたことを特徴
とする半導体装置用リードフレームの製造方法。 - 【請求項3】 前記印刷法としては、スクリーン印刷
法、またはオフセット(転写)印刷法を用いるようにし
たことを特徴とする請求項1または2に記載の半導体装
置用リードフレームの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03287816A JP3091779B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置用リードフレームの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03287816A JP3091779B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置用リードフレームの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05129508A JPH05129508A (ja) | 1993-05-25 |
JP3091779B2 true JP3091779B2 (ja) | 2000-09-25 |
Family
ID=17722136
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03287816A Expired - Fee Related JP3091779B2 (ja) | 1991-11-01 | 1991-11-01 | 半導体装置用リードフレームの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3091779B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016209094A (ja) * | 2015-04-30 | 2016-12-15 | ニチレイマグネット株式会社 | 立体パズルの造形方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011059205A2 (en) * | 2009-11-11 | 2011-05-19 | Lg Innotek Co., Ltd. | Lead frame and manufacturing method of the same |
KR101107756B1 (ko) * | 2009-11-30 | 2012-01-20 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조 방법 |
-
1991
- 1991-11-01 JP JP03287816A patent/JP3091779B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016209094A (ja) * | 2015-04-30 | 2016-12-15 | ニチレイマグネット株式会社 | 立体パズルの造形方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH05129508A (ja) | 1993-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6359221B1 (en) | Resin sealed semiconductor device, circuit member for use therein | |
JPH0357618B2 (ja) | ||
US6936927B2 (en) | Circuit device having a multi-layer conductive path | |
TW540148B (en) | Method for making circuit device | |
US6883231B2 (en) | Method for fabricating a circuit device | |
US6780676B2 (en) | Method for fabricating a circuit device | |
JP3091779B2 (ja) | 半導体装置用リードフレームの製造方法 | |
JPH09246427A (ja) | 表面実装型半導体装置の製造方法および表面実装型半導体装置 | |
JP2000332162A (ja) | 樹脂封止型半導体装置 | |
JP3529915B2 (ja) | リードフレーム部材及びその製造方法 | |
JPH05218268A (ja) | 半導体装置 | |
JPH10340925A (ja) | 半導体装置およびその製造方法 | |
JP4121582B2 (ja) | 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法 | |
JPH04322435A (ja) | 半導体装置およびその製造方法 | |
JPH04119653A (ja) | 集積回路素子 | |
JPS5826175B2 (ja) | 半導体装置の製造方法 | |
JPH05335468A (ja) | リードフレームの製造方法 | |
JP4121579B2 (ja) | 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法 | |
JPH03206633A (ja) | 半導体装置 | |
JP2782374B2 (ja) | 電子部品搭載装置及びその製造方法 | |
JPH0685139A (ja) | リードフレームおよびそれを用いた半導体装置 | |
JPH1050885A (ja) | 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法 | |
JPS5821430B2 (ja) | 半導体装置の製造方法 | |
JPH06334114A (ja) | マルチチップ半導体装置 | |
JPH05226420A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |