JP3085118B2

JP3085118B2 - データ圧縮装置

Info

Publication number: JP3085118B2
Application number: JP523695A
Authority: JP
Inventors: 幸夫舛渕; 敏和関口; 富士夫井原; 直行岩渕
Original assignee: Fuji Xerox Co Ltd; Fujifilm Business Innovation Corp
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1995-01-17
Filing date: 1995-01-17
Publication date: 2000-09-04
Anticipated expiration: 2015-09-04
Also published as: JPH08194823A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データを圧縮する装置
に係り、詳しくは、フルカラープリンタなどで扱うフル
カラー画像等の圧縮率向上に有用なデータ圧縮装置に関
する。

【０００２】

【従来の技術】周知のように、記憶装置にデータを記憶
する際には、その記憶するデータ量を増やすために、書
き込むデータを圧縮して記録する方法が用いられてい
る。この方法によれば、冗長な情報が多い程、圧縮率が
高くなり、限られた記憶容量の記憶装置により多くの情
報を蓄積することができる。

【０００３】一方、上記方法により圧縮される画像とし
ては、２ⁿレベルに量子化された多値データがある。こ
のような多値データの場合、冗長な部分を取り除くため
に、画像システムによっては、前ラインや前ドットデー
タとの排他的論理和演算を行ったり、差分を取ったりす
る方法が適用されている。

【０００４】この種の従来のデータ圧縮処理の一例とし
て、特開昭63-181570 号公報に記載の画像データの圧縮
符号化方式が知られている。この圧縮符号化方式は、現
ドットデータと直前のドットデータとの排他的論理和を
とり、ＭＨのランレングス圧縮を行うものであり、この
方式を適用した場合におけるデータ圧縮回路は、例えば
図８に示す如くの構成により実現できる。

【０００５】また、従来の他のデータ圧縮処理として、
特開平3-201722号公報において、現ラインのドットデー
タと前ラインのドットデータとの排他的論理和をとる方
式が知られており、この場合のデータ圧縮回路の構成例
を図９に示している。

【０００６】このように、多値データの冗長を除去する
従来方式としては、直前のドットデータや前ラインのド
ットデータとの排他的論理和をとる方法が知られてい
る。しかしながら、これらいずれの方法も、多値データ
同士の排他的論理和をとることを基本としているため
に、例えば特開昭63-181570 号公報のものにあっては前
ドットデータを保持しておくためのラッチ回路８１（図
８参照）が必要であり、他方、特開平3-201722号公報の
ものでは、前ライン分のドットデータを保持しておくた
めのメモリ９１（図９参照）が必要であった。

【０００７】しかも、上記従来方式によれば、画像の主
走査方向あるいは副走査方向に相関性がない場合には非
効率的であった。その理由として、上記従来方式では、
主走査方向あるいは副走査方向にデータの排他的論理和
演算を行うため、これらの方向に画像データの相関性が
無い場合には、排他的論理和演算の結果、“０”のビッ
ト値が連続するものとはならない。ここで、排他的論理
和演算を行う目的は、“０”のビット値をできるだけ多
く連続させることによって、より短い可変長符号への置
換を可能にして圧縮率を高めることにある。従って、こ
の“０”のビット値が連続しない場合、当然ながら圧縮
率が低下することになる。

【０００８】

【発明が解決しようとする課題】このように、上記従来
のデータ圧縮方式としては、直前のドットデータや前ラ
インのドットデータとの排他的論理和をとることによ
り、多値データの冗長を取り除くものがあったが、いず
れも多値データ同士の排他的論理和をとる方法には変わ
らず、前ドットを保持しておくためのラッチ回路あるい
は前ライン分のドットデータを保持しておくためのメモ
リが不可欠となり、回路構成の煩雑化を免れなかった。
しかも、上記従来の方法によれば、画像の主走査方向あ
るいは副走査方向に排他的論理和をとることから、これ
らの方向に相関性がない場合には、上記排他的論理和結
果として“０”のビット値の連続性が得られず、データ
圧縮率の低下を招来するという問題点があった。

【０００９】本発明はこれらの問題点を除去し、多値デ
ータの冗長を除去する場合に、前ドットデータを保持し
ておくためのラッチ回路や前ライン分のドットデータを
保持しておくメモリを不要にして回路構成を簡素化でき
るとともに、画像の主走査方向あるいは副走査方向に相
関性が無い場合にも高い圧縮率を維持できるデータ圧縮
装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】この出願の第１の発明
は、２^ｎレベルに量子化された多値データの隣合ったビ
ットプレーン同士で排他的論理和の演算を行う排他的論
理和回路と、２^ｎレベルに量子化された多値データの最
上位ビットまたは最下位ビットのいずれか一方の１ビッ
トと、前記排他的論理和回路の出力データ（n-1）ビッ
トとのｎビットのデータを、２値の圧縮方式により該ビ
ットの深さ方向に圧縮する圧縮回路とを具備して構成さ
れる。

【００１１】また、この出願の第２の発明は、ｎビット
幅の入力バスから先頭データとして入力されるｎ×ｎビ
ットのビット配列置換用データをラッチするラッチ回路
と、該ラッチ回路によるラッチデータの値に応じて、前
記先頭データに続いて前記入力バスより入力される２^ｎ
レベルに量子化された多値データのビット配列を並び替
えるスイッチマトリクスと、該スイッチマトリクスによ
りビット配列が並び替えられた前記多値データの隣合っ
たビットプレーン同士で排他的論理和の演算を行う排他
的論理和回路と、前記スイッチマトリクスによりビット
配列が並び替えられた前記多値データの最上位ビットま
たは最下位ビットのいずれか一方の１ビットと、前記排
他的論理和回路の出力データ（n-1）ビットとのｎビッ
トのデータを、２値の圧縮方式により該ビットの深さ方
向に圧縮する圧縮回路とを具備して構成される。

【００１２】

【作用】第１の発明では、多値データ同士の排他的論理
和をとるのではなく、ｎビットで表現される各画素デー
タ毎に、それぞれ隣合ったビットプレーン同士で排他的
論理和をとり、その後、ＭＨ等の符号化方式により、上
記排他的論理和演算結果データのビット間でデータ圧縮
を行うものである。つまり、第１の発明は、画像データ
についてそのビットの深さ方向に排他的論理和演算及び
データ圧縮を行うものであり、前ドットまたは前ライン
のドットの多値データが排他的論理和演算の当事者デー
タに当たらないため、これら多値データを保持するラッ
チ回路やメモリは当然ながら不要となる。しかも、ビッ
トの深さ方向への圧縮を基本としているため、主走査方
向若しくは副走査方向に相関がない画像データについて
も、圧縮率の向上が見込める。

【００１３】また、第２の発明では、上記第１の発明に
おける画像データの各ビット間の排他的論理和演算の前
段において、その後の排他的論理和演算の結果として極
力“０”若しくは“１”のビット値の連続性を保ち得る
ように、所定のパラメータを用いて、圧縮対象の画像デ
ータのビット配列を入れ替える処理を行うものである。
この処理によれば、上記パラメータの選定によって、排
他的論理和結果“０”若しくは“１”の連続する区間を
ある程度コントロールできることから、画像データが特
定可能な状況下での圧縮率向上には特に有用である。例
えば、予めＣＰＵなどの処理によって画像の主色を判別
しておき、この主色に相当するデータを入力データの先
頭に挿入し、これを上記切り替え用パラメータとして活
用すれば、より適切な排他的論理和演算を行わせること
ができ、更に効率的な圧縮が実現できる。

【００１４】

【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。まず最初に、図１を参照し、本発明の
データ圧縮方式の圧縮原理について述べる。本発明で
は、多値データ同士の排他的論理和をとるのではなく、
多値データ中の隣合ったビット同士で排他的論理和の演
算を行うことを基本としている。多値データ同士の演算
の場合にはデータをラッチしておく手段がどうしても必
要であるが、隣接するビット間の演算においては、この
種の手段は不要になる。

【００１５】ここで、隣接するビット同士の演算を理解
するために、画像のビットプレーン分解について考えて
みる。図１（ａ）は、ｘｙ平面上におけるある画像につ
いてのビットプレーン分解の要部を示したものである。
同図において、ｘ1 ｙ1 ，ｘ2 ｙ1 等の各画素は、それ
ぞれｎビットの情報を用いて表現される。一例として、
フルカラープリンタ等で扱うフルカラー画像データに関
しては、ｎ＝２４ｂｉｔを用いて16777216色の画像デー
タの表現を可能としている。

【００１６】本発明では、上記ｎビットで表現される各
画素データについて、同図（ｂ）に示すように、それぞ
れ隣合ったビット同士で排他的論理和演算を行い、その
後にＭＨ等の周知の符号化方式により、上記排他的論理
和演算結果データのビット間でデータ圧縮を行うもので
ある。つまり、本発明は画像データについてそのビット
の深さ方向に排他的論理和演算及びデータ圧縮を行うも
のであり、特に、上述したフルカラー画像等のビット数
の大きなデータに適用してそのデータ圧縮率向上に極め
て有用である。

【００１７】ところで、図１（ｂ）に示す圧縮方式で
は、データの深さ方向の冗長成分を取り除くこと自体に
限界が生じる。すなわち、この圧縮方式は、画像の深さ
方向に排他的論理和演算を適用し、隣接するビット間
に、“０”若しくは“１”のデータが連続する区間が多
い画像データについてできるだけ多くの排他的論理和結
果“０”を生じせしめることによって圧縮率を向上を図
るものであり、圧縮率の良否はこのデータの配列に依存
することになる。換言すれば、“０”または“１”のデ
ータが連続する区間が少ない画像データについては、必
ずしも高圧縮率が得られるとは限らない。

【００１８】このための対策として、本発明の別の実施
例においては、図１（ｃ）に示す如く、各画像データ毎
の隣接するビット間の排他的論理和演算の前段の処理と
して、その後の排他的論理和演算結果において、“０”
のビット値の連続区間が極力出現するように、つまり排
他的論理和回路へ入力されるデータの隣接ビット間に
“０”若しくは“１”のデータが連続する区間が多く発
生するように、上記圧縮対象の画像データのビット配列
を入れ替える処理を行うものである。このような入れ替
え処理の後に排他的論理和演算を行うようにすれば、そ
の演算結果として“０”のビット値の連続性を保つこと
ができ、圧縮率向上に寄与できる。

【００１９】この別の実施例における入力データのビッ
ト配列の入れ替えは、その入力データに適当なパラメー
タを掛け合わせることで行われる。このパラメータは、
入力データ（圧縮対象の画像データ）のビット内容が予
め把握されている場合に、所望とする排他的論理和結果
からの逆算によって、自ずと判明する。

【００２０】上記圧縮原理を踏まえ、本発明の具体的実
施例について以下に詳述する。図２は本発明の第１の実
施例に係るデータ圧縮装置のブロック構成図である。こ
のデータ圧縮装置１０は、図１（ｂ）の圧縮原理に基づ
くものであり、排他的論理和（ＥＸＯＲ）回路１１、圧
縮回路１２、コントローラ回路１３、記憶装置や伝送装
置等の外部装置１４を具備して構成される。

【００２１】このデータ圧縮装置１０において、入力デ
ータをｎビットとした場合のデータ圧縮処理動作につい
て述べる。まず、このｎビットの入力データは、コント
ローラ回路１３により生成される入力データリード信号
により、ホスト側からＥＸＯＲ回路１１に対して入力さ
れる。

【００２２】また、この入力データのうち、ＭＳＢ（最
上位ビット）あるいはＬＳＢ（最下位ビット）である１
ビットが圧縮回路１２に転送される。ここで、ＭＳＢあ
るいはＬＳＢである１ビットが圧縮回路１２に転送され
る理由は、この圧縮回路１２による圧縮データを伸長す
る際にこの情報を必要とするからである。

【００２３】すなわち、ＥＸＯＲ回路１１は、図３に示
す如く、ｎビット分の排他的論理和ゲート１１１-1，
〜，１１１-nを用い、隣合ったビット同士で排他的論理
和演算ができる構成となっている。このＥＸＯＲ回路１
１の構成によれば、ｎビットの入力に対してその出力が
（ｎ-1）ビットとなり、情報量として１ビット欠けてし
まうため、この（ｎ-1）ビットだけでは伸長回路で元の
データに復元することができなくなる。このデータ復元
のための不足分の１ビットとして、上述した入力データ
のＭＳＢあるいはＬＳＢである１ビットを圧縮回路１２
に伝えるようにしている。ここで、ＭＳＢあるいはＬＳ
Ｂのどちらかを選ぶかは、特に選択基準がなく、設計の
都合により任意に決定できる。

【００２４】このようにして、入力データのＭＳＢある
いはＬＳＢのどちらか一方の１ビットと、上記ＥＸＯＲ
回路１１による排他的論理和演算の結果データ（ｎ-1）
ビットとが、２値の圧縮を目的とした圧縮回路１２に転
送される。この圧縮回路１２は、例えば図４に示す如
く、上記入力データのＭＳＢあるいはＬＳＢのどちらか
一方の１ビットと、ＥＸＯＲ回路１１から出力される上
記排他的論理和演算結果データ（ｎ-1）ビットとを入力
し、これらｎビットのデータを図１（ｂ）に示す圧縮原
理に従って圧縮し、出力データとして出力する。なお、
図１（ｂ）は、特に、圧縮回路１２が、上記ＭＳＢある
いはＬＳＢのどちらか一方の１ビットと、ＥＸＯＲ回路
１１（図中、楕円内のＥＸＯＲに相当）からの上記排他
的論理和演算結果データ（ｎ-1）ビットとのｎビットの
データを受け取った後、該ｎビットの配列方向すなわち
本発明で言うビットの深さ方向にその値をチェックして
いき、同方向に“０”が４つ連続して存在する区間のデ
ータを（０，４）という圧縮データに圧縮する様子を示
している。

【００２５】この圧縮回路１２は、例えばファクシミリ
装置で良く用いられているＭＨ符号化回路やＭＲ圧縮符
号化回路等により実現できる。ここで、ＭＨ圧縮符号化
方式について簡単に説明する。ＭＨ圧縮符号化方式とい
うのは、ＣＣＩＴＴのＴ．４として勧告されたファクシ
ミリ伝送用の圧縮符号化方式であり、連続した白画素の
塊（白ラン）と黒画素の塊（黒ラン）の長さを符号とし
て表現したものである。この白ラン及び黒ランの長さの
発生確率には統計的に偏りがあることを利用して、可変
長符号を割り当てることによって、データ圧縮を行うも
のである。

【００２６】入力データは、例えば上記ＭＨ圧縮符号化
方式により、圧縮回路１２によってビットの深さ方向に
圧縮され、記憶装置等の外部装置１４に出力される。こ
こで、その出力タイミングは、圧縮回路１２の種類や構
成によって異なるため、一概には言えないが、外部装置
１４に書き込むタイミング信号は、コントローラ回路１
３で作成され、外部装置１４に伝えられる。

【００２７】次に、本発明の第２の実施例について述べ
る。図５は、本発明の第２の実施例に係るデータ圧縮装
置のブロック構成図である。このデータ圧縮装置５０
は、図１（ｃ）の圧縮原理に基づくものであり、スイッ
チマトリクス５１、ラッチ回路５２、ＥＸＯＲ回路５
３、圧縮回路５４、コントローラ回路５５、記憶装置や
伝送装置等の外部装置５６を具備して構成される。

【００２８】このデータ圧縮装置５０において、入力デ
ータをｎビットとした場合のデータ圧縮処理動作につい
て述べる。このｎビットの入力データは、コントローラ
回路５５で生成される入力データリード信号により、ホ
スト側から入力される。その際、まず、当該入力データ
の最初（先頭）のｎ×ｎビットのデータがラッチ回路５
２にラッチされる。この先頭のｎ×ｎビットの入力デー
タは、後で述べるように、後続の入力データのビット配
列を入れ替えに用いられるパラメータであり、ラッチ回
路５２では、この先頭データ以外の入力データのラッチ
は行わない。この先頭データのラッチタイミングもまた
コントローラ回路５５によって生成される。

【００２９】ラッチ回路５２によるｎ×ｎビットのラッ
チデータ（先頭データ）は、次いでスイッチマトリクス
５１に入力される。次いで、このスイッチマトリクス５
１には、後続の入力データが入力される。ここで、スイ
ッチマトリクス５１は、上記ｎ×ｎビットのラッチデー
タを用いて、後続のｎビットの入力データのビット配列
の並び替えを行う。ここで並び替えられたデータは、次
いでＥＸＯＲ回路５３に入力され、排他的論理和演算さ
れた後、圧縮回路５４に転送される。また、上記並び替
えられたデータのＭＳＢビットあるいはＬＳＢビット
は、圧縮回路１４に直接供給される。

【００３０】圧縮回路５４は、上記ＥＸＯＲ回路５３の
演算結果データ〔（ｎ-1）ビット〕と、上記並び替えら
れたデータのＭＳＢあるいはＬＳＢビットとを基に、Ｍ
Ｈ等の符号化処理により２値圧縮データを生成する。こ
の圧縮データは、コントローラ回路５５から与えられる
出力データライト信号により、外部装置５６へと転送さ
れる。

【００３１】この第２の実施例において、ＥＸＯＲ回路
５３，圧縮回路５４は、それぞれ上記第１の実施例と同
様の構成（図３及び図４参照）により実現できる。一
方、スイッチマトリクス５１は、図６に示すような構成
により実現できる。同図は、特に、４×４ビットのスイ
ッチマトリクスの構成例を示している。このスイッチマ
トリクス５１に対し、ラッチ回路５２から与えられる４
×４ビットのラッチデータは、各々２入力ＡＮＤゲート
５１１-1，‥‥，５１１-4，〜，５１４-1，‥‥，５１
４-4の１入力となり、もう一方の入力である後続の入力
データとのＡＮＤがとられる。

【００３２】次いで、これらＡＮＤゲート５１１-1，‥
‥，５１１-4，〜，５１４-1，‥‥，５１４-4の出力
は、それぞれに対応する４入力ＯＲゲート５１５-1，
〜，５１５-4の各入力となり、ＯＲ処理される。このス
イッチマトリクス５１での処理は、後述する如く、入力
データのビット配列を、ラッチデータにより並び替える
処理に他ならない。

【００３３】こうして、４ビットの入力データは、４×
４ビットのラッチデータによりそのビットの並びが変更
された後、ＥＸＯＲ回路５３に転送される。このＥＸＯ
Ｒ回路５３では、上記第１の実施例と同様に、その入力
データの圧縮処理を行う。

【００３４】以上の処理にあたって、ＯＲゲート５１５
-1，〜，５１５-4の４入力のうち、多くとも１つの入力
信号のみが“Ｈigh ”でなければならない。この条件を
満たさない場合、ＯＲゲート５１５-1，〜，５１５-4に
対する入力データが衝突を起こしてしまい、正しいスイ
ッチングを行うことができなくなってしまう。なお、図
６は、４×４ビットのスイッチマトリクスの構成例を示
したものであるが、ｎ×ｎビットのスイッチマトリクス
の構成も可能であり、この場合には、ｎ×ｎ個の２入力
ＡＮＤ素子と、ｎ個のｎ入力ＯＲ素子が必要となること
は言うまでもない。

【００３５】このように、本発明の第２の実施例は、隣
接するビット同士で最適な排他的論理和演算を行わせる
ために、つまり極力多くの排他的論理和結果“０”を生
じせしめるべく、その排他的論理和演算の前処理とし
て、入力データのビット配列を入れ換える処理を行うも
のである。このビット配列の入れ替えは、上述の如く、
スイッチマトリクス５１において、入力データに適当な
パラメータ（ラッチ回路５２におけるラッチデータ）を
作用させることで行われる。

【００３６】最適な排他的論理和演算を行わせるための
情報（上記ラッチデータ）を作成するには様々な方法が
考えられる。例えば、入力データの値に対する出現頻度
のヒストグラムを作成し、最も出現頻度の多いデータ値
を求め、そのデータ値に対する上記入れ替え処理の結果
として、隣接するビット間に“０”若しくは“１”のデ
ータの連続区間が最も効率良く出現し得るスイッチマト
リクス５１の値を得る方法がある。

【００３７】この場合におけるスイッチマトリクスデー
タ獲得処理の一例を、図７に示すフローチャートを参照
して説明する。まず、２ⁿの配列を取り（ステップ７０
１）、配列の値を０にクリアしておく（ステップ７０
２）。この配列は、入力データのヒストグラムを得るた
めの出現頻度を格納しておくための一時記憶領域であ
る。次に、入力データ列から入力データを１つ得て、そ
の入力データの値に該当する配列の値をプラス１する
（ステップ７０３）。

【００３８】次に、入力データの終わりかどうかを判定
し（ステップ７０４）、判定結果がＮＯの場合には、上
記同様の処理を入力データ列の終わりまで実施する。そ
して、入力データが終了すると（ステップ７０４Ｙｅ
ｓ）、全ての配列をスキャンし、配列の数の最も大きい
ものを探し出し（ステップ７０５）、この配列対する最
も有効なスイッチマトリクスの値を生成し、圧縮回路５
４へと供給する。このステップ７０６に処理において
は、スイッチマトリクスの値を、例えば“１”のビット
値と“０”のビット値ができるだけ隣合わせになるよう
に、その値を決めるようにする。

【００３９】下記に掲載する表１は、上記処理により得
られたスイッチマトリクスの値の一例を示したものであ
る。

【００４０】この例では、ｎが４ビットの場合について表記してい
る。例えば、最も出現頻度の多かった値を０１０１（＝
５：１０進数）とすると、スイッチマトリクス５１で入
力データのビット列を００１１に変更するためには、ス
イッチマトリクスの値としては、１０００、００１０、
０１００、０００１の４×４ビットを使うのが有効であ
る。この４×４ビットの情報を、データ圧縮装置５０に
入力する入力データ列の先頭に入れる。以後、その情報
をラッチ回路５２にラッチし、後続の入力データが入力
してくる毎に、そのラッチデータをスイッチマトリクス
５１に与えながら当該各入力データのデータ配列の並べ
替えを行う。

【００４１】上述した４×４ビットのスイッチマトリク
スの値（１０００、００１０、０１００、０００１）を
適用した場合には、４ビットの入力データの並びをｎ3
，ｎ2 ，ｎ1 ，ｎ0 とすると、当該スイッチマトリク
スの値によって、４ビットの入力データは、ｎ3 ，ｎ1
，ｎ2 ，ｎ0 の並びに置き換えられる。

【００４２】このスイッチマトリクスの値は、入力デー
タの先頭に入力された後は、処理終了時までラッチ回路
５２に保持されることから、全ての入力データが、前記
の如くに並び変えられてしまい、ＥＸＯＲ回路５３の演
算により“０”にならない入力データも発生する。しか
しながら、上述した如く、このスイッチマトリクスの値
は、最も出現頻度の多いデータに有効に作用すべく選出
された値であることから、全ての入力データ列で考えた
場合には、結果として、ＥＸＯＲ回路５３の演算によっ
て“０”の演算結果が出てくる回数を多くすることがで
きる。

【００４３】このように、スイッチマトリクス５１とＥ
ＸＯＲ回路５３とを組み合わせ、スイッチマトリクス５
１で、ある入力データのビット配列の置換を行った後、
ＥＸＯＲ回路５３によりその排他的論理和演算を行うこ
とによって、ビット列が例えば１ビット毎に異なるよう
な、本来は隣接ビット同士の排他的論理和演算だけでは
対処し得ない多値データ〔図１（ｃ）参照〕を対象とし
た場合であっても、その多値データのビットの深さに対
する冗長性を取り除くことが可能となる。

【００４４】これにより、例えば、予めＣＰＵなどの処
理によって画像の主色を判別しておき、この主色に相当
するデータを入力データの先頭に挿入し、これを上記入
れ替え用のラッチデータとして用いるといった運用もで
き、この場合には、ＥＸＯＲ回路５３に最適な排他的論
理和演算を行わせることにより、更に良好な圧縮を実現
できるようになる。

【００４５】ビットの深さの方向で排他的論理和演算を
行う本発明では、特に、ＰＤＬ（ページ記述言語）など
で記述されたコンピュータグラフィックスのような、色
が単調な画像に適用してその圧縮率向上に極めて有用で
ある。周知のように、コンピュータグラフィックス等の
色が単調な画像は、イメージスキャナで読み取った画像
とは異なって、ノイズ成分を含んでおらず、画像データ
が安定している。従って、このような安定した画像デー
タで、しかもコンピュータグラフィックスのような人間
が疑似的に作った画像の場合、１ドット単位で色が変わ
ることは少なく、大抵の場合、画像の色付けが大ざっぱ
になっている。

【００４６】このような画像をビットプレーン分解（各
色の各ビット単位で分解すること）した場合、各ビット
プレーンの画像は、オール“１”の画像と、オール
“０”の画像の２種類に分かれる。これらのビットプレ
ーンの画像を、オール“１”の画像同士とオール“０”
の画像同士で排他的論理和演算することにより、演算値
を“０”とすることができる。

【００４７】

【発明の効果】以上説明したように、第１の発明によれ
ば、ｎビットで表現される各画素データの隣接するビッ
トプレーン同士で排他的論理和演算を行い、更に、該演
算結果データのビット間でデータ圧縮を行うことによ
り、画像データをそのビットの深さ方向に圧縮するよう
にしたため、前ドットの多値データを保持しておくため
のラッチ回路や前ライン分のドットの多値データを保持
しておくメモリを不要にして回路構成を簡素化でき、か
つ主走査または副走査方向に相関がない画像データにつ
いても圧縮率の向上が見込める。また、第２の発明によ
れば、上記第１の発明における各画素データの隣接する
ビットプレーン同士の排他的論理和演算の前に、所定パ
ラメータを用いて、上記画素データのビット配列を入れ
替える処理を付加したため、上記パラメータの選定次第
で排他的論理和演算後の各ビットのデータ配列におい
て、同一のデータ値の連続する区間がより多くなるよう
なコントロールがある程度可能となり、予め主色を判別
して上記パラメータを決定する等の運用により、更に効
率的な圧縮が可能となる。

【００４８】また、この出願の第２の発明によれば、各
画素データの隣接するビットプレーン同士の排他的論理
和演算の前に、所定パラメータを用いて、上記画素デー
タのビット配列を入れ替える処理を付加したため、上記
パラメータの選定次第でより適切な排他的論理和演算結
果が得られるようになり、予め主色を判別して上記パラ
メータを決定する等の運用により、更に効率的な圧縮が
可能となる。

【図面の簡単な説明】

【図１】本発明に係るデータ圧縮方式の圧縮原理を示す
概念図。

【図２】本発明の第１の実施例に係るデータ圧縮装置の
概略構成ブロック図。

【図３】第１の実施例に係るデータ圧縮装置の排他的論
理和回路の概略構成図。

【図４】第１の実施例に係るデータ圧縮装置の圧縮回路
の概略構成図。

【図５】本発明の第２の実施例に係るデータ圧縮装置の
概略構成ブロック図。

【図６】第２の実施例に係るデータ圧縮装置のスイッチ
マトリクスの概略構成図。

【図７】第２の実施例に係るデータ圧縮装置で用いるス
イッチマトリクデータの獲得処理を示すフローチャー
ト。

【図８】従来のデータ圧縮装置の構成の一例を示すブロ
ック図。

【図９】従来のデータ圧縮装置の構成の別の例を示すブ
ロック図。

【符号の説明】

１０第１の実施例に係るデータ圧縮装置、１１排他
的論理和（ＥＸＯＲ）回路、１１１-1，〜，１１１-n
排他的論理和ゲート、１２圧縮回路、１３コントロー
ラ回路、１４外部装置、５０第２の実施例に係るデ
ータ圧縮装置、５１スイッチマトリクス、５１１-1，
〜，５１４-4 ２入力アンドゲート、５１５-1，〜，５
１５４入力ＯＲゲート、５２ラッチ回路、５３排
他的論理和（ＥＸＯＲ）回路、５４圧縮回路、５５
コントローラ回路、５６外部装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩渕直行埼玉県岩槻市府内３丁目７番１号富士ゼロックス株式会社岩槻事業所内 (56)参考文献特開平１−277060（ＪＰ，Ａ) 特開昭49−58705（ＪＰ，Ａ) 特開平４−268876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 9/00 H03M 7/46 H04N 1/41 H04N 7/24

Claims

(57)【特許請求の範囲】

【請求項１】２^ｎレベルに量子化された多値データの
隣合ったビットプレーン同士で排他的論理和の演算を行
う排他的論理和回路と、２^ｎレベルに量子化された多値データの最上位ビットま
たは最下位ビットのいずれか一方の１ビットと、前記排
他的論理和回路の出力データ（n-1）ビットとのｎビッ
トのデータを、２値の圧縮方式により該ビットの深さ方
向に圧縮する圧縮回路とを具備することを特徴とするデ
ータ圧縮装置。
【請求項２】ｎビット幅の入力バスから先頭データと
して入力されるｎ×ｎビットのビット配列置換用データ
をラッチするラッチ回路と、該ラッチ回路によるラッチデータの値に応じて、前記先
頭データに続いて前記入力バスより入力される２^ｎレベ
ルに量子化された多値データのビット配列を並び替える
スイッチマトリクスと、該スイッチマトリクスによりビット配列が並び替えられ
た前記多値データの隣合ったビットプレーン同士で排他
的論理和の演算を行う排他的論理和回路と、前記スイッチマトリクスによりビット配列が並び替えら
れた前記多値データの最上位ビットまたは最下位ビット
のいずれか一方の１ビットと、前記排他的論理和回路の
出力データ（n-1）ビットとのｎビットのデータを、２
値の圧縮方式により該ビットの深さ方向に圧縮する圧縮
回路とを具備することを特徴とするデータ圧縮装置。