JP3082745B2 - 変換アダプタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、変換アダプタに関
し、特に電話交換機で用いる１加入者回路／１カード
（１ＬＣ）の加入者回路の入出力信号のフォーマット
を、８加入者回路／１カード（８ＬＣ）の加入者回路の
入出力信号のフォーマットに変換する変換アダプタに関
する。
し、特に電話交換機で用いる１加入者回路／１カード
（１ＬＣ）の加入者回路の入出力信号のフォーマット
を、８加入者回路／１カード（８ＬＣ）の加入者回路の
入出力信号のフォーマットに変換する変換アダプタに関
する。
【０００２】
【従来の技術】電話交換機で使用されるいわゆるＢＯＲ
ＳＨＣＴ機能（Ｂａｔｔｅｒｙ Ｆｅｅｄ：加入者線へ
の電力供給、Ｏｖｅｒ Ｖｏｌｔａｇｅ：過電圧防止、
Ｒｉｎｇｉｎｇ：呼出（リンギング）音送出、Ｓｕｐｅ
ｒｖｉｚｅｒ：加入者監視、ＣＯＤＥＣ：ＡＤ（Ｃｏｄ
ｅｒ）、ＤＡ（Ｄｅｃｏｄｅｒ）変換、Ｈｙｂｒｉｄ：
２線／４線変換、Ｔｅｓｔ：加入者線／ネットワーク試
験）を有する加入者回路は、従来、図１０に示すよう
に、８加入者回路／１カード（以下、８ＬＣと称す）３
１の単位で作られていた。
ＳＨＣＴ機能（Ｂａｔｔｅｒｙ Ｆｅｅｄ：加入者線へ
の電力供給、Ｏｖｅｒ Ｖｏｌｔａｇｅ：過電圧防止、
Ｒｉｎｇｉｎｇ：呼出（リンギング）音送出、Ｓｕｐｅ
ｒｖｉｚｅｒ：加入者監視、ＣＯＤＥＣ：ＡＤ（Ｃｏｄ
ｅｒ）、ＤＡ（Ｄｅｃｏｄｅｒ）変換、Ｈｙｂｒｉｄ：
２線／４線変換、Ｔｅｓｔ：加入者線／ネットワーク試
験）を有する加入者回路は、従来、図１０に示すよう
に、８加入者回路／１カード（以下、８ＬＣと称す）３
１の単位で作られていた。
【０００３】即ち、加入者回線側は、電話機につながる
２線（Ｔｉｐ／Ｒｉｎｇ）が８回線、交換機内のタイム
スイッチにつながる側は、デジタル信号である音声デー
タが、ＰＣＭにより８回線多重化されて伝送される上り
／下りの２Ｍ（メガ）ハイウェイが各１本と、加入者回
路内のリレー・利得等の制御を行うための制御データが
伝送されるデータ線が１本の各信号線により構成されて
いた。
２線（Ｔｉｐ／Ｒｉｎｇ）が８回線、交換機内のタイム
スイッチにつながる側は、デジタル信号である音声デー
タが、ＰＣＭにより８回線多重化されて伝送される上り
／下りの２Ｍ（メガ）ハイウェイが各１本と、加入者回
路内のリレー・利得等の制御を行うための制御データが
伝送されるデータ線が１本の各信号線により構成されて
いた。
【０００４】近年、加入者回路は、保守性向上のため、
図１１に示すように、１加入者回路／１カード（以下、
１ＬＣと称す）７が多数搭載されるドロア(Drawer)４１
と呼ばれる構造となり、１ＬＣ７の単位で作られるよう
になった。これにより、加入者回線側が電話機につなが
る２線、交換機内のタイムスイッチにつながる側が、Ｐ
ＣＭ及び制御線が２Ｍハイウェイ上のタイムスロットに
割り当てられた上り／下りの各１本の信号線となる構成
となった。
図１１に示すように、１加入者回路／１カード（以下、
１ＬＣと称す）７が多数搭載されるドロア(Drawer)４１
と呼ばれる構造となり、１ＬＣ７の単位で作られるよう
になった。これにより、加入者回線側が電話機につなが
る２線、交換機内のタイムスイッチにつながる側が、Ｐ
ＣＭ及び制御線が２Ｍハイウェイ上のタイムスロットに
割り当てられた上り／下りの各１本の信号線となる構成
となった。
【０００５】
【発明が解決しようとする課題】ところが、加入者回路
を試験する装置（試験機）は、８ＬＣのインタフェース
仕様で専用化されたものであった。このため、１ＬＣを
試験するためには、全く新規の試験機を用意するか、又
は既存の試験機の大幅な改造を必要とし、コストがかか
る課題があった。
を試験する装置（試験機）は、８ＬＣのインタフェース
仕様で専用化されたものであった。このため、１ＬＣを
試験するためには、全く新規の試験機を用意するか、又
は既存の試験機の大幅な改造を必要とし、コストがかか
る課題があった。
【０００６】そこで、比較的少量生産を行う基地（工
場）で、設備投資コストを抑えるためには、既存設備
（試験機）を用いて生産する必要がある。
場）で、設備投資コストを抑えるためには、既存設備
（試験機）を用いて生産する必要がある。
【０００７】本発明はこのような状況に鑑みてなされた
ものであり、１ＬＣの入出力信号のフォーマットを従来
の加入者回路である８ＬＣの入出力信号のフォーマット
に変換するアダプタを用いることにより、従来の試験機
を用い、従来の試験方法で、１ＬＣの試験を行うことが
できるようにするものである。
ものであり、１ＬＣの入出力信号のフォーマットを従来
の加入者回路である８ＬＣの入出力信号のフォーマット
に変換するアダプタを用いることにより、従来の試験機
を用い、従来の試験方法で、１ＬＣの試験を行うことが
できるようにするものである。
【０００８】
【課題を解決するための手段】請求項１に記載の変換ア
ダプタは、１カードにつき１加入者回路を有する第１の
回路の入出力信号のフォーマットを、１カードにつきＮ
加入者回路を有する第２の回路の入出力信号のフォーマ
ットに変換する変換アダプタであって、第１の回路を、
Ｎ個取り付け可能な取り付け手段と、Ｎ個の第１の回路
の出力信号のフォーマットを、第２の回路の出力信号の
フォーマットに変換する第１の変換手段と、第２の回路
の入力信号のフォーマットを、第１の回路の入力信号の
フォーマットに変換する第２の変換手段とを備えること
を特徴とする。請求項２に記載の変換アダプタは、１カ
ードにつき１加入者回路を有する第１の回路の入出力信
号のフォーマットを、１カードにつき８加入者回路を有
する第２の回路の入出力信号のフォーマットに変換する
変換アダプタであって、第１の回路を、８個取り付け可
能な取り付け手段と、８個の第１の回路の出力信号のフ
ォーマットを、第２の回路の出力信号のフォーマットに
変換する第１の変換手段と、第２の回路の入力信号のフ
ォーマットを、第１の回路の入力信号のフォーマットに
変換する第２の変換手段とを備えることを特徴とする。
また、第１の回路の出力信号のフォーマットは、音声デ
ータと制御データとが時分割多重されて構成されるよう
にすることができる。また、第１の回路の入力信号のフ
ォーマットは、音声データと制御データとが時分割多重
されて構成されるようにすることができる。また、第２
の回路の出力信号のフォーマットは、音声データとステ
ータス情報とが時分割多重されて構成されるようにする
ことができる。また、第２の回路の入力信号は、別個の
入力端子から入力される音声信号と制御信号とから構成
され、音声信号のフォーマットは、８チャンネルの音声
データが時分割多重されて構成され、制御信号のフォー
マットは、８チャンネルの制御データが時分割されて構
成されるようにすることができる。本発明に係る変換ア
ダプタにおいては、取り付け手段が、第１の回路を、Ｎ
個取り付け、第１の変換手段が、Ｎ個の第１の回路の出
力信号のフォーマットを、第２の回路の出力信号のフォ
ーマットに変換し、第２の変換手段は、第２の回路の入
力信号のフォーマットを、第１の回路の入力信号のフォ
ーマットに変換する。
ダプタは、１カードにつき１加入者回路を有する第１の
回路の入出力信号のフォーマットを、１カードにつきＮ
加入者回路を有する第２の回路の入出力信号のフォーマ
ットに変換する変換アダプタであって、第１の回路を、
Ｎ個取り付け可能な取り付け手段と、Ｎ個の第１の回路
の出力信号のフォーマットを、第２の回路の出力信号の
フォーマットに変換する第１の変換手段と、第２の回路
の入力信号のフォーマットを、第１の回路の入力信号の
フォーマットに変換する第２の変換手段とを備えること
を特徴とする。請求項２に記載の変換アダプタは、１カ
ードにつき１加入者回路を有する第１の回路の入出力信
号のフォーマットを、１カードにつき８加入者回路を有
する第２の回路の入出力信号のフォーマットに変換する
変換アダプタであって、第１の回路を、８個取り付け可
能な取り付け手段と、８個の第１の回路の出力信号のフ
ォーマットを、第２の回路の出力信号のフォーマットに
変換する第１の変換手段と、第２の回路の入力信号のフ
ォーマットを、第１の回路の入力信号のフォーマットに
変換する第２の変換手段とを備えることを特徴とする。
また、第１の回路の出力信号のフォーマットは、音声デ
ータと制御データとが時分割多重されて構成されるよう
にすることができる。また、第１の回路の入力信号のフ
ォーマットは、音声データと制御データとが時分割多重
されて構成されるようにすることができる。また、第２
の回路の出力信号のフォーマットは、音声データとステ
ータス情報とが時分割多重されて構成されるようにする
ことができる。また、第２の回路の入力信号は、別個の
入力端子から入力される音声信号と制御信号とから構成
され、音声信号のフォーマットは、８チャンネルの音声
データが時分割多重されて構成され、制御信号のフォー
マットは、８チャンネルの制御データが時分割されて構
成されるようにすることができる。本発明に係る変換ア
ダプタにおいては、取り付け手段が、第１の回路を、Ｎ
個取り付け、第１の変換手段が、Ｎ個の第１の回路の出
力信号のフォーマットを、第２の回路の出力信号のフォ
ーマットに変換し、第２の変換手段は、第２の回路の入
力信号のフォーマットを、第１の回路の入力信号のフォ
ーマットに変換する。
【０００９】
【発明の実施の形態】図１は、本発明の変換アダプタの
一実施の形態の構成例を示す外観図である。同図に示す
ように、１加入者回路／１カード（以下１ＬＣという）
の加入者回路７を８枚搭載し、図２に示す回路を組み込
み、見かけ上８加入者回路／１カード（以下８ＬＣとい
う）に変換するアダプタである。
一実施の形態の構成例を示す外観図である。同図に示す
ように、１加入者回路／１カード（以下１ＬＣという）
の加入者回路７を８枚搭載し、図２に示す回路を組み込
み、見かけ上８加入者回路／１カード（以下８ＬＣとい
う）に変換するアダプタである。
【００１０】図１に示すように、変換アダプタは、ｍａ
ｉｎ ｂｏａｒｄ３上に、取り外し可能なｓｕｂ ｂｏａ
ｒｄ２が図示せぬ取り付けコネコタにより接続された構
成となっている。このｓｕｂ ｂｏａｒｄ２上には、Ｃ
ＯＮＮＥＣＴＯＲ ＢＬＯＣＫ６が設けられており、同
図に示すような配置で、１ＬＣ７を取り付けるためのＣ
ＯＮＮＥＣＴＯＲ ｆｏｒ １ＬＣ１が８個だけ搭載され
ている。そして、１ＬＣ７は、これらのＣＯＮＮＥＣＴ
ＯＲ ｆｏｒ １ＬＣ１に挿入し、取り付けることがで
きる構造となっている。
ｉｎ ｂｏａｒｄ３上に、取り外し可能なｓｕｂ ｂｏａ
ｒｄ２が図示せぬ取り付けコネコタにより接続された構
成となっている。このｓｕｂ ｂｏａｒｄ２上には、Ｃ
ＯＮＮＥＣＴＯＲ ＢＬＯＣＫ６が設けられており、同
図に示すような配置で、１ＬＣ７を取り付けるためのＣ
ＯＮＮＥＣＴＯＲ ｆｏｒ １ＬＣ１が８個だけ搭載され
ている。そして、１ＬＣ７は、これらのＣＯＮＮＥＣＴ
ＯＲ ｆｏｒ １ＬＣ１に挿入し、取り付けることがで
きる構造となっている。
【００１１】ｍａｉｎ ｂｏａｒｄ３上には、２Ｍ（メ
ガ）ハイウェイのタイミング・タイムスロット・データ
フォーマットを、１ＬＣ及び８ＬＣのデータフォーマッ
トに変換するＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４と、８
ＬＣと１ＬＣ間のオーダを変換するＯＲＤＥＲ ＲＯＭ
５が実装され、８ＬＣの端子収容にプリント配線されて
いる。
ガ）ハイウェイのタイミング・タイムスロット・データ
フォーマットを、１ＬＣ及び８ＬＣのデータフォーマッ
トに変換するＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４と、８
ＬＣと１ＬＣ間のオーダを変換するＯＲＤＥＲ ＲＯＭ
５が実装され、８ＬＣの端子収容にプリント配線されて
いる。
【００１２】例えば、「Ｌｉｎｅ Ｔｅｓｔ Ｒｅｌａ
ｙ」を駆動させるとき、８ＬＣ側では「４６ｈ、８２
ｈ」の２バイトオーダであるが、１ＬＣ側では「２０
ｈ」の１バイトオーダとなる。また、ＯＲＤＥＲ ＲＯ
Ｍ５は、その他のＬＣの機能を設定する全てのオーダに
対しての変換テーブルを持っている。
ｙ」を駆動させるとき、８ＬＣ側では「４６ｈ、８２
ｈ」の２バイトオーダであるが、１ＬＣ側では「２０
ｈ」の１バイトオーダとなる。また、ＯＲＤＥＲ ＲＯ
Ｍ５は、その他のＬＣの機能を設定する全てのオーダに
対しての変換テーブルを持っている。
【００１３】次に、図２に示した変換アダプタの機能ブ
ロック図を参照して、その動作について説明する。同図
に示すように、８枚の１ＬＣ７（以下では１ＬＣ＃０乃
至１ＬＣ＃７と記載する）の２線（Ｔｉｐ／Ｒｉｎｇ）
側は、各々加入者回線側（図２のＬＩＮＥ側）の信号線
Ｔ０／Ｒ０乃至Ｔ７／Ｒ７に配線割当てされている。２
Ｍハイウェイ側（信号線ＬＧ（加入者グループ(Line Gr
oup)）ＵＰ、ＬＧＤＯＷＮのある側）は、ＩＮＴＥＲＰ
ＲＩＴＥＲ ＬＳＩ４に入り、２Ｍハイウェイのタイミ
ング・タイムスロット・データフォーマットが８ＬＣの
データフォーマットに変換され、８ＬＣのインタフェー
ス８となる。
ロック図を参照して、その動作について説明する。同図
に示すように、８枚の１ＬＣ７（以下では１ＬＣ＃０乃
至１ＬＣ＃７と記載する）の２線（Ｔｉｐ／Ｒｉｎｇ）
側は、各々加入者回線側（図２のＬＩＮＥ側）の信号線
Ｔ０／Ｒ０乃至Ｔ７／Ｒ７に配線割当てされている。２
Ｍハイウェイ側（信号線ＬＧ（加入者グループ(Line Gr
oup)）ＵＰ、ＬＧＤＯＷＮのある側）は、ＩＮＴＥＲＰ
ＲＩＴＥＲ ＬＳＩ４に入り、２Ｍハイウェイのタイミ
ング・タイムスロット・データフォーマットが８ＬＣの
データフォーマットに変換され、８ＬＣのインタフェー
ス８となる。
【００１４】ここで、ライン側の端子ＴＳＴ０乃至３
は、加入者線／ネットワーク試験を行うときの引き込み
用端子であり、端子ＣＲ０／Ｇは、リンギング信号接続
端子／グランドである。また、ＰＣＭハイウェイ側の端
子ＰＳＹは、２Ｍハイウェイのフレーム同期信号用端
子、端子ＳＣＬＫは、ＰＣＭ多重用ゲートクロック用端
子、端子ＭＣＬＫは、２Ｍクロック用端子である。
は、加入者線／ネットワーク試験を行うときの引き込み
用端子であり、端子ＣＲ０／Ｇは、リンギング信号接続
端子／グランドである。また、ＰＣＭハイウェイ側の端
子ＰＳＹは、２Ｍハイウェイのフレーム同期信号用端
子、端子ＳＣＬＫは、ＰＣＭ多重用ゲートクロック用端
子、端子ＭＣＬＫは、２Ｍクロック用端子である。
【００１５】次に、回線＃０における音声信号の流れに
ついて説明する。なお、回線＃１乃至回線＃７における
音声信号の流れは回線＃０の場合と同様であるので、そ
の説明は省略する。信号線Ｔ０／Ｒ０から入力されたア
ナログ信号は、１ＬＣ＃０によりデジタル信号に変換さ
れ、信号線ＬＧＵＰにＰＣＭ信号として出力される。
ついて説明する。なお、回線＃１乃至回線＃７における
音声信号の流れは回線＃０の場合と同様であるので、そ
の説明は省略する。信号線Ｔ０／Ｒ０から入力されたア
ナログ信号は、１ＬＣ＃０によりデジタル信号に変換さ
れ、信号線ＬＧＵＰにＰＣＭ信号として出力される。
【００１６】図３は、ＬＧＵＰより出力される信号のフ
ォーマットを表わしている。即ち、音声データと制御デ
ータが、以下に示す各タイムスロット（ｔｓ）に割り当
てられる。各タイムスロットは、ｔｓ０＝Ｂ１ｃｈ（チ
ャンネル）、ｔｓ１＝Ｂ２ｃｈ、ｔｓ２＝Ｃ２ｃｈ、ｔ
ｓ３＝Ｄ、Ｃ１、Ｃ３ｃｈと呼ばれるｃｈに割り当てら
れ、Ｂ１ｃｈに音声データが、Ｃ２ｃｈにステータス情
報が載せられる。
ォーマットを表わしている。即ち、音声データと制御デ
ータが、以下に示す各タイムスロット（ｔｓ）に割り当
てられる。各タイムスロットは、ｔｓ０＝Ｂ１ｃｈ（チ
ャンネル）、ｔｓ１＝Ｂ２ｃｈ、ｔｓ２＝Ｃ２ｃｈ、ｔ
ｓ３＝Ｄ、Ｃ１、Ｃ３ｃｈと呼ばれるｃｈに割り当てら
れ、Ｂ１ｃｈに音声データが、Ｃ２ｃｈにステータス情
報が載せられる。
【００１７】このＰＣＭ信号は、ＩＮＴＥＲＰＲＩＴＥ
Ｒ ＬＳＩ４に入力され、２Ｍハイウェイのタイミング
・タイムスロット・データフォーマットが８ＬＣのデー
タフォーマットに変換され、８ＬＣとしての信号線ＰＣ
ＭＯＵＴ上のチャンネル＃０のタイムスロット上にデジ
タル信号として出力される。図４は、信号線ＰＣＭＯＵ
Ｔより出力される信号のフォーマットを表わしている。
このように、音声データとステータス情報が同一の信号
線ＰＣＭＯＵＴに、タイムスロットが分けられて多重さ
れた状態で出力される。即ち、タイムスロット（ｔｓ）
０乃至ｔｓ７にチャンネル（ｃｈ）０乃至ｃｈ７の音声
データが、また、ｔｓ１５乃至ｔｓ２２にｃｈ０乃至ｃ
ｈ７のステータス情報が載せられる。
Ｒ ＬＳＩ４に入力され、２Ｍハイウェイのタイミング
・タイムスロット・データフォーマットが８ＬＣのデー
タフォーマットに変換され、８ＬＣとしての信号線ＰＣ
ＭＯＵＴ上のチャンネル＃０のタイムスロット上にデジ
タル信号として出力される。図４は、信号線ＰＣＭＯＵ
Ｔより出力される信号のフォーマットを表わしている。
このように、音声データとステータス情報が同一の信号
線ＰＣＭＯＵＴに、タイムスロットが分けられて多重さ
れた状態で出力される。即ち、タイムスロット（ｔｓ）
０乃至ｔｓ７にチャンネル（ｃｈ）０乃至ｃｈ７の音声
データが、また、ｔｓ１５乃至ｔｓ２２にｃｈ０乃至ｃ
ｈ７のステータス情報が載せられる。
【００１８】一方、デジタル信号は、信号線ＰＣＭＩＮ
から８ＬＣとしての２Ｍハイウェイのタイミング・タイ
ムスロット・データフォーマットで指定されたチャンネ
ル＃０のタイムスロット上に入力され、ＩＮＴＥＲＰＲ
ＩＴＥＲ ＬＳＩ４で変換された後、１ＬＣ＃０の信号
線ＬＧＤＯＷＮに入力され、１ＬＣ＃０の信号線Ｔ０／
Ｒ０を介してアナログ信号として出力される。
から８ＬＣとしての２Ｍハイウェイのタイミング・タイ
ムスロット・データフォーマットで指定されたチャンネ
ル＃０のタイムスロット上に入力され、ＩＮＴＥＲＰＲ
ＩＴＥＲ ＬＳＩ４で変換された後、１ＬＣ＃０の信号
線ＬＧＤＯＷＮに入力され、１ＬＣ＃０の信号線Ｔ０／
Ｒ０を介してアナログ信号として出力される。
【００１９】図５は、信号線ＰＣＭＩＮより入力される
信号のフォーマットを表わしている。このように、ＤＯ
ＷＮ側では、音声信号が載る信号線ＰＣＭＩＮと、制御
信号が載る信号線ＤＡＴＡＩＮ（図７）とが別々の信号
線によって構成されている。そして、タイムスロット
（ｔｓ）０乃至ｔｓ７にチャンネル（ｃｈ）０乃至ｃｈ
７の音声データが載せられる。
信号のフォーマットを表わしている。このように、ＤＯ
ＷＮ側では、音声信号が載る信号線ＰＣＭＩＮと、制御
信号が載る信号線ＤＡＴＡＩＮ（図７）とが別々の信号
線によって構成されている。そして、タイムスロット
（ｔｓ）０乃至ｔｓ７にチャンネル（ｃｈ）０乃至ｃｈ
７の音声データが載せられる。
【００２０】図６は、１ＬＣ７の信号線ＬＧＤＯＷＮに
入力される信号のフォーマットを表わしている。このよ
うに、ＤＯＷＮ側は、信号線ＬＧＤＯＷＮに、音声デー
タと制御データが以下のタイムスロットに割り当てら
れ、入力される。即ち、各タイムスロットは、ｔｓ０＝
Ｂ１ｃｈ、ｔｓ１＝Ｂ２ｃｈ、ｔｓ２＝Ｃ２ｃｈ、ｔｓ
３＝Ｄ、Ｃ１、Ｃ３ｃｈと呼ばれるｃｈに割り当てら
れ、Ｂ１ｃｈに音声データが、Ｃ２ｃｈに制御データ
（オーダ）が載せられる。
入力される信号のフォーマットを表わしている。このよ
うに、ＤＯＷＮ側は、信号線ＬＧＤＯＷＮに、音声デー
タと制御データが以下のタイムスロットに割り当てら
れ、入力される。即ち、各タイムスロットは、ｔｓ０＝
Ｂ１ｃｈ、ｔｓ１＝Ｂ２ｃｈ、ｔｓ２＝Ｃ２ｃｈ、ｔｓ
３＝Ｄ、Ｃ１、Ｃ３ｃｈと呼ばれるｃｈに割り当てら
れ、Ｂ１ｃｈに音声データが、Ｃ２ｃｈに制御データ
（オーダ）が載せられる。
【００２１】次に、ＬＣのリレー・利得等の制御信号の
流れについて、回線＃０を例に取り説明する。制御信号
は、信号線ＤＡＴＡＩＮから８ＬＣとしての２Ｍハイウ
ェイのタイミング・タイムスロット・データフォーマッ
トで指定されたチャンネル＃０のタイムスロット上に入
力され、ＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４で１ＬＣの
データフォーマットに変換される。図７は、信号線ＤＡ
ＴＡＩＮより入力される信号のフォーマットを表わして
いる。このように、タイムスロット（ｔｓ）０乃至ｔｓ
７にチャンネル（ｃｈ）０乃至ｃｈ７の制御データが載
せられる。
流れについて、回線＃０を例に取り説明する。制御信号
は、信号線ＤＡＴＡＩＮから８ＬＣとしての２Ｍハイウ
ェイのタイミング・タイムスロット・データフォーマッ
トで指定されたチャンネル＃０のタイムスロット上に入
力され、ＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４で１ＬＣの
データフォーマットに変換される。図７は、信号線ＤＡ
ＴＡＩＮより入力される信号のフォーマットを表わして
いる。このように、タイムスロット（ｔｓ）０乃至ｔｓ
７にチャンネル（ｃｈ）０乃至ｃｈ７の制御データが載
せられる。
【００２２】このとき、８ＬＣでのオーダについては、
ＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４においてスルーで出
力すべきか、上述したオーダ変換を行ってから出力すべ
きかが判断される。その結果、変換すべきオーダである
場合、ＯＲＤＥＲ ＲＯＭ５を参照し、対応するオーダ
を読み取り、出力する。出力されたオーダは、１ＬＣ＃
０の信号線ＬＧＤＯＷＮに入力され、対応する制御がな
される。
ＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ４においてスルーで出
力すべきか、上述したオーダ変換を行ってから出力すべ
きかが判断される。その結果、変換すべきオーダである
場合、ＯＲＤＥＲ ＲＯＭ５を参照し、対応するオーダ
を読み取り、出力する。出力されたオーダは、１ＬＣ＃
０の信号線ＬＧＤＯＷＮに入力され、対応する制御がな
される。
【００２３】また、１ＬＣ＃０は、１ＬＣのステータス
情報を、信号線ＬＧＵＰのステータス情報に割り当てら
れたタイムスロットに乗せて報告する。即ち、このステ
ータス情報は、ＩＮＴＥＲＰＲＥＴＥＲ ＬＳＩ４に入
力され、２Ｍハイウェイのタイミング・タイムスロット
・データフォーマットが８ＬＣのデータフォーマットに
変換され、８ＬＣとしての信号線ＰＣＭＯＵＴ上のチャ
ンネル＃０のステータス情報に割り当てられたタイムス
ロット上に出力される。
情報を、信号線ＬＧＵＰのステータス情報に割り当てら
れたタイムスロットに乗せて報告する。即ち、このステ
ータス情報は、ＩＮＴＥＲＰＲＥＴＥＲ ＬＳＩ４に入
力され、２Ｍハイウェイのタイミング・タイムスロット
・データフォーマットが８ＬＣのデータフォーマットに
変換され、８ＬＣとしての信号線ＰＣＭＯＵＴ上のチャ
ンネル＃０のステータス情報に割り当てられたタイムス
ロット上に出力される。
【００２４】図８は、変換アダプタ１１を用いて、８Ｌ
Ｃ試験機を用いた試験を行う様子を示している。同図に
示すように、従来の８ＬＣ試験機１２を用い、従来より
試験していた８ＬＣ３１を挿入する場所と同一の場所
に、１ＬＣ７を搭載した変換アダプタ１１を挿入する。
変換アダプタ１１のインタフェースは、８ＬＣ３１のイ
ンタフェースと同一なので、このようにして、既存の試
験機１２を用いて１ＬＣ７の試験を行うことができる。
Ｃ試験機を用いた試験を行う様子を示している。同図に
示すように、従来の８ＬＣ試験機１２を用い、従来より
試験していた８ＬＣ３１を挿入する場所と同一の場所
に、１ＬＣ７を搭載した変換アダプタ１１を挿入する。
変換アダプタ１１のインタフェースは、８ＬＣ３１のイ
ンタフェースと同一なので、このようにして、既存の試
験機１２を用いて１ＬＣ７の試験を行うことができる。
【００２５】図９は、８ＬＣ３１、及び１ＬＣ７に対し
て、エージング試験を行う様子を示している。同図に示
すように、ＡＧＩＮＧ ｆｒａｍｅ２１に、変換アダプ
タ１１、又は８ＬＣ３１を挿入する。ＡＧＩＮＧ ｆｒ
ａｍｅ２１には、既存の試験機（ＡＧＩＮＧ ＴＥＳＴ
ＥＲ）２２が接続されており、変換アダプタ１１及び８
ＬＣのエージング試験を行うことが可能である。
て、エージング試験を行う様子を示している。同図に示
すように、ＡＧＩＮＧ ｆｒａｍｅ２１に、変換アダプ
タ１１、又は８ＬＣ３１を挿入する。ＡＧＩＮＧ ｆｒ
ａｍｅ２１には、既存の試験機（ＡＧＩＮＧ ＴＥＳＴ
ＥＲ）２２が接続されており、変換アダプタ１１及び８
ＬＣのエージング試験を行うことが可能である。
【００２６】以上のように、変換アダプタ１１を使用す
ることにより、既存の試験機を改造することなく、試験
を行うことができる。従って、新たな設備投資を行うこ
となく、新機種への対応が可能となる。これにより、開
発コストを削減することができる。
ることにより、既存の試験機を改造することなく、試験
を行うことができる。従って、新たな設備投資を行うこ
となく、新機種への対応が可能となる。これにより、開
発コストを削減することができる。
【００２７】なお、上記実施の形態においては、本発明
を電話交換機で使用される加入者回路に応用する場合に
ついて説明したが、入出力信号のフォーマットを変換す
る必要があるその他の機器にも適用することができる。
を電話交換機で使用される加入者回路に応用する場合に
ついて説明したが、入出力信号のフォーマットを変換す
る必要があるその他の機器にも適用することができる。
【００２８】
【発明の効果】以上の如く、本発明に係る変換アダプタ
によれば、取り付け手段が、第１の回路をＮ個取り付
け、第１の変換手段が、Ｎ個の第１の回路の出力信号の
フォーマットを、第２の回路の出力信号のフォーマット
に変換し、第２の変換手段が、第２の回路の入力信号の
フォーマットを、第１の回路の入力信号のフォーマット
に変換するようにしたので、Ｎ個の第１の回路の入出力
信号のフォーマットを、１個の第２の回路の入出力信号
のフォーマットに変換することができる。これにより、
第２の回路を試験するための試験機を用いて、第１の回
路の試験を行うことができ、製造コストを削減すること
ができる。従って、新たな設備投資を行うことなく、新
機種に対応することが可能となる。
によれば、取り付け手段が、第１の回路をＮ個取り付
け、第１の変換手段が、Ｎ個の第１の回路の出力信号の
フォーマットを、第２の回路の出力信号のフォーマット
に変換し、第２の変換手段が、第２の回路の入力信号の
フォーマットを、第１の回路の入力信号のフォーマット
に変換するようにしたので、Ｎ個の第１の回路の入出力
信号のフォーマットを、１個の第２の回路の入出力信号
のフォーマットに変換することができる。これにより、
第２の回路を試験するための試験機を用いて、第１の回
路の試験を行うことができ、製造コストを削減すること
ができる。従って、新たな設備投資を行うことなく、新
機種に対応することが可能となる。
【図１】本発明の変換アダプタの一実施の形態の構成例
を示す外観図である。
を示す外観図である。
【図２】図１の変換アダプタの機能ブロック図である。
【図３】信号線ＬＧＵＰからの出力信号のフォーマット
を示す図である。
を示す図である。
【図４】信号線ＰＣＭＯＵＴからの出力信号のフォーマ
ットを示す図である。
ットを示す図である。
【図５】信号線ＰＣＭＩＮからの入力信号のフォーマッ
トを示す図である。
トを示す図である。
【図６】信号線ＬＧＤＯＷＮからの入力信号のフォーマ
ットを示す図である。
ットを示す図である。
【図７】信号線ＤＡＴＡＩＮに入力される信号のフォー
マットを示す図である。
マットを示す図である。
【図８】８ＬＣ試験機に８ＬＣ３１または変換アダプタ
１１を挿入し、試験を行う方法を示す図である。
１１を挿入し、試験を行う方法を示す図である。
【図９】８ＬＣ３１、及び１ＬＣ７に対してエージング
試験を行う方法を示す図である。
試験を行う方法を示す図である。
【図１０】８ＬＣ３１の外観図である。
【図１１】ドロアの外観図である。
１ ＣＯＮＮＥＣＴＯＲ ｆｏｒ １ＬＣ ２ ｓｕｂ ｂｏａｒｄ ３ ｍａｉｎ ｂｏａｒｄ ４ ＩＮＴＥＲＰＲＩＴＥＲ ＬＳＩ ５ ＯＲＤＥＲ ＲＯＭ ６ ＣＯＮＮＥＣＴＯＲ ＢＬＯＣＫ ７ １ＬＣ ８ インタフェース １１ 変換アダプタ １２ ８ＬＣ試験機 ２１ ＡＧＩＮＧ ｆｒａｍｅ ２２ ＡＧＩＮＧ ＴＥＳＴＥＲ ３１ ８ＬＣ ４１ ドロア（Ｄｒａｗｅｒ）
Claims (6)
- 【請求項１】 １カードにつき１加入者回路を有する第
１の回路の入出力信号のフォーマットを、１カードにつ
Ｎ加入者回路を有する第２の回路の入出力信号のフォー
マットに変換する変換アダプタであって、 前記第１の回路を、Ｎ個取り付け可能な取り付け手段
と、 Ｎ個の前記第１の回路の出力信号のフォーマットを、前
記第２の回路の出力信号のフォーマットに変換する第１
の変換手段と、 前記第２の回路の入力信号のフォーマットを、前記第１
の回路の入力信号のフォーマットに変換する第２の変換
手段とを備えることを特徴とする変換アダプタ。 - 【請求項２】 １カードにつき１加入者回路を有する第
１の回路の入出力信号のフォーマットを、１カードにつ
き８加入者回路を有する第２の回路の入出力信号のフォ
ーマットに変換する変換アダプタであって、 前記第１の回路を、８個取り付け可能な取り付け手段
と、 ８個の前記第１の回路の出力信号のフォーマットを、前
記第２の回路の出力信号のフォーマットに変換する第１
の変換手段と、 前記第２の回路の入力信号のフォーマットを、前記第１
の回路の入力信号のフォーマットに変換する第２の変換
手段とを備えることを特徴とする変換アダプタ。 - 【請求項３】 前記第１の回路の出力信号のフォーマッ
トは、音声データと制御データとが時分割多重されて構
成されることを特徴とする請求項１に記載の変換アダプ
タ。 - 【請求項４】 前記第１の回路の入力信号のフォーマッ
トは、音声データと制御データとが時分割多重されて構
成されることを特徴とする請求項１に記載の変換アダプ
タ。 - 【請求項５】 前記第２の回路の出力信号のフォーマッ
トは、音声データとステータス情報とが時分割多重され
て構成されることを特徴とする請求項１に記載の変換ア
ダプタ。 - 【請求項６】 前記第２の回路の入力信号は、別個の入
力端子から入力される音声信号と制御信号とから構成さ
れ、 音声信号のフォーマットは、８チャンネルの音声データ
が時分割多重されて構成され、制御信号のフォーマット
は、８チャンネルの制御データが時分割されて構成され
ることを特徴とする請求項１に記載の変換アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129733A JP3082745B2 (ja) | 1998-04-24 | 1998-04-24 | 変換アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10129733A JP3082745B2 (ja) | 1998-04-24 | 1998-04-24 | 変換アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11313154A JPH11313154A (ja) | 1999-11-09 |
| JP3082745B2 true JP3082745B2 (ja) | 2000-08-28 |
Family
ID=15016867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10129733A Expired - Fee Related JP3082745B2 (ja) | 1998-04-24 | 1998-04-24 | 変換アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082745B2 (ja) |
-
1998
- 1998-04-24 JP JP10129733A patent/JP3082745B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11313154A (ja) | 1999-11-09 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |