JPH10126818A - 回線系回路インタフェース接続方法 - Google Patents
回線系回路インタフェース接続方法Info
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- JPH10126818A JPH10126818A JP8279783A JP27978396A JPH10126818A JP H10126818 A JPH10126818 A JP H10126818A JP 8279783 A JP8279783 A JP 8279783A JP 27978396 A JP27978396 A JP 27978396A JP H10126818 A JPH10126818 A JP H10126818A
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Abstract
(57)【要約】
【課題】 ＴＳＷとＦＨＷ，ＢＨＷを介して接続される
固定的に割り付けられた回線系回路インタフェースに新
規信号を追加する場合に、ＴＳＷを経由せず、また新規
の接続信号線を追加しないでも、回線系回路インタフェ
ース間の新規信号の送受信が可能な方法。 【解決手段】 ＴＳＷが従来の信号を受信できる範囲内
で従来の信号のビット周期を短縮し（図１の（ａ）のＣ
Ｈ１−ｂｉｔ１’では従来の６／８周期に短縮し）、新
規信号の送受信用ビットデータを従来周期より短周期と
して（図１の（ａ）のＳ1-1 ，Ｒ1-1 は従来の１／８周
期として）、これを従来信号の短縮により生じた余裕時
間（図１の（ａ）では２／８周期）に挿入する方法。
固定的に割り付けられた回線系回路インタフェースに新
規信号を追加する場合に、ＴＳＷを経由せず、また新規
の接続信号線を追加しないでも、回線系回路インタフェ
ース間の新規信号の送受信が可能な方法。 【解決手段】 ＴＳＷが従来の信号を受信できる範囲内
で従来の信号のビット周期を短縮し（図１の（ａ）のＣ
Ｈ１−ｂｉｔ１’では従来の６／８周期に短縮し）、新
規信号の送受信用ビットデータを従来周期より短周期と
して（図１の（ａ）のＳ1-1 ，Ｒ1-1 は従来の１／８周
期として）、これを従来信号の短縮により生じた余裕時
間（図１の（ａ）では２／８周期）に挿入する方法。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばデジタル交
換機等における回線系回路インタフェースに新規に信号
を追加する際の接続方法に関するものである。
換機等における回線系回路インタフェースに新規に信号
を追加する際の接続方法に関するものである。
【０００２】
【従来の技術】通常、デジタル交換機は、ライントラン
ク装置［加入者回路（一般の電話機を収容するインタフ
ェース回路で、以下Subscriber Line Circuit の略語の
ＳＬＩＣという）やトランク回路等を収容する装置］に
各種回線系回路を収容するポートを有し、そのポート単
位に複数の時分割多重化されたチャネルを固定的に割り
当て、その任意のチャネル間をスイッチングすること
で、回線交換を実現している。
ク装置［加入者回路（一般の電話機を収容するインタフ
ェース回路で、以下Subscriber Line Circuit の略語の
ＳＬＩＣという）やトランク回路等を収容する装置］に
各種回線系回路を収容するポートを有し、そのポート単
位に複数の時分割多重化されたチャネルを固定的に割り
当て、その任意のチャネル間をスイッチングすること
で、回線交換を実現している。
【０００３】従来、例えば図３に示すように上り信号路
ＦＨＷ、下り信号路ＢＨＷよりなる同一ハイウェイに時
分割多重化された最大３２ライン（３２チャネル）を
８，１６または３２チャネルまで制御できるポートを４
つ（仮に、ポート１〜４と呼ぶ：４ポート併せて最大３
２チャネルを制御する）割り当てられるライントランク
装置において、いまポート１の局線トランクにLine１〜
８があった場合、そのLine１〜８それぞれの音声信号に
加工（例えば、内線と公衆回線との通話における音声レ
ベル補正・エコー消去等）を行うアダプタ回路をポート
２に実装することを考える。そしてポート１のLine１は
ポート２のLine１に、ポート１のLine２はポート２のLi
ne２に、…ポート１のLine８はポート２のLine８と、そ
れぞれの対応関係を固定して各ライン間を接続する方法
によって、ポート１に実装された局線トランクとポート
２に実装されたアダプタ回路とを接続しよとする場合、
上記２つのポート間の各ラインの接続は時分割スイッチ
（以下Time Switch の略語のＴＳＷという）を経由した
接続を行うか、それ専用の別線を新たにもうけ、接続を
行う必要があった。
ＦＨＷ、下り信号路ＢＨＷよりなる同一ハイウェイに時
分割多重化された最大３２ライン（３２チャネル）を
８，１６または３２チャネルまで制御できるポートを４
つ（仮に、ポート１〜４と呼ぶ：４ポート併せて最大３
２チャネルを制御する）割り当てられるライントランク
装置において、いまポート１の局線トランクにLine１〜
８があった場合、そのLine１〜８それぞれの音声信号に
加工（例えば、内線と公衆回線との通話における音声レ
ベル補正・エコー消去等）を行うアダプタ回路をポート
２に実装することを考える。そしてポート１のLine１は
ポート２のLine１に、ポート１のLine２はポート２のLi
ne２に、…ポート１のLine８はポート２のLine８と、そ
れぞれの対応関係を固定して各ライン間を接続する方法
によって、ポート１に実装された局線トランクとポート
２に実装されたアダプタ回路とを接続しよとする場合、
上記２つのポート間の各ラインの接続は時分割スイッチ
（以下Time Switch の略語のＴＳＷという）を経由した
接続を行うか、それ専用の別線を新たにもうけ、接続を
行う必要があった。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回線系回路インタフェース接続方法では次のよ
うな課題があった。即ち、上述した従来の方法のうち、
ポート１の局線トランクとポート２のアダプタ回路をＴ
ＳＷ経由で接続する場合、まず、交換ソフト処理による
ＴＳＷ接続部の追加が必要になり、単純にハード機能の
みでは実現できないことと、さらに、わざわざ接続をＴ
ＳＷ経由にするため、ポート１の局線トランクが制御し
ているチャネル数と同じだけのチャネル数をアダプタ回
路との接続に要することになる。
た従来の回線系回路インタフェース接続方法では次のよ
うな課題があった。即ち、上述した従来の方法のうち、
ポート１の局線トランクとポート２のアダプタ回路をＴ
ＳＷ経由で接続する場合、まず、交換ソフト処理による
ＴＳＷ接続部の追加が必要になり、単純にハード機能の
みでは実現できないことと、さらに、わざわざ接続をＴ
ＳＷ経由にするため、ポート１の局線トランクが制御し
ているチャネル数と同じだけのチャネル数をアダプタ回
路との接続に要することになる。
【０００５】これにより、無駄なチャネル損が発生し、
折角、ポート１の局線トランクが３２チャネル制御可能
でも、そのハイウェイの最大チャネル数が３２チャネル
のため、ポート２のアダプタ回路との接続及び通話相手
も考えると、局線トランクは８チャネル程度までしか制
御できなくなる。仮に、局線トランクが８チャネルしか
制御できないものであっても、ポート２のアダプタ回路
がポート１との接続及び通話相手とで１６チャネル使用
してしまうため、本来、ポート３やポート４に実装でき
る他のトランク／加入者回路等が実装数の減少または、
実装不可となってしまう。
折角、ポート１の局線トランクが３２チャネル制御可能
でも、そのハイウェイの最大チャネル数が３２チャネル
のため、ポート２のアダプタ回路との接続及び通話相手
も考えると、局線トランクは８チャネル程度までしか制
御できなくなる。仮に、局線トランクが８チャネルしか
制御できないものであっても、ポート２のアダプタ回路
がポート１との接続及び通話相手とで１６チャネル使用
してしまうため、本来、ポート３やポート４に実装でき
る他のトランク／加入者回路等が実装数の減少または、
実装不可となってしまう。
【０００６】また、新たに別線をもうけて、接続する場
合、既設のライントランク装置に手を加える必要があ
る。つまり、ポート間を接続しているバックボードへの
布線追加（ただし、バックボードコネクタの空ピンがあ
る場合のみ可能）等が必要であり、また、局線トランク
とアダプタ回路に接続専用の別コネクタを用意し、ケー
ブル等にて接続する必要があった。
合、既設のライントランク装置に手を加える必要があ
る。つまり、ポート間を接続しているバックボードへの
布線追加（ただし、バックボードコネクタの空ピンがあ
る場合のみ可能）等が必要であり、また、局線トランク
とアダプタ回路に接続専用の別コネクタを用意し、ケー
ブル等にて接続する必要があった。
【０００７】
【課題を解決するための手段】本発明に係る回線系回路
インタフェース接続方法は、時分割スイッチと同一ハイ
ウェイを介して接続される固定的に割り付けられた回線
系回路インタフェースに新規信号を追加する場合に、前
記時分割スイッチが従来の信号を受信できる範囲内にお
いて従来の信号のビット周期を通常周期より短縮し、こ
の短縮により通常周期内に生じた余裕時間に新規信号の
送受信用ビットデータを挿入することにより、前記時分
割スイッチを介さず前記同一ハイウェイを用いて回線系
回路インタフェース間の新規信号の送受信を可能とする
ものである。その結果、時分割スイッチを経由する場合
に要する交換ソフト処理を追加する必要がなく、また新
たな接続信号線を追加することもなく、既存の信号線
（即ち回線系回路が自己のコントロールにより時分割ス
イッチに信号を乗せられる信号線）を用いて、回線系回
路間の新規信号の送受信が可能となる。
インタフェース接続方法は、時分割スイッチと同一ハイ
ウェイを介して接続される固定的に割り付けられた回線
系回路インタフェースに新規信号を追加する場合に、前
記時分割スイッチが従来の信号を受信できる範囲内にお
いて従来の信号のビット周期を通常周期より短縮し、こ
の短縮により通常周期内に生じた余裕時間に新規信号の
送受信用ビットデータを挿入することにより、前記時分
割スイッチを介さず前記同一ハイウェイを用いて回線系
回路インタフェース間の新規信号の送受信を可能とする
ものである。その結果、時分割スイッチを経由する場合
に要する交換ソフト処理を追加する必要がなく、また新
たな接続信号線を追加することもなく、既存の信号線
（即ち回線系回路が自己のコントロールにより時分割ス
イッチに信号を乗せられる信号線）を用いて、回線系回
路間の新規信号の送受信が可能となる。
【０００８】
【発明の実施の形態】図３は本発明の適用可能なＴＳＷ
と回線系回路インタフェースとの同一ハイウェイを介し
た接続を示す図である。図３においては、時分割スイッ
チ（ＴＳＷ）と、ポート１〜ポート４にそれぞれ固定的
に割り付けられたトランク・ＳＬＩＣ等の回路とが、同
一ハイウェイ（ここでトランク・ＳＬＩＣ等の回路から
ＴＳＷへのデータの上り信号路をＦＨＷといい、ＴＳＷ
からトランク・ＳＬＩＣ等の回路へのデータの下り信号
路をＢＨＷと呼ぶ）にて接続され音声等の交換を行うデ
ジタル交換機の一部を構成している。ＦＨＷとＢＨＷ
は、それぞれ時分割多重化された３２チャネル分の信号
路を有し、ポート１〜４のそれぞれに、８，１６または
３２チャネルのいずれかが制御が可能なトランク・ＳＬ
ＩＣ等の回路がどこにでも実装可能な構成になってい
る。
と回線系回路インタフェースとの同一ハイウェイを介し
た接続を示す図である。図３においては、時分割スイッ
チ（ＴＳＷ）と、ポート１〜ポート４にそれぞれ固定的
に割り付けられたトランク・ＳＬＩＣ等の回路とが、同
一ハイウェイ（ここでトランク・ＳＬＩＣ等の回路から
ＴＳＷへのデータの上り信号路をＦＨＷといい、ＴＳＷ
からトランク・ＳＬＩＣ等の回路へのデータの下り信号
路をＢＨＷと呼ぶ）にて接続され音声等の交換を行うデ
ジタル交換機の一部を構成している。ＦＨＷとＢＨＷ
は、それぞれ時分割多重化された３２チャネル分の信号
路を有し、ポート１〜４のそれぞれに、８，１６または
３２チャネルのいずれかが制御が可能なトランク・ＳＬ
ＩＣ等の回路がどこにでも実装可能な構成になってい
る。
【０００９】ここで、それぞれのトランク・ＳＬＩＣ等
の回路は、ＴＳＷからの各種タイミング情報を受信し、
ＦＨＷに対して、自己の制御するチャネルにデータを乗
せ込むと共に、自己の制御しないチャネルのタイミング
では、ＦＨＷに対してハイインピーダンス（オープンに
近い）状態として、他の回路がそのチャネルを使用でき
るようにする。また、ＢＨＷは、ＴＳＷ側が常に全チャ
ネルに対してデータを流しているため、トランク・ＳＬ
ＩＣ等の回路側はただ受信するのみとなる。
の回路は、ＴＳＷからの各種タイミング情報を受信し、
ＦＨＷに対して、自己の制御するチャネルにデータを乗
せ込むと共に、自己の制御しないチャネルのタイミング
では、ＦＨＷに対してハイインピーダンス（オープンに
近い）状態として、他の回路がそのチャネルを使用でき
るようにする。また、ＢＨＷは、ＴＳＷ側が常に全チャ
ネルに対してデータを流しているため、トランク・ＳＬ
ＩＣ等の回路側はただ受信するのみとなる。
【００１０】実施形態１ 図１は本発明の実施形態１に係るＦＨＷ，ＢＨＷの信号
構成及び接続を示す図である。図１の（ａ）に示される
ように、ＦＨＷに乗せる信号には、１フレーム内にチャ
ネル１（ＣＨ１と記す）からＣＨ３２までの３２チャネ
ル分が含まれており、各チャネル内にはｂｉｔ１〜ｂｉ
ｔ８の８ビットが含まれている。図３のポート１〜４
は、そのポートに実装したトランク・ＳＬＩＣ等の回路
が自己の制御するチャネルに対して、図１の（ａ）のＣ
Ｈ１−ｂｉｔ１〜ｂｉｔ８のようにデータをＦＨＷに乗
せ込んでいる。ＴＳＷは、このＦＨＷに乗せられたデー
タを所定のＴＳＷデータ取り込みポイント（図１の
（ａ）の矢印で示す１ビットデータ周期を２等分した真
中の時刻）に取り込んでいる。
構成及び接続を示す図である。図１の（ａ）に示される
ように、ＦＨＷに乗せる信号には、１フレーム内にチャ
ネル１（ＣＨ１と記す）からＣＨ３２までの３２チャネ
ル分が含まれており、各チャネル内にはｂｉｔ１〜ｂｉ
ｔ８の８ビットが含まれている。図３のポート１〜４
は、そのポートに実装したトランク・ＳＬＩＣ等の回路
が自己の制御するチャネルに対して、図１の（ａ）のＣ
Ｈ１−ｂｉｔ１〜ｂｉｔ８のようにデータをＦＨＷに乗
せ込んでいる。ＴＳＷは、このＦＨＷに乗せられたデー
タを所定のＴＳＷデータ取り込みポイント（図１の
（ａ）の矢印で示す１ビットデータ周期を２等分した真
中の時刻）に取り込んでいる。
【００１１】本実施形態１においては、前記のようにポ
ート１の局線トランクの各チャネルの音声信号に加工を
行うアダプタ回路（音声レベル補正・エコー消去回路
等）をポート２に実装し、ポート１の各チャネルとポー
ト２の各チャネルとの対応関係を固定してそれぞれ接続
を行うために、次の処理を行う。まずポート１の局線ト
ランクが制御するＦＨＷのチャネル分の全てのｂｉｔ
（例えば図１の（ａ）ＣＨ１−ｂｉｔ１）についての１
ビットデータ周期を従来の６／８周期に短縮し、次に新
規に追加したいアダプタ回路とのデータ送受信用ビット
Ｓm-n ，Ｒm-n （但しｍ＝１〜３２，ｎ＝１〜８で、ポ
ート１の局線トランク発信／ポート２のアダプタ着信ビ
ットをＳ、その逆をＲとした）については、その１ビッ
トデータ周期を従来の１／８周期として用意し、これを
前記従来データを６／８周期に短縮したことにより生じ
た２／８周期のタイミングに新規データを挿入する（図
１の（ａ）のＣＨ１−ｂｉｔ１’の後段にＳ1-1 ，Ｒ
1-1 が挿入されていることを参照）。また従来の信号Ｃ
Ｈ１−ｂｉｔ１’はポート側が発信でＴＳＷが着信とな
る。なお上記タイミング例において、ＣＨ１−ｂｉｔ
１’のデータの後段にＳ1-1，Ｒ1-1 ビットを挿入させ
たのは、ＴＳＷが従来のＣＨ１−ｂｉｔ１’のデータを
取込むタイミング領域を確保すると共に、それ以外のタ
イミングに新規のＳ1- 1 ，Ｒ1-1 ビットを挿入するため
である。
ート１の局線トランクの各チャネルの音声信号に加工を
行うアダプタ回路（音声レベル補正・エコー消去回路
等）をポート２に実装し、ポート１の各チャネルとポー
ト２の各チャネルとの対応関係を固定してそれぞれ接続
を行うために、次の処理を行う。まずポート１の局線ト
ランクが制御するＦＨＷのチャネル分の全てのｂｉｔ
（例えば図１の（ａ）ＣＨ１−ｂｉｔ１）についての１
ビットデータ周期を従来の６／８周期に短縮し、次に新
規に追加したいアダプタ回路とのデータ送受信用ビット
Ｓm-n ，Ｒm-n （但しｍ＝１〜３２，ｎ＝１〜８で、ポ
ート１の局線トランク発信／ポート２のアダプタ着信ビ
ットをＳ、その逆をＲとした）については、その１ビッ
トデータ周期を従来の１／８周期として用意し、これを
前記従来データを６／８周期に短縮したことにより生じ
た２／８周期のタイミングに新規データを挿入する（図
１の（ａ）のＣＨ１−ｂｉｔ１’の後段にＳ1-1 ，Ｒ
1-1 が挿入されていることを参照）。また従来の信号Ｃ
Ｈ１−ｂｉｔ１’はポート側が発信でＴＳＷが着信とな
る。なお上記タイミング例において、ＣＨ１−ｂｉｔ
１’のデータの後段にＳ1-1，Ｒ1-1 ビットを挿入させ
たのは、ＴＳＷが従来のＣＨ１−ｂｉｔ１’のデータを
取込むタイミング領域を確保すると共に、それ以外のタ
イミングに新規のＳ1- 1 ，Ｒ1-1 ビットを挿入するため
である。
【００１２】図１の（ｂ）の接続動作を説明する。外部
（回線側）から矢印Ａの流れで局線トランクへ入った音
声は、ここでデジタル化され、局線トランク内の別回線
の音声と時分割多重化される。そして新規に追加するデ
ータは、ＦＨＷの各チャネルと対応づけられ、前記説明
のように従来の１／８の周期として矢印Ｂの流れでＳ
1-1 ，Ｓ1-2 …のようにＦＨＷの各チャネルに挿入して
いく。それをアダプタ回路側で、矢印Ｃの流れでそのＳ
1-1 ，Ｓ1-2 …を各チャネルに対応したデータとして取
り込み、通常の周期に戻し、レベル補正等の処理を施し
た後、正規のＦＨＷのデータとして、矢印Ｄの流れでＦ
ＨＷの該当チャネルに乗せ込む。この時、各ｂｉｔのデ
ータは、ＣＨ１−ｂｉｔ１’のように通常周期の３／４
の周期となるが、ＴＳＷではデータ取り込みポイントを
満足しているので問題なくデータを取り込むことができ
る。
（回線側）から矢印Ａの流れで局線トランクへ入った音
声は、ここでデジタル化され、局線トランク内の別回線
の音声と時分割多重化される。そして新規に追加するデ
ータは、ＦＨＷの各チャネルと対応づけられ、前記説明
のように従来の１／８の周期として矢印Ｂの流れでＳ
1-1 ，Ｓ1-2 …のようにＦＨＷの各チャネルに挿入して
いく。それをアダプタ回路側で、矢印Ｃの流れでそのＳ
1-1 ，Ｓ1-2 …を各チャネルに対応したデータとして取
り込み、通常の周期に戻し、レベル補正等の処理を施し
た後、正規のＦＨＷのデータとして、矢印Ｄの流れでＦ
ＨＷの該当チャネルに乗せ込む。この時、各ｂｉｔのデ
ータは、ＣＨ１−ｂｉｔ１’のように通常周期の３／４
の周期となるが、ＴＳＷではデータ取り込みポイントを
満足しているので問題なくデータを取り込むことができ
る。
【００１３】次に、局線トランクから見た通話相手から
の音声は、ＢＨＷを通じて、矢印Ｅの流れで該当チャネ
ルよりアダプタ回路に取り込まれ、音声レベル補正・エ
コー消去等の処理を施した後、同様に１／８周期にし
て、矢印Ｆの流れでＲ1-1 ，Ｒ1-2 …のようにＦＨＷの
各チャネルに挿入していく。それを矢印Ｇの流れで局線
トランク側で各チャネルに対応したデータとして取り込
み、通常の周期に戻し、矢印Ｈの流れで外部（回線側）
へ出していく。このように、１チャネルの各ｂｉｔデー
タ毎に、アダプタ回路とのデータ送受信用ｂｉｔ
Ｓ1-1 ，Ｒ1-1 …等を用意することで、ポート１の局線
トランクとポート２のアダプタ回路との各チャネルの対
応関係を固定した接続を可能とする。
の音声は、ＢＨＷを通じて、矢印Ｅの流れで該当チャネ
ルよりアダプタ回路に取り込まれ、音声レベル補正・エ
コー消去等の処理を施した後、同様に１／８周期にし
て、矢印Ｆの流れでＲ1-1 ，Ｒ1-2 …のようにＦＨＷの
各チャネルに挿入していく。それを矢印Ｇの流れで局線
トランク側で各チャネルに対応したデータとして取り込
み、通常の周期に戻し、矢印Ｈの流れで外部（回線側）
へ出していく。このように、１チャネルの各ｂｉｔデー
タ毎に、アダプタ回路とのデータ送受信用ｂｉｔ
Ｓ1-1 ，Ｒ1-1 …等を用意することで、ポート１の局線
トランクとポート２のアダプタ回路との各チャネルの対
応関係を固定した接続を可能とする。
【００１４】以上のように本実施形態１によれば、ＦＨ
Ｗの各チャネルの各ｂｉｔデータ内にＳ1-1 ，Ｒ1-1 ，
…のような、トランク・ＳＬＩＣ等の回路とアダプタ回
路との間のデータ送受信用ｂｉｔを用意することによ
り、交換ソフトの介在無しに（ソフトがアダプタ回路を
意識することなく）、チャネルの目減りもなく、さら
に、接続用の別線を用意する事もなく、既存の信号線を
使用することで、アダプタ回路の交換機内蔵が容易に可
能になる。
Ｗの各チャネルの各ｂｉｔデータ内にＳ1-1 ，Ｒ1-1 ，
…のような、トランク・ＳＬＩＣ等の回路とアダプタ回
路との間のデータ送受信用ｂｉｔを用意することによ
り、交換ソフトの介在無しに（ソフトがアダプタ回路を
意識することなく）、チャネルの目減りもなく、さら
に、接続用の別線を用意する事もなく、既存の信号線を
使用することで、アダプタ回路の交換機内蔵が容易に可
能になる。
【００１５】実施形態２ 図２は本発明の実施形態２に係るＦＨＷ，ＢＨＷの信号
構成及び接続を示す図である。本実施形態２において
は、図３の構成において、あらかじめＴＳＷとトランク
・ＳＬＩＣ等の回路との間のＦＨＷ及びＢＨＷの送受信
インタフェースを図２の（ａ）に示すように、実際のデ
ータ送受信を従来の２倍の速度で行い、１チャネルの１
／２周期を従来の送受信用データ領域とし、残りの１／
２周期（図２の（ａ）の１チャネルデータのハッチング
部分として示される領域で、ｂｉｔ１’〜ｂｉｔ８’の
８ビット分のデータ領域である）をポート（トランク・
ＳＬＩＣ等の回路の実装ポート）間あるいは、ＴＳＷと
各ポート間の送受信用データ領域として確保する。
構成及び接続を示す図である。本実施形態２において
は、図３の構成において、あらかじめＴＳＷとトランク
・ＳＬＩＣ等の回路との間のＦＨＷ及びＢＨＷの送受信
インタフェースを図２の（ａ）に示すように、実際のデ
ータ送受信を従来の２倍の速度で行い、１チャネルの１
／２周期を従来の送受信用データ領域とし、残りの１／
２周期（図２の（ａ）の１チャネルデータのハッチング
部分として示される領域で、ｂｉｔ１’〜ｂｉｔ８’の
８ビット分のデータ領域である）をポート（トランク・
ＳＬＩＣ等の回路の実装ポート）間あるいは、ＴＳＷと
各ポート間の送受信用データ領域として確保する。
【００１６】図２の（ｂ）の接続動作を説明する。矢印
Ａの流れで外部（回線側）から局線トランクに入った音
声は、ここでデジタル時分割多重化される。そして新規
に追加されるデータは、ＦＨＷの各チャネルと対応ずけ
られ、前記説明のように１／２周期に短縮され矢印Ｂの
流れでＦＨＷの新信号送出ビット（ハッチング部のｂｉ
ｔ１’〜ｂｉｔ８’）に乗せる。このＦＨＷに乗せられ
た新信号ビットｂｉｔ１’〜ｂｉｔ８’は矢印Ｃの流れ
でアダプタ回路に取り込まれ、このアダプタ回路で加工
（音声レベル補正・エコー消去等）された信号が矢印Ｄ
の流れでＦＨＷの従来信号送出ビット（白地部のｂｉｔ
１〜ｂｉｔ８）としてＴＳＷに送られる。
Ａの流れで外部（回線側）から局線トランクに入った音
声は、ここでデジタル時分割多重化される。そして新規
に追加されるデータは、ＦＨＷの各チャネルと対応ずけ
られ、前記説明のように１／２周期に短縮され矢印Ｂの
流れでＦＨＷの新信号送出ビット（ハッチング部のｂｉ
ｔ１’〜ｂｉｔ８’）に乗せる。このＦＨＷに乗せられ
た新信号ビットｂｉｔ１’〜ｂｉｔ８’は矢印Ｃの流れ
でアダプタ回路に取り込まれ、このアダプタ回路で加工
（音声レベル補正・エコー消去等）された信号が矢印Ｄ
の流れでＦＨＷの従来信号送出ビット（白地部のｂｉｔ
１〜ｂｉｔ８）としてＴＳＷに送られる。
【００１７】またＢＨＷの従来信号（白地部のｂｉｔ１
〜ｂｉｔ８）をＴＳＷより矢印Ｅの流れでアダプタ回路
が受信し、ここで加工された信号が矢印Ｆ，Ｇの流れで
ＢＨＷの新信号送出ビット（ハッチング部のｂｉｔ１’
〜ｂｉｔ８’）として局線トランクに入る。そして局線
トランクから従来信号として矢印Ｈの流れで回線側へ送
出される。このようにして新信号のポート間の信号受け
渡しが行われる。また図２の（ｂ）で矢印Ｄ，Ｅの信号
を考えなけば、ＴＳＷとポート間または各ポート間の新
信号送受信領域としてＦＨＷ，ＢＨＷのハッチング部が
使用できる。
〜ｂｉｔ８）をＴＳＷより矢印Ｅの流れでアダプタ回路
が受信し、ここで加工された信号が矢印Ｆ，Ｇの流れで
ＢＨＷの新信号送出ビット（ハッチング部のｂｉｔ１’
〜ｂｉｔ８’）として局線トランクに入る。そして局線
トランクから従来信号として矢印Ｈの流れで回線側へ送
出される。このようにして新信号のポート間の信号受け
渡しが行われる。また図２の（ｂ）で矢印Ｄ，Ｅの信号
を考えなけば、ＴＳＷとポート間または各ポート間の新
信号送受信領域としてＦＨＷ，ＢＨＷのハッチング部が
使用できる。
【００１８】本実施形態２によれば、実施形態１のよう
に単にアダプタ回路と局線トランク回路との接続を可能
とするだけでなく、新機能追加時等において、ポート間
（トランク・ＳＬＩＣ等の回路間）あるいは、ポートと
ＴＳＷ間（トランク・ＳＬＩＣ等の回路とＴＳＷ間）で
の新信号の送受信が容易に行える。
に単にアダプタ回路と局線トランク回路との接続を可能
とするだけでなく、新機能追加時等において、ポート間
（トランク・ＳＬＩＣ等の回路間）あるいは、ポートと
ＴＳＷ間（トランク・ＳＬＩＣ等の回路とＴＳＷ間）で
の新信号の送受信が容易に行える。
【００１９】
【発明の効果】以上のように本発明によれば、時分割ス
イッチと同一ハイウェイを介して接続される固定的に割
り付けられた回線系回路インタフェースに新規信号を追
加する場合に、前記時分割スイッチが従来の信号を受信
できる範囲内において従来の信号のビット周期を通常周
期より短縮し、この短縮により通常周期内に生じた余裕
時間に新規信号の送受信用ビットデータを挿入すること
により、前記時分割スイッチを介さず前記同一ハイウェ
イを用いて回線系回路インタフェース間の新規信号の送
受信を可能とするようにしたので、時分割スイッチを経
由する場合に要する交換ソフト処理を追加する必要がな
く、また新たな接続信号線を追加することもなく、既存
の信号線（即ち回線系回路が自己のコントロールにより
時分割スイッチに信号を乗せられる信号線）を用いて、
回線系回路間の新規信号の送受信が可能となる。
イッチと同一ハイウェイを介して接続される固定的に割
り付けられた回線系回路インタフェースに新規信号を追
加する場合に、前記時分割スイッチが従来の信号を受信
できる範囲内において従来の信号のビット周期を通常周
期より短縮し、この短縮により通常周期内に生じた余裕
時間に新規信号の送受信用ビットデータを挿入すること
により、前記時分割スイッチを介さず前記同一ハイウェ
イを用いて回線系回路インタフェース間の新規信号の送
受信を可能とするようにしたので、時分割スイッチを経
由する場合に要する交換ソフト処理を追加する必要がな
く、また新たな接続信号線を追加することもなく、既存
の信号線（即ち回線系回路が自己のコントロールにより
時分割スイッチに信号を乗せられる信号線）を用いて、
回線系回路間の新規信号の送受信が可能となる。
【図１】本発明の実施形態１に係るＦＨＷ，ＢＨＷの信
号構成及び接続を示す図である。
号構成及び接続を示す図である。
【図２】本発明の実施形態２に係るＦＨＷ，ＢＨＷの信
号構成及び接続を示す図である。
号構成及び接続を示す図である。
【図３】ＴＳＷと回線系回路インタフェースとの同一ハ
イウェイを介した接続を示す図である。
イウェイを介した接続を示す図である。
Claims (2)
- 【請求項１】 時分割スイッチと同一ハイウェイを介し
て接続される固定的に割り付けられた回線系回路インタ
フェースに新規信号を追加する場合に、前記時分割スイ
ッチが従来の信号を受信できる範囲内において従来の信
号のビット周期を通常周期より短縮し、この短縮により
通常周期内に生じた余裕時間に新規信号の送受信用ビッ
トデータを挿入することにより、前記時分割スイッチを
介さず前記同一ハイウェイを用いて回線系回路インタフ
ェース間の新規信号の送受信を可能とすることを特徴と
する回線系回路インタフェース接続方法。 - 【請求項２】 時分割スイッチと上り信号路及び下り信
号路よりなる同一ハイウェイを介して接続される固定的
に割り付けられた回線系回路インタフェースに新規信号
を追加する場合に、あらかじめ前記上り信号路及び下り
信号路に乗せる従来の信号の送受信周期を通常周期の半
分に短縮しておき、この短縮により通常周期内に残った
半分の周期に前記時分割スイッチまたは回線系回路イン
タフェースが新規信号の送受信用データを挿入すること
により、前記時分割スイッチと回線系回路インタフェー
スとの間または各回線系回路インタフェース間で新規信
号の送受信を可能とすることを特徴とする回線系回路イ
ンタフェース接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279783A JPH10126818A (ja) | 1996-10-23 | 1996-10-23 | 回線系回路インタフェース接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279783A JPH10126818A (ja) | 1996-10-23 | 1996-10-23 | 回線系回路インタフェース接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126818A true JPH10126818A (ja) | 1998-05-15 |
Family
ID=17615861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8279783A Pending JPH10126818A (ja) | 1996-10-23 | 1996-10-23 | 回線系回路インタフェース接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003017577A1 (fr) * | 2001-08-09 | 2003-02-27 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de transmission |
| US7139309B2 (en) * | 2000-11-17 | 2006-11-21 | Eric Lukac-Kuruc | Process to expand data density |
-
1996
- 1996-10-23 JP JP8279783A patent/JPH10126818A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7139309B2 (en) * | 2000-11-17 | 2006-11-21 | Eric Lukac-Kuruc | Process to expand data density |
| WO2003017577A1 (fr) * | 2001-08-09 | 2003-02-27 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de transmission |
| CN100454857C (zh) * | 2001-08-09 | 2009-01-21 | 松下电器产业株式会社 | 传送装置和传送方法 |
| US7606155B2 (en) | 2001-08-09 | 2009-10-20 | Panasonic Corporation | Transmission apparatus and transmission method |
| US8085666B2 (en) | 2001-08-09 | 2011-12-27 | Panasonic Corporation | Transmission apparatus and transmission method |
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