KR200176032Y1

KR200176032Y1 - 교환 시스템의 내부 시리얼 버스 정합 구조

Info

Publication number: KR200176032Y1
Application number: KR2019990023178U
Authority: KR
Inventors: 김영민
Original assignee: 엘지정보통신주식회사
Priority date: 1999-10-26
Filing date: 1999-10-26
Publication date: 2000-03-15

Abstract

본 고안은 ISDN(Integrated Services Digital Network) 블록의 PRI(Primary Rate Interface) 및 V5.2 프로토콜을 수용하는 라인 보드에 정합되는 E1 링크의 증가나 D 채널 데이터 전송량의 증가에 따른 전송 속도를 수용할 수 있도록 한 교환 시스템의 내부 시리얼 버스 정합 구조에 관한 것이다.

종래에는 하나의 데이터 라인을 통해 PCM(Pulse Code Modulation) 데이터와 D 채널 데이터를 전송함에 따라 해당 D 채널 데이터 전송량이 큰 AODI(Always On Dynamic ISDN) 서비스와 같은 부가적인 서비스를 제공하지 못했으며, 해당 라인 보드에 정합되는 E1 링크의 증가나 D 채널 데이터 전송량의 변화에 따른 전송 속도의 변경시에 송수신을 위한 각 데이터 라인을 모두 증설해야 하므로 보드 설계시의 에지 핀(Edge Pin) 등의 제약이 생기는 단점이 있었다.

본 고안은 교환 시스템에서 ISDN PRI 및 V5.2 프로토콜을 수용하는 라인 보드와 제어 보드간의 프레임 데이터 전송을 위한 내부 시리얼 버스 정합시 각 E1 링크에 대한 PCM 데이터와, D 채널 데이터를 각각의 데이터 라인을 통해 송수신하도록 정합함으로써, 해당 라인 보드에 정합되는 E1 링크 수가 증가하거나 D 채널 데이터 전송량이 증가하더라도 최소한의 하드웨어 변경으로 안정된 D 채널 데이터 전송을 수행할 수 있게 된다.

Description

교환 시스템의 내부 시리얼 버스 정합 구조{Internal Serial BUS Interface Architecture In Switching System}

본 고안은 교환 시스템의 내부 시리얼 버스 정합 구조에 관한 것으로, 특히 ISDN(Integrated Services Digital Network) 블록의 PRI(Primary Rate Interface) 및 V5.2 프로토콜을 수용하는 라인 보드에 정합되는 E1 링크의 증가나 D 채널 데이터 전송량의 증가에 따른 전송 속도를 수용할 수 있도록 한 교환 시스템의 내부 시리얼 버스 정합 구조에 관한 것이다.

일반적으로, 교환 시스템에서 ISDN(Integrated Services Digital Network) 블록의1차군 접속 인터페이스(Private Access Interface ; 이하, 'PRI'라 칭함) 및 V5.2 프로토콜 인터페이스를 수용하기 위한 SA-BUS 정합 구조는 첨부된 도면 도1에 도시된 바와 같이, 제어 보드(10)와 라인 보드(20)간에 송수신되는 프레임 데이터 전송 경로를 제공하는 SA-BUS(Serial Access-BUS)를 정합하여 이루어진다.

여기서, 해당 SA-BUS는 직렬 접근 버스로서, 2Mbps의 PCM(Pulse Code Modulation) 데이터와, 각각1Mbps의 D 채널 신호 데이터 및 D 채널 패킷 데이터의 송수신에 이용된다.

그리고, 해당 SA-BUS는 첨부된 도면 도 2에 도시된 타이밍도와 같이, 제어 보드(10)에 의해 제공되는 리퍼런스 클럭(4MHz) 및 기준 클럭(2MHz)에 대한 클럭 신호(CLK)의 전송라인과, 프레임 동기 신호(FS)의 전송라인과, 프레임 데이터 동기 신호(DCS)의 전송라인과, 제어 보드(10)의 PCM 데이터(P0, P1)와 D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)를 전송하기 위한 데이터 라인(CMD0/1) 및 라인 보드(20)의 PCM 데이터(P0, P1)와 D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)를 전송하기 위한 데이터 라인(SMD0/1)으로 구성되는데, 이때, 해당 데이터 라인(CMD0/1, SMD0/1)이 2개인 이유는 라인 보드(20)가 2개의 E1 링크와 정합되고, 각 E1 링크별로 데이터 라인이 각각1개씩 존재해야 하기 때문이다.

한편, 해당 제어 보드(10)와 라인 보드(20)간에 송수신되는 PCM 데이터(P0, P1)는 각 E1 링크의 모든 데이터 라인(CMD0/1, SMD0/1)을 통해 2Mbps의 전송 속도(Transfer Rate)로 전송되지만, 해당 D 채널 신호 데이터(D)와 D 채널 패킷 데이터(PK)는 어느 하나의 데이터 라인(CMD0, SMD0)을 통해서만 해당 PCM 데이터(P0)와 혼합되어 전송되므로, 각각1Mbps의 전송 속도로 전송된다.

다시 말해서, 해당 제어 보드(10)와 라인 보드(20)간의 내부 프레임 데이터 통신 버스인 SA-BUS는 클럭 신호(CLK)에 따라 4Mbps의 전송 속도를 갖게 됨에 따라 PCM 데이터(P0, P1)는 2Mbps의 전송 속도로 송수신되고, D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)는 각각1Mbps의 전송 속도로 송수신된다.

따라서, 종래 교환 시스템의 SA-BUS 구조에서는 하나의 데이터 라인을 통해 PCM 데이터와, D 채널 신호 데이터 및 D 채널 패킷 데이터를 전송함에 따라 해당 제어 보드와 라인 보드간에 소정 전송 속도 이상으로 통신 서비스를 수행할 수 없었으며, 이로 인해 D 채널 패킷 데이터 전송량이 큰 AODI(Always On Dynamic ISDN) 서비스와 같은 부가적인 서비스를 제공하지 못하는 단점이 있었다.

그리고, 해당 전송 속도의 제한으로 인해 E1 링크의 증가나 D 채널 데이터 전송량의 변화에 따른 전송 속도의 변경시에 송수신을 위한 각 데이터 라인을 모두 증설해야 하므로 보드 설계시의 에지 핀(Edge Pin) 등의 제약이 생기게 된다.

본 고안은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 교환 시스템에서 ISDN PRI 및 V5.2 프로토콜을 수용하는 라인 보드와 제어 보드간의 프레임 데이터 전송을 위한 내부 시리얼 버스 정합시 각 E1 링크에 대한 PCM(Pulse Code Modulation) 데이터와, D 채널 데이터를 각각의 데이터 라인을 통해 송수신하도록 정합함으로써, 해당 라인 보드에 정합되는 E1 링크 수가 증가하거나 D 채널 데이터 전송량이 증가하더라도 최소한의 하드웨어 변경으로 안정된 D 채널 데이터 전송을 수행할 수 있도록 하는데 있다.

도1은 일반적인 교환 시스템의 SA-BUS 정합 구조를 도시한 도면.

도 2는 도1에 있어, SA-BUS의 동작 타이밍도.

도 3은 본 고안에 따른 교환 시스템의 내부 시리얼 버스 정합 구조를 도시한 도면.

도 4는 도 3에 있어, IS-BUS의 동작 타이밍도.

도 5는 도 3에 있어, IS-BUS 인터페이스부의 상세한 구성 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

30 : 제어 보드 31, 41 : IS-BUS 인터페이스부

40 : 라인 보드 42 : D 채널 연결&처리부

43 : 타임 스위치 51 : 다중화기

51-1 : D 채널 다중화기 51-2 : PCM 다중화기

52 : 역다중화기 52-1 : D 채널 역다중화기

52-2 : PCM 역다중화기

상술한 바와 같은 목적을 해결하기 위한 본 고안의 특징은, 교환 시스템에서 ISDN PRI 및 V5.2 프로토콜 인터페이스를 수용하기 위한 제어 보드와 라인 보드간의 내부 시리얼 버스 정합 구조에 있어서, 상기 제어 보드와 라인 보드 사이에 접속되어, 상대측 보드와 송수신되는 PCM 데이터와, D 채널 데이터를 각각 별도의 데이터 라인을 통해 전송하게 하는 내부 시리얼 버스를 포함하되, 상기 내부 시리얼 버스는, 제어 보드에 의해 제공되는 클럭 신호와 프레임 동기 신호 및 D 채널 데이터 동기 신호에 대한 각각의 전송라인과; 상대측 보드와 PCM 데이터만을 송수신하는 각각의 PCM 데이터 라인과; 상대측 보드와 D 채널 데이터만을 송수신하는 각각의 D 채널 데이터 라인을 포함하는 것을 특징으로 한다.

여기서, 상기 PCM 데이터 라인은 프레임 동기 신호를 기준으로 동일한 전송속도를 갖는 각 E1 링크의 PCM 데이터를 전송하게 하는 데이터 라인인 것을 특징으로 하며, 상기 D 채널 데이터 라인은 데이터 동기 신호를 기준으로 동일한 전송속도를 갖는 D 채널 신호 데이터와 D 채널 패킷 데이터를 전송하게 하는 데이터 라인인 것을 특징으로 한다.

또한, 상기 제어 보드와 라인 보드는, 프레임 데이터 전송 경로를 제공하는 내부 시리얼 버스를 정합하기 위해 IS-BUS 인터페이스부를 포함하되, 상기 라인 보드는, D 채널 데이터를 이용하여 해당되는 D 채널 연결 및 D 채널 데이터 처리를 수행하는 D 채널 연결&처리부와; PCM 데이터에 대한 스위칭 기능을 수행하는 타임 스위치를 더 포함하는 것을 특징으로 한다.

나아가, 상기 다중화기는 D 채널 데이터 라인을 통해 수신되는 D 채널 데이터를 다중화하는 D 채널 다중화기와; PCM 데이터 라인을 통해 수신되는 PCM 데이터를 다중화하는 PCM 다중화기를 더 포함하고, 상기 역다중화기는 D 채널 신호 데이터와 D 채널 패킷 데이터를 역다중화하여 D 채널 데이터 라인을 통해 상대측 보드로 송신하는 D 채널 역다중화기와; PCM 데이터를 역다중화하여 PCM 데이터 라인을 통해 상대측 보드로 송신하는 PCM 역다중화기를 더 포함하는 것을 특징으로 한다.

이하, 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.

본 고안에 따른 교환 시스템에서 ISDN 블록의 PRI 및 V5.2 프로토콜 인터페이스를 수용하기 위한 내부 시리얼 버스 정합 구조는 첨부한 도면 도 3에 도시한 바와 같이, 제어 보드(30)와 라인 보드(40) 사이에 접속되어, 상대측 보드와 송수신되는 PCM 데이터와, D 채널 데이터를 각각 별도의 데이터 라인을 통해 전송하기 위해 위해 내부 시리얼 버스(Internal Serial-BUS ; 이하, 'IS-BUS'라 칭함)를 정합하는 구조로 이루어진다.

즉, 해당 IS-BUS는 제어 보드(30)와 라인 보드(40)간의 내부 시리얼 버스로서, 첨부한 도면 도 4의 타이밍도와 같이 해당 제어 보드(30)에 의해 제공되는 클럭 신호(CLK)와 프레임 동기 신호(FS) 및 D 채널에 대한 데이터 동기 신호(DCS)의 전송라인이 각각 1개씩 연결되고, 해당 제어 보드(30)의 PCM 데이터(P0/1)와 D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)를 전송하기 위한 데이터 라인(CMD0/1)과, 라인 보드(40)의 PCM 데이터(P0/1)와 D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)를 전송하기 위한 데이터 라인(SMD0/1)이 각각 쌍(pair)으로 연결된다.

그리고, 쌍으로 연결된 각 데이터 라인(CMD0/1, SMD0/1)은 PCM 데이터(P0/1)만을 전송하는 PCM 데이터 라인(CMD1, SMD1)과, D 채널 신호 데이터(D)와 D 채널 패킷 데이터(PK)를 혼합하여 전송하는 D 채널 데이터 라인(CMD0, SMD0)으로 구성된다.

따라서, 해당 PCM 데이터 라인(CMD1, SMD1)은 프레임 동기 신호(FS)를 기준으로 각각 2Mbps의 전송 속도를 갖는 동일한 전송 속도로 2개의 E1 링크의 PCM 데이터(P0, P1)를 전송할 수 있게 되고, D 채널 데이터 라인(CMD0, SMD0)은 데이터 동기 신호(DCS)를 기준으로 D 채널 신호 데이터(D)와 D 채널 패킷 데이터(PK)를 각각 2Mbps의 전송 속도를 갖는 동일한 전송 속도로 전송할 수 있게 된다.

한편, 상술한 제어 보드(30)와 라인 보드(40)간의 내부 시리얼 버스 정합을 위한 전송라인 수는 해당 라인 보드(40)에 정합되는 E1 링크의 수에 따라 결정되는데, 기본적으로1개의 E1 링크가 정합되는 경우 클럭 신호(CLK)와 프레임 동기 신호(FS) 및 데이터 동기 신호(DCS)에 대한 각각의 전송라인과, PCM 데이터 라인(CMD1, SMD1) 및 D 채널 데이터 라인(CMD0, SMD0)을 포함하는 7개의 전송라인이 필요하며, 해당 라인 보드(40)에 2개의 E1 링크가 정합되는 경우에도 IS-BUS의 구성은 동일하다.

그리고, 4개의 E1 링크가 라인 보드(40)에 정합되는 경우에는 해당 라인 보드(40)를 기준으로 데이터 동기 신호(DCS)의 전송라인을 제외한 나머지 6개의 전송라인이 추가되어야 하며, 이 경우 D 채널 데이터는 2개의 E1 링크당 2Mbps의 전송 속도를 갖는 1개의 D 채널 데이터 라인을 사용하게 된다.

또한, 해당 제어 보드(30)와 라인 보드(40)는 상술한 도 3과 같이, 프레임 데이터 전송 경로를 제공하는 IS-BUS를 정합하기 위해 각각 IS-BUS 인터페이스부(31, 41)를 구비하되, 해당 라인 보드(40)는 D 채널 데이터(D/PK)를 이용하여 해당되는 D 채널 연결 및 D 채널 데이터 처리를 수행하는 D채널 연결&처리부(42)와, PCM 데이터(P0/1)에 대한 스위칭 기능을 수행하는 타임 스위치(43)를 더 구비한다.

여기서, 해당 IS-BUS 인터페이스부(31, 41)는 첨부한 도면 도 5에 도시한 바와 같이, 상대측 보드로부터 IS-BUS를 통해 수신되는 D 채널 데이터(D/PK)와, 패킷 데이터(P0/1)를 각각 다중화하는 다중화기(51)와, D 채널 신호 데이터(D) 및 D 채널 패킷 데이터(PK)와, PCM 데이터(P0, P1)를 각각 역다중화하여 IS-BUS를 통해 상대측 보드로 송신하는 역다중화기(52)를 구비하여 이루어지는데, 해당 다중화기(51)는 D 채널 데이터 라인(CMD0, SMD0)을 통해 수신되는 D 채널 데이터(D, PK)를 다중화하는 D 채널 다중화기(51-1)와, PCM 데이터 라인(CMD1, SMD1)을 통해 수신되는 PCM 데이터(P0/1)를 다중화하는 PCM 다중화기(51-2)를 포함하며, 해당 역다중화기(52)는 D 채널 신호 데이터(D)와 D 채널 패킷 데이터(PK)를 역다중화하여 D 채널 데이터 라인(CMD0, SMD0)을 통해 상대측 보드로 송신하는 D 채널 역다중화기(52-1)와, PCM 데이터(P0, P1)를 역다중화하여 PCM 데이터 라인(CMD1, SMD1)을 통해 상대측 보드로 송신하는 PCM 역다중화기(52-2)를 포함한다.

다른 한편, 본 고안에서 제어 보드(30)와 라인 보드(40)간의 내부 시리얼 버스인 IS-BUS는 PCM 데이터(P0/1)만을 전송하는 PCM 데이터 라인(CMD1, SMD1)과, D 채널 신호 데이터(D)와 D 채널 패킷 데이터(PK)만을 전송하는 D 채널 데이터 라인(CMD0, SMD0)으로 구성되어 E1 링크의 프레임 데이터를 송수신하게 되며, 해당 IS-BUS 상의 모든 데이터 라인은 4MHz의 클럭 신호(CLK)로 동작하게 된다.

그리고, 해당 프레임 동기 신호(FS)는 타임 스위치(43)와의 PCM 데이터(P0/1)를 송수신하기 위한 신호로서, 해당 제어 보드(30)는 프레임 동기 신호(FS)를 기준으로 라인 보드(40)와 PCM 데이터(P0/1)를 송수신하게 된다.

상술한 바와 같이, 본 고안에서는 라인 보드에 정합되는 E1 링크 수의 증가로 인한 PCM 데이터 및 D 채널 데이터의 전송량이 증가하기 위한 하드웨어적인 정합 구조를 구현하는데 있어, 제어 보드와 라인 보드간에 추가되는 전송라인 수를 최소화할 수 있게 되고, 해당 D 채널 데이터의 전송 속도 증가로 인해 ISDN PRI 및 V5.2 프로토콜 인터페이스를 통한 데이터 전송 속도를 증가시킬 수 있게 되며, 이로 인해 D 채널 데이터의 전송량이 증가하더라도 IS-BUS를 구성하는 하드웨어적인 변경을 최소화하여 안정된 D 채널 데이터 전송을 수행할 수 있게 된다.

그리고, PCM 데이터 전송을 위한 리퍼런스(Reference) 클럭으로 2MHz 클럭을 제공하여 각 데이터 라인을 가변적으로 구현할 수 있게 되어, 해당 IS-BUS를 통해 필요한 전송 속도를 갖는 데이터 전송이 가능해 진다.

또한, 본 고안에 따른 실시예는 상술한 것으로 한정되지 않고, 본 고안과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.

이상과 같이, 본 고안은 교환 시스템에서 ISDN PRI 및 V5.2 프로토콜을 수용하는 라인 보드와 제어 보드간의 프레임 데이터 전송을 위한 내부 시리얼 버스 정합시 각 E1 링크에 대한 PCM(Pulse Code Modulation) 데이터와, D 채널 데이터를 각각의 데이터 라인을 통해 송수신하도록 정합함으로써, 해당 라인 보드에 정합되는 E1 링크 수가 증가하거나 D 채널 데이터 전송량이 증가하더라도 최소한의 하드웨어 변경으로 안정된 D 채널 데이터 전송을 수행할 수 있게 된다.

Claims

교환 시스템에서 ISDN PRI 및 V5.2 프로토콜 인터페이스를 수용하기 위한 제어 보드와 라인 보드간의 내부 시리얼 버스 정합 구조에 있어서,

상기 제어 보드와 라인 보드 사이에 접속되어, 상대측 보드와 송수신되는 PCM 데이터와, D 채널 데이터를 각각 별도의 데이터 라인을 통해 전송하게 하는 내부 시리얼 버스를 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 1항에 있어서,

상기 내부 시리얼 버스는, 제어 보드에 의해 제공되는 클럭 신호와 프레임 동기 신호 및 D 채널 데이터 동기 신호에 대한 각각의 전송라인과; 상대측 보드와 PCM 데이터만을 송수신하는 각각의 PCM 데이터 라인과; 상대측 보드와 D 채널 데이터만을 송수신하는 각각의 D 채널 데이터 라인을 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 2항에 있어서,

상기 PCM 데이터 라인은, 프레임 동기 신호를 기준으로 동일한 전송속도를 갖는 각 E1 링크의 PCM 데이터를 전송하게 하는 데이터 라인인 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 2항에 있어서,

상기 D 채널 데이터 라인은, 데이터 동기 신호를 기준으로 동일한 전송속도를 갖는 D 채널 신호 데이터와 D 채널 패킷 데이터를 전송하게 하는 데이터 라인인 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 1항에 있어서,

상기 제어 보드와 라인 보드는, 프레임 데이터 전송 경로를 제공하는 내부 시리얼 버스를 정합하기 위해 IS-BUS 인터페이스부를 포함하되, 상기 라인 보드는, D 채널 데이터를 이용하여 해당되는 D 채널 연결 및 D 채널 데이터 처리를 수행하는 D 채널 연결&처리부와; PCM 데이터에 대한 스위칭 기능을 수행하는 타임 스위치를 더 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 5항에 있어서,

상기 IS-BUS 인터페이스부는, 상대측 보드로부터 내부 시리얼 버스를 통해 수신되는 D 채널 데이터와, 패킷 데이터를 각각 다중화하는 다중화기와; D 채널 신호 데이터 및 D 채널 패킷 데이터와, PCM 데이터를 각각 역다중화하여 상기 내부 시리얼 버스를 통해 상대측 보드로 송신하는 역다중화기를 더 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 6항에 있어서,

상기 다중화기는, D 채널 데이터 라인을 통해 수신되는 D 채널 데이터를 다중화하는 D 채널 다중화기와; PCM 데이터 라인을 통해 수신되는 PCM 데이터를 다중화하는 PCM 다중화기를 더 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.
제 6항에 있어서,

상기 역다중화기는, D 채널 신호 데이터와 D 채널 패킷 데이터를 역다중화하여 D 채널 데이터 라인을 통해 상대측 보드로 송신하는 D 채널 역다중화기와; PCM 데이터를 역다중화하여 PCM 데이터 라인을 통해 상대측 보드로 송신하는 PCM 역다중화기를 더 포함하는 것을 특징으로 하는 교환 시스템의 내부 시리얼 버스 정합 구조.