JP3079522B2 - 論理回路 - Google Patents
論理回路Info
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- JP3079522B2 JP3079522B2 JP03213955A JP21395591A JP3079522B2 JP 3079522 B2 JP3079522 B2 JP 3079522B2 JP 03213955 A JP03213955 A JP 03213955A JP 21395591 A JP21395591 A JP 21395591A JP 3079522 B2 JP3079522 B2 JP 3079522B2
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Description
【０００１】
【産業上の利用分野】本発明は、差動入力−差動出力型
の論理回路インターフェイスに関する。
の論理回路インターフェイスに関する。
【０００２】
【従来の技術】ＧａＡｓＩＣの論理回路では、その回路
を構成する素子のバラツキがＳｉと比較して大きいため
に、図５に示すような構成をとっていた。この論理回路
は、差動入力−差動出力型の論理回路であり、互いに反
転したディジタル入力信号Ｄ，Ｄ’（「’」は論理反転
を示す。以下同様）を入力バッファ１０３から入力し、
論理演算部１０１で所定の演算を施し、出力バッファ１
０２からその演算結果をディジタル出力信号Ｑ，Ｑ’を
出力する、というものである。この論理回路はＥＣＬコ
ンパチブルに作られ、その出力がインターフェイス条件
（ＥＣＬのＤＣ特性規格）を満たすように、出力バッフ
ァ１０２の電流源ＦＥＴに基準電位発生回路５１０から
の制御電圧を与えて出力レベルを調整し、その安定化を
はかっていた。
を構成する素子のバラツキがＳｉと比較して大きいため
に、図５に示すような構成をとっていた。この論理回路
は、差動入力−差動出力型の論理回路であり、互いに反
転したディジタル入力信号Ｄ，Ｄ’（「’」は論理反転
を示す。以下同様）を入力バッファ１０３から入力し、
論理演算部１０１で所定の演算を施し、出力バッファ１
０２からその演算結果をディジタル出力信号Ｑ，Ｑ’を
出力する、というものである。この論理回路はＥＣＬコ
ンパチブルに作られ、その出力がインターフェイス条件
（ＥＣＬのＤＣ特性規格）を満たすように、出力バッフ
ァ１０２の電流源ＦＥＴに基準電位発生回路５１０から
の制御電圧を与えて出力レベルを調整し、その安定化を
はかっていた。
【０００３】
【発明が解決しようとする課題】前述の論理回路では、
基準電位発生回路５１０のバラツキ或いは回路を構成す
るＦＥＴの温度特性などの要因により、出力レベルの大
きな変動を生ずることがあった。この出力レベルの変動
によって、次段の回路とのインターフェイス条件を満た
せなくなり、正常な動作が得られなくなる、という問題
点を有していた。現状では、バラツキ或いは温度特性な
どの要因は、構成素子の基本的な性質に起因するもので
あるため、出力レベルの変動を十分に押さえることがで
きなかった。
基準電位発生回路５１０のバラツキ或いは回路を構成す
るＦＥＴの温度特性などの要因により、出力レベルの大
きな変動を生ずることがあった。この出力レベルの変動
によって、次段の回路とのインターフェイス条件を満た
せなくなり、正常な動作が得られなくなる、という問題
点を有していた。現状では、バラツキ或いは温度特性な
どの要因は、構成素子の基本的な性質に起因するもので
あるため、出力レベルの変動を十分に押さえることがで
きなかった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の論理回路は、互いに反転したディジタル入
力信号対を入力し、ディジタル入力信号対に対し予め決
められた論理演算を行う論理演算部と、この論理演算部
の演算結果を、入力される制御電圧に応じたレベルで互
いに反転したディジタル出力信号対として出力する出力
バッファと、ディジタル入力信号対及びディジタル出力
信号対の電圧レベルから制御電圧を出力する制御回路と
を備えたことを特徴とする。
に、本発明の論理回路は、互いに反転したディジタル入
力信号対を入力し、ディジタル入力信号対に対し予め決
められた論理演算を行う論理演算部と、この論理演算部
の演算結果を、入力される制御電圧に応じたレベルで互
いに反転したディジタル出力信号対として出力する出力
バッファと、ディジタル入力信号対及びディジタル出力
信号対の電圧レベルから制御電圧を出力する制御回路と
を備えたことを特徴とする。
【０００５】制御回路が、ディジタル入力信号対からそ
のハイレベル及びローレベルの平均電圧レベルを出力す
る第１の平均レベル出力部と、ディジタル出力信号対か
らそのハイレベル及びローレベルの平均電圧レベルを出
力する第２の平均レベル出力部と、第１の平均レベル出
力部及び第２の平均レベル出力部の出力に基づき制御電
圧を出力する制御電圧発生部とを備えたことを特徴とし
ても良い。
のハイレベル及びローレベルの平均電圧レベルを出力す
る第１の平均レベル出力部と、ディジタル出力信号対か
らそのハイレベル及びローレベルの平均電圧レベルを出
力する第２の平均レベル出力部と、第１の平均レベル出
力部及び第２の平均レベル出力部の出力に基づき制御電
圧を出力する制御電圧発生部とを備えたことを特徴とし
ても良い。
【０００６】第１の平均レベル出力部若しくは第２の平
均レベル出力部が、ディジタル入力信号対若しくはディ
ジタル出力信号対を抵抗分割によって中点電位を出力す
ることを特徴としても良い。
均レベル出力部が、ディジタル入力信号対若しくはディ
ジタル出力信号対を抵抗分割によって中点電位を出力す
ることを特徴としても良い。
【０００７】第１の平均レベル出力部若しくは第２の平
均レベル出力部の出力にコンデンサが設けられているこ
とを特徴としても良い。
均レベル出力部の出力にコンデンサが設けられているこ
とを特徴としても良い。
【０００８】
【作用】本発明の論理回路では、制御回路及び出力バッ
ファで、フィードバックループが形成され、ディジタル
入力信号対の電圧レベルを入力とし、ディジタル出力信
号対の電圧レベルを出力及び負帰還とする負帰還回路系
をなしている。ディジタル入力信号対は、互いに反転し
たディジタル信号からなり、それらの電圧レベルの和は
ハイレベル及びローレベルの電圧を加算した一定のレベ
ルになっていて、これが負帰還回路系に入力される。デ
ィジタル出力信号対の電圧レベルの和は、ディジタル入
力信号対の電圧レベルの和を負帰還回路系の閉ループゲ
イン増幅した一定のものになっている。そのため、ハイ
レベル及びローレベルは一定のレベルになる。特に、閉
ループゲインが１の時は、ディジタル入力信号対とディ
ジタル出力信号対とは、ハイレベル及びローレベルの電
圧が同じものになる。
ファで、フィードバックループが形成され、ディジタル
入力信号対の電圧レベルを入力とし、ディジタル出力信
号対の電圧レベルを出力及び負帰還とする負帰還回路系
をなしている。ディジタル入力信号対は、互いに反転し
たディジタル信号からなり、それらの電圧レベルの和は
ハイレベル及びローレベルの電圧を加算した一定のレベ
ルになっていて、これが負帰還回路系に入力される。デ
ィジタル出力信号対の電圧レベルの和は、ディジタル入
力信号対の電圧レベルの和を負帰還回路系の閉ループゲ
イン増幅した一定のものになっている。そのため、ハイ
レベル及びローレベルは一定のレベルになる。特に、閉
ループゲインが１の時は、ディジタル入力信号対とディ
ジタル出力信号対とは、ハイレベル及びローレベルの電
圧が同じものになる。
【０００９】制御回路を平均レベル出力部などを用いて
構成した場合、平均電圧レベルがハイレベル及びローレ
ベルの電圧の和の２分の１であり、これを用いてハイレ
ベル及びローレベルの電圧の和と等価な動作を達成し得
る。この平均電圧レベルは、抵抗分割で得ることが可能
である。
構成した場合、平均電圧レベルがハイレベル及びローレ
ベルの電圧の和の２分の１であり、これを用いてハイレ
ベル及びローレベルの電圧の和と等価な動作を達成し得
る。この平均電圧レベルは、抵抗分割で得ることが可能
である。
【００１０】ディジタル入力信号対若しくはディジタル
出力信号対のディジタル信号にタイミングのずれがある
と、それらの平均電圧レベルにインパルス性のノイズが
生ずるが、これはコンデンサで除去される。
出力信号対のディジタル信号にタイミングのずれがある
と、それらの平均電圧レベルにインパルス性のノイズが
生ずるが、これはコンデンサで除去される。
【００１１】
【実施例】本発明の実施例を図面を参照して説明する。
図１には、本発明の論理回路の構成が示されている。
図１には、本発明の論理回路の構成が示されている。
【００１２】この論理回路は、図５と同様の入力バッフ
ァ１０３，論理演算部１０１，出力バッファ１０２に加
えて、出力バッファ１０２に制御電圧ＶCSを出力する制
御回路１１０を有している。出力バッファ１０２は、一
例として図２に示すような回路で構成され、制御電圧Ｖ
CSにそのゲートがつながれた電流源ＦＥＴに流れる電流
を調節することで、ディジタル出力信号Ｑ，Ｑ’のハイ
レベルの電圧ＶOHを調節する。この回路では、制御電圧
ＶCSを増加させると、電圧ＶOHが大きくなる。制御回路
１１０は、入力平均値検出部１１１，出力平均値検出部
１１３，制御電圧発生部１１２で構成される。入力平均
値検出部１１１はディジタル入力信号Ｄ，Ｄ’の平均レ
ベルＶ1 を出力し、出力平均値検出部１１３はディジタ
ル出力信号Ｑ，Ｑ’の平均レベルＶ2 を出力する。制御
電圧発生部１１２は、平均レベルＶ1 ，Ｖ2 を比較し、
それらが一致するように制御電圧ＶCSを出力する。
ァ１０３，論理演算部１０１，出力バッファ１０２に加
えて、出力バッファ１０２に制御電圧ＶCSを出力する制
御回路１１０を有している。出力バッファ１０２は、一
例として図２に示すような回路で構成され、制御電圧Ｖ
CSにそのゲートがつながれた電流源ＦＥＴに流れる電流
を調節することで、ディジタル出力信号Ｑ，Ｑ’のハイ
レベルの電圧ＶOHを調節する。この回路では、制御電圧
ＶCSを増加させると、電圧ＶOHが大きくなる。制御回路
１１０は、入力平均値検出部１１１，出力平均値検出部
１１３，制御電圧発生部１１２で構成される。入力平均
値検出部１１１はディジタル入力信号Ｄ，Ｄ’の平均レ
ベルＶ1 を出力し、出力平均値検出部１１３はディジタ
ル出力信号Ｑ，Ｑ’の平均レベルＶ2 を出力する。制御
電圧発生部１１２は、平均レベルＶ1 ，Ｖ2 を比較し、
それらが一致するように制御電圧ＶCSを出力する。
【００１３】つぎに、制御電圧発生部１１２が、図３に
示すような伝達特性を有するものとして、図１の論理回
路の動作を説明する。ここで、図３においてＶ1 ＝Ｖ2
となるときの制御電圧ＶCSの値をＶCS0 とする。
示すような伝達特性を有するものとして、図１の論理回
路の動作を説明する。ここで、図３においてＶ1 ＝Ｖ2
となるときの制御電圧ＶCSの値をＶCS0 とする。
【００１４】平均レベルＶ1 ＜Ｖ2 の時、図３により、
制御電圧ＶCSはＶCS0 より小さいものになり、出力信号
Ｑ，Ｑ’のハイレベルの電圧ＶOHは小さくなる。この電
圧ＶOHが小さくなると平均レベルＶ2 が減少する。平均
レベルＶ1 ＞Ｖ2 の時は、その逆で出力信号Ｑ，Ｑ’の
ハイレベルの電圧ＶOHが大きくなって平均レベルＶ2 が
増加する。このように、出力信号Ｑ，Ｑ’の平均レベル
Ｖ2 は、フィードバック制御され、入力信号Ｄ，Ｄ’の
平均レベルＶ1 と等しくなる。また、ＦＥＴの温度特性
などの要因により、出力バッファ１０２などに出力レベ
ルの変動を生じても、図３のような右上がりのカーブを
持っている限り、Ｖ1 ＝Ｖ2 となるように制御され、そ
の変動は押さえられる。
制御電圧ＶCSはＶCS0 より小さいものになり、出力信号
Ｑ，Ｑ’のハイレベルの電圧ＶOHは小さくなる。この電
圧ＶOHが小さくなると平均レベルＶ2 が減少する。平均
レベルＶ1 ＞Ｖ2 の時は、その逆で出力信号Ｑ，Ｑ’の
ハイレベルの電圧ＶOHが大きくなって平均レベルＶ2 が
増加する。このように、出力信号Ｑ，Ｑ’の平均レベル
Ｖ2 は、フィードバック制御され、入力信号Ｄ，Ｄ’の
平均レベルＶ1 と等しくなる。また、ＦＥＴの温度特性
などの要因により、出力バッファ１０２などに出力レベ
ルの変動を生じても、図３のような右上がりのカーブを
持っている限り、Ｖ1 ＝Ｖ2 となるように制御され、そ
の変動は押さえられる。
【００１５】つぎに、入力平均値検出部１１１，出力平
均値検出部１１３を抵抗分割によって中点電位を出力さ
せるよう構成した場合の実施例について図４を用いて説
明する。
均値検出部１１３を抵抗分割によって中点電位を出力さ
せるよう構成した場合の実施例について図４を用いて説
明する。
【００１６】図４の論理回路は、ＥＣＬコンパチブルに
作られ、ディジタル入力信号Ｄ，Ｄ’のハイレベルの電
圧ＶIHは−０．９Ｖ、ローレベルの電圧ＶILは−１．７
Ｖとなっている。入力平均値検出部１１１，出力平均値
検出部１１３は、それらの入力を同じ値の抵抗で分割さ
れ、その中点電位が平均レベルＶ1 ，Ｖ2 として出力さ
れている。これらの出力にはコンデンサ２２１，２２２
が接続されている。また、制御電圧発生部１１２は、差
動増幅器２３２と、制御電圧出力部２３１とで構成され
ている。差動増幅器２３２は、平均レベルＶ1 ，Ｖ2 の
差を演算し出力する。制御電圧出力部２３１は、差動増
幅器２３２からの出力を出力バッファ１０２の入力仕様
にあった制御電圧ＶCSに変換し出力する。
作られ、ディジタル入力信号Ｄ，Ｄ’のハイレベルの電
圧ＶIHは−０．９Ｖ、ローレベルの電圧ＶILは−１．７
Ｖとなっている。入力平均値検出部１１１，出力平均値
検出部１１３は、それらの入力を同じ値の抵抗で分割さ
れ、その中点電位が平均レベルＶ1 ，Ｖ2 として出力さ
れている。これらの出力にはコンデンサ２２１，２２２
が接続されている。また、制御電圧発生部１１２は、差
動増幅器２３２と、制御電圧出力部２３１とで構成され
ている。差動増幅器２３２は、平均レベルＶ1 ，Ｖ2 の
差を演算し出力する。制御電圧出力部２３１は、差動増
幅器２３２からの出力を出力バッファ１０２の入力仕様
にあった制御電圧ＶCSに変換し出力する。
【００１７】この論理回路の動作は前述の図１のものと
同様の動作をする。入力平均値検出部１１１からは、入
力信号Ｄ，Ｄ’の平均レベルＶ1 （＝−１．３０Ｖ）が
出力され、出力平均値検出部１１３からは、出力信号
Ｑ，Ｑ’の平均レベルＶ2 が出力される。ここで、入力
信号Ｄ，Ｄ’或いは出力信号Ｑ，Ｑ’に若干のタイミン
グのずれがあると、平均レベルＶ1 或いは平均レベルＶ
2 にそのずれの幅のインパルス状のノイズがあらわれる
が、コンデンサ２２１，２２２にそのノイズが吸収さ
れ、次段の回路に悪影響がでるのを防止している。平均
レベルＶ1 は、−１．３Ｖの一定の電圧になり、平均レ
ベルＶ2 は出力信号Ｑ，Ｑ’のハイレベルＶ OH及びロー
レベルＶOLの平均電圧になる。出力信号Ｑ，Ｑ’の平均
レベルＶ2 は、例えば、−１．３５Ｖであれば、−１．
３０Ｖになるように制御される。即ち、図１の場合と同
様、フィードバック制御されて、入力信号Ｄ，Ｄ’の平
均レベルＶ1 と等しくなり、変動は押さえられる。
同様の動作をする。入力平均値検出部１１１からは、入
力信号Ｄ，Ｄ’の平均レベルＶ1 （＝−１．３０Ｖ）が
出力され、出力平均値検出部１１３からは、出力信号
Ｑ，Ｑ’の平均レベルＶ2 が出力される。ここで、入力
信号Ｄ，Ｄ’或いは出力信号Ｑ，Ｑ’に若干のタイミン
グのずれがあると、平均レベルＶ1 或いは平均レベルＶ
2 にそのずれの幅のインパルス状のノイズがあらわれる
が、コンデンサ２２１，２２２にそのノイズが吸収さ
れ、次段の回路に悪影響がでるのを防止している。平均
レベルＶ1 は、−１．３Ｖの一定の電圧になり、平均レ
ベルＶ2 は出力信号Ｑ，Ｑ’のハイレベルＶ OH及びロー
レベルＶOLの平均電圧になる。出力信号Ｑ，Ｑ’の平均
レベルＶ2 は、例えば、−１．３５Ｖであれば、−１．
３０Ｖになるように制御される。即ち、図１の場合と同
様、フィードバック制御されて、入力信号Ｄ，Ｄ’の平
均レベルＶ1 と等しくなり、変動は押さえられる。
【００１８】本発明は、前述の実施例に限らず様々な変
形が可能である。
形が可能である。
【００１９】例えば、平均レベルＶ1 ，Ｖ2 を用いてい
るが、ハイレベルの電圧（ＶIH，ＶOH）及びローレベル
（ＶIL，ＶOL）の電圧を加算したものを用いても良い。
この場合、この電圧は、平均レベルの２倍になってい
る。また、閉ループゲインがおよそ１として例示した
が、負のゲインとすることでＥＣＬ−ＴＴＬ変換，ＴＴ
Ｌ−ＥＣＬ変換の論理回路を構成することが可能にな
る。さらに、ディジタル信号のＤＣ特性規格には、マー
ジンがあるため、制御回路にウィンドウコンパレータを
用いて、規格外になったとき出力信号を所定の範囲にな
るように構成することもできる。
るが、ハイレベルの電圧（ＶIH，ＶOH）及びローレベル
（ＶIL，ＶOL）の電圧を加算したものを用いても良い。
この場合、この電圧は、平均レベルの２倍になってい
る。また、閉ループゲインがおよそ１として例示した
が、負のゲインとすることでＥＣＬ−ＴＴＬ変換，ＴＴ
Ｌ−ＥＣＬ変換の論理回路を構成することが可能にな
る。さらに、ディジタル信号のＤＣ特性規格には、マー
ジンがあるため、制御回路にウィンドウコンパレータを
用いて、規格外になったとき出力信号を所定の範囲にな
るように構成することもできる。
【００２０】
【発明の効果】以上の通り本発明によれば、制御回路及
び出力バッファで構成されたフィードバックループによ
り、ディジタル出力信号対の電圧レベルは、ディジタル
入力信号対の電圧レベルに応じたレベルに安定化される
ので、温度や電源電圧の変動など電圧レベルを変動させ
る要因の影響を受けることなく安定した良好なものにす
ることができる。これらの信号対の平均電圧レベルを用
いた場合、抵抗分割によって中点電位を出力するように
して平均レベル出力部の構成を非常に簡単なものにする
ことができる。さらに、平均レベル出力部の出力にコン
デンサが設けることでその出力に生じるインパルス性の
ノイズを押さえ、良好な動作にすることができる。
び出力バッファで構成されたフィードバックループによ
り、ディジタル出力信号対の電圧レベルは、ディジタル
入力信号対の電圧レベルに応じたレベルに安定化される
ので、温度や電源電圧の変動など電圧レベルを変動させ
る要因の影響を受けることなく安定した良好なものにす
ることができる。これらの信号対の平均電圧レベルを用
いた場合、抵抗分割によって中点電位を出力するように
して平均レベル出力部の構成を非常に簡単なものにする
ことができる。さらに、平均レベル出力部の出力にコン
デンサが設けることでその出力に生じるインパルス性の
ノイズを押さえ、良好な動作にすることができる。
【図１】本発明の一実施例の構成図。
【図２】出力バッファの一例の回路図。
【図３】制御電圧発生部の伝達特性例を示す図。
【図４】本発明の一実施例の構成図。
【図５】従来例の構成図。
１０１…論理演算部１０１ １０２…出力バッファ １０１…制御回路 １１１…平均値検出部 １１２…制御電圧発生部 １１３…平均値検出部 ２２１，２２２…コンデンサ Ｑ，Ｑ’…ディジタル出力信号 Ｄ，Ｄ’…ディジタル入力信号 ＶCS…制御電圧
Claims (4)
- 【請求項１】 互いに反転したディジタル入力信号対を
入力し、前記ディジタル入力信号対に対し予め決められ
た論理演算を行う論理演算部と、 この論理演算部の演算結果を、入力される制御電圧に応
じたレベルで互いに反転したディジタル出力信号対とし
て出力する出力バッファと、 前記ディジタル入力信号対及び前記ディジタル出力信号
対の電圧レベルから前記制御電圧を出力する制御回路と
を備えたことを特徴とする論理回路。 - 【請求項２】 前記制御回路が、前記ディジタル入力信
号対からそのハイレベル及びローレベルの平均電圧レベ
ルを出力する第１の平均レベル出力部と、 前記ディジタル出力信号対からそのハイレベル及びロー
レベルの平均電圧レベルを出力する第２の平均レベル出
力部と、 第１の平均レベル出力部及び第２の平均レベル出力部の
出力に基づき前記制御電圧を出力する制御電圧発生部と
を備えたことを特徴とする請求項１記載の論理回路。 - 【請求項３】 前記第１の平均レベル出力部若しくは前
記第２の平均レベル出力部が、前記ディジタル入力信号
対若しくは前記ディジタル出力信号対を抵抗分割によっ
て中点電位を出力することを特徴とする請求項２記載の
論理回路。 - 【請求項４】 前記第１の平均レベル出力部若しくは前
記第２の平均レベル出力部の出力にコンデンサが設けら
れていることを特徴とする請求項２又は３記載の論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03213955A JP3079522B2 (ja) | 1991-08-26 | 1991-08-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03213955A JP3079522B2 (ja) | 1991-08-26 | 1991-08-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555888A JPH0555888A (ja) | 1993-03-05 |
| JP3079522B2 true JP3079522B2 (ja) | 2000-08-21 |
Family
ID=16647826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03213955A Expired - Fee Related JP3079522B2 (ja) | 1991-08-26 | 1991-08-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3079522B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4728737B2 (ja) * | 2005-08-17 | 2011-07-20 | Ｎｅｃエンジニアリング株式会社 | 振幅制御回路 |
| JP4798618B2 (ja) * | 2006-05-31 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 出力回路および半導体集積回路装置 |
-
1991
- 1991-08-26 JP JP03213955A patent/JP3079522B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0555888A (ja) | 1993-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |