JP3070926B2 - ハ―ドウェア・ビット・コ―ダ - Google Patents
ハ―ドウェア・ビット・コ―ダInfo
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- JP3070926B2 JP3070926B2 JP11125885A JP12588599A JP3070926B2 JP 3070926 B2 JP3070926 B2 JP 3070926B2 JP 11125885 A JP11125885 A JP 11125885A JP 12588599 A JP12588599 A JP 12588599A JP 3070926 B2 JP3070926 B2 JP 3070926B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/08—Code representation by pulse width
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明が属する技術分野】本発明は、符号（コード）化
されたデータの伝送分野に関する。更に詳しくは、本発
明は、伝送されるデータを符号化するために、ソフトウ
ェアに依存することのない別の方法を提供する装置に関
する。更に特定すると、本発明は、伝送されるデータを
符号化するハードウェアに埋め込まれた装置に関する。
ハードウェアとノミナルなプログラミングとを用いるこ
とにより、マイクロコントローラ資源と時間とに依存し
ない、本発明によるハードウェア・ビット・コーダが得
られる。
されたデータの伝送分野に関する。更に詳しくは、本発
明は、伝送されるデータを符号化するために、ソフトウ
ェアに依存することのない別の方法を提供する装置に関
する。更に特定すると、本発明は、伝送されるデータを
符号化するハードウェアに埋め込まれた装置に関する。
ハードウェアとノミナルなプログラミングとを用いるこ
とにより、マイクロコントローラ資源と時間とに依存し
ない、本発明によるハードウェア・ビット・コーダが得
られる。
【０００２】
【従来の技術】コンピュータや電子装置の現代における
応用例は、その複雑性が増大し続けている。そのような
応用例の増大する特徴は、最小の時間とエネルギ必要量
とによる高速データ伝送に重点をおいている。時間及び
エネルギの要求を減少させながらデータ伝送を増大させ
るという解決策を見つけるには、ますます複雑さの増大
するプログラム・ソフトウェアに頼るシステム設計者や
ソフトウェア技術者に要求を突きつけることになる。ソ
フトウェア的な解決を追求することに内在する問題点
は、データ伝送を少しでも増加させると、システム効率
の全体的な減少を生じさせるのが典型的であり、多くの
場合には、システム効率の全体的な減少の方が大きくな
る。要求されているタスクを実行するのに必要な複雑さ
がますます増大するソフトウェアを動かすのに用いなけ
ればならないマイクロコントローラ資源において、容易
に明らかである。マイクロコントローラ資源を多く用い
ると、マイクロコントローラがソフトウェア・ベースの
タスクを達成するのに必要なプログラム・メモリの総量
などの、システムの重要な側面に直接的な影響が及ぶ。
従って、マイクロコントローラ資源の使用は、主たる関
心事である。
応用例は、その複雑性が増大し続けている。そのような
応用例の増大する特徴は、最小の時間とエネルギ必要量
とによる高速データ伝送に重点をおいている。時間及び
エネルギの要求を減少させながらデータ伝送を増大させ
るという解決策を見つけるには、ますます複雑さの増大
するプログラム・ソフトウェアに頼るシステム設計者や
ソフトウェア技術者に要求を突きつけることになる。ソ
フトウェア的な解決を追求することに内在する問題点
は、データ伝送を少しでも増加させると、システム効率
の全体的な減少を生じさせるのが典型的であり、多くの
場合には、システム効率の全体的な減少の方が大きくな
る。要求されているタスクを実行するのに必要な複雑さ
がますます増大するソフトウェアを動かすのに用いなけ
ればならないマイクロコントローラ資源において、容易
に明らかである。マイクロコントローラ資源を多く用い
ると、マイクロコントローラがソフトウェア・ベースの
タスクを達成するのに必要なプログラム・メモリの総量
などの、システムの重要な側面に直接的な影響が及ぶ。
従って、マイクロコントローラ資源の使用は、主たる関
心事である。
【０００３】符号化されたデータ伝送の分野では、デー
タ・ビットを符号化及び復号化するためのソフトウェア
操作の使用が支配的である。すなわち、特定の１ビット
の値（１又は０）を確認するのに、多くの場合、データ
受信機をイネーブルすることが必要である。ビット伝送
レートが増加し続けるにつれて、特に、赤外線／無線周
波数（ＩＲ／ＲＦ）伝送の領域では、受信機がビット値
を認識しなければならない時間の長さは、短縮される。
受信機すなわち何らかの種類の処理システムが入来ビッ
ト値を正確に認識するのを助けるには、その入来ビット
に何らかのよりリーダブル（より読み取り可能）な符号
化された値を割り当てることが必要である。典型的に
は、この符号化された値は、入来ビット値と同等なビッ
ト列（a series of bits）である。この符号化された値
は、プロセッサがデータをデータ・レジスタに書き込む
ときに作成される。次に、データは、選択されたフォー
マットで符号化され、伝送のために、シフトされる。例
えば、データ・ビットがハイ（１）の値である場合に
は、その特定のビット値を定義するのに用いられる例え
ば１０１０などの信号としてそのビットを符号化するた
めに、様々なタイプのプロトコル・ソフトウェアが、開
発されてきている。０１１１などの同様のタイプの対応
するビット列が、ロー（０）の値と同等の波形を発生す
るのに用いられる。波形は、１つのビット値の関数とし
て作成されることがわかる。受信側にある適切な処理シ
ステムは、これら２つの別の波形の間の区別を正確に、
より容易に理解することができるので、入来信号の読み
取りの精度は強化される。同様に、受信側には、符号化
された信号を復号化し処理のために１つのビット値を出
力する手段が存在する。
タ・ビットを符号化及び復号化するためのソフトウェア
操作の使用が支配的である。すなわち、特定の１ビット
の値（１又は０）を確認するのに、多くの場合、データ
受信機をイネーブルすることが必要である。ビット伝送
レートが増加し続けるにつれて、特に、赤外線／無線周
波数（ＩＲ／ＲＦ）伝送の領域では、受信機がビット値
を認識しなければならない時間の長さは、短縮される。
受信機すなわち何らかの種類の処理システムが入来ビッ
ト値を正確に認識するのを助けるには、その入来ビット
に何らかのよりリーダブル（より読み取り可能）な符号
化された値を割り当てることが必要である。典型的に
は、この符号化された値は、入来ビット値と同等なビッ
ト列（a series of bits）である。この符号化された値
は、プロセッサがデータをデータ・レジスタに書き込む
ときに作成される。次に、データは、選択されたフォー
マットで符号化され、伝送のために、シフトされる。例
えば、データ・ビットがハイ（１）の値である場合に
は、その特定のビット値を定義するのに用いられる例え
ば１０１０などの信号としてそのビットを符号化するた
めに、様々なタイプのプロトコル・ソフトウェアが、開
発されてきている。０１１１などの同様のタイプの対応
するビット列が、ロー（０）の値と同等の波形を発生す
るのに用いられる。波形は、１つのビット値の関数とし
て作成されることがわかる。受信側にある適切な処理シ
ステムは、これら２つの別の波形の間の区別を正確に、
より容易に理解することができるので、入来信号の読み
取りの精度は強化される。同様に、受信側には、符号化
された信号を復号化し処理のために１つのビット値を出
力する手段が存在する。
【０００４】
【発明が解決しようとする課題】以上で述べたように、
データの復号化というタスクは、主に、ソフトウェア開
発者にまかされてきた。この理由によって、標準化され
たプロトコルが開発されてきている。特に、任意の与え
られたアプリケーション及びそれに関係する設計仕様を
扱うソフトウェアをプログラマが設計できるようにする
様々なプロトコルが、開発されてきている。そのような
プロトコルには、マンチェスタ、ＰＷＭ、ＮＲＺなどの
モードが含まれる。ソフトウェアを用いることは符号化
されたデータ・ビットを扱う便利な方法ではあるが、ソ
フトウェアの操作には内在的な問題点が存在している。
というのは、そのようにソフトウェアを用いることによ
り、他の機能を犠牲にして、マイクロコントローラ時間
が占有されるからである。マイクロコントローラ資源を
そのように消費することは、更に、これらに限定される
のではないが、互換性の心配やデバッギング問題などの
ソフトウェアに共通の困難を伴う。
データの復号化というタスクは、主に、ソフトウェア開
発者にまかされてきた。この理由によって、標準化され
たプロトコルが開発されてきている。特に、任意の与え
られたアプリケーション及びそれに関係する設計仕様を
扱うソフトウェアをプログラマが設計できるようにする
様々なプロトコルが、開発されてきている。そのような
プロトコルには、マンチェスタ、ＰＷＭ、ＮＲＺなどの
モードが含まれる。ソフトウェアを用いることは符号化
されたデータ・ビットを扱う便利な方法ではあるが、ソ
フトウェアの操作には内在的な問題点が存在している。
というのは、そのようにソフトウェアを用いることによ
り、他の機能を犠牲にして、マイクロコントローラ時間
が占有されるからである。マイクロコントローラ資源を
そのように消費することは、更に、これらに限定される
のではないが、互換性の心配やデバッギング問題などの
ソフトウェアに共通の困難を伴う。
【０００５】以上のますます複雑になるソフトウェア・
ベースの従来技術を鑑みると、データ・ビット符号化へ
のより単純なアプローチが必要となっていることがわか
る。必要なのは、伝送される１又は数ビットのデータを
符号化するソフトウェアに対する必要性を実質的に減少
させる又は除去するような装置である。やはり必要なの
は、マイクロコントローラ資源とは合理的に可能な限り
実質的に独立に動作するような装置である。更に、様々
なプロトコルで符号化されたデータ・ストリームを処理
することができる単独の装置も必要である。更にまた、
プログラミングにノミナルに依存しながらすべてのビッ
ト符号化プロトコルを実質的にエミュレートする装置も
必要である。
ベースの従来技術を鑑みると、データ・ビット符号化へ
のより単純なアプローチが必要となっていることがわか
る。必要なのは、伝送される１又は数ビットのデータを
符号化するソフトウェアに対する必要性を実質的に減少
させる又は除去するような装置である。やはり必要なの
は、マイクロコントローラ資源とは合理的に可能な限り
実質的に独立に動作するような装置である。更に、様々
なプロトコルで符号化されたデータ・ストリームを処理
することができる単独の装置も必要である。更にまた、
プログラミングにノミナルに依存しながらすべてのビッ
ト符号化プロトコルを実質的にエミュレートする装置も
必要である。
【０００６】本発明の目的は、ハードウェアに実質的に
全体として依拠する、データ・ビット符号化へのより単
純なアプローチを提供するビット・コーダ装置を提供す
ることである。本発明の別の目的は、ハードウェアを用
いてソフトウェアの必要性が実質的に解消する程度まで
データを符号化するような装置を提供することである。
本発明の更に別の目的は、マイクロコントローラ資源と
は独立であり、従って、マイクロコントローラ資源を符
号化以外の機能に割り当てるような装置を提供すること
である。本発明の更にまた別の目的は、様々なプロトコ
ルで符号化されたデータ・ストリームを単独で処理する
ことができるような装置を提供することである。また、
この装置のプログラミングは最小に保ちながら、すべて
のビット符号化プロトコルを実質的にエミュレートする
装置を提供することである。
全体として依拠する、データ・ビット符号化へのより単
純なアプローチを提供するビット・コーダ装置を提供す
ることである。本発明の別の目的は、ハードウェアを用
いてソフトウェアの必要性が実質的に解消する程度まで
データを符号化するような装置を提供することである。
本発明の更に別の目的は、マイクロコントローラ資源と
は独立であり、従って、マイクロコントローラ資源を符
号化以外の機能に割り当てるような装置を提供すること
である。本発明の更にまた別の目的は、様々なプロトコ
ルで符号化されたデータ・ストリームを単独で処理する
ことができるような装置を提供することである。また、
この装置のプログラミングは最小に保ちながら、すべて
のビット符号化プロトコルを実質的にエミュレートする
装置を提供することである。
【０００７】
【課題を解決するための手段】本発明によるハードウェ
ア・ビット・コーダ装置は、ＩＲ／ＲＦビット符号化を
発生する専用のハードウェア・ブロックを含む。これ
は、ソフトウェア・プログラマブル（プログラム可能）
であり、ほとんどすべての所望のビット符号化フォーマ
ットをエミュレートするように構成することができる。
このハードウェア・ビット・コーダ装置は、好ましく
は、この装置と関連付けされた一連のメモリ・マップ可
能なレジスタを有する。また、このメモリ・マップ可能
なレジスタは、プログラマブルな信号整形技術を用いる
ことによって、一般的なＲＦビット・フォーマットのハ
ードウェアを介してエミュレーションを生じさせるよう
にリンクが可能であるように、設計されている。２つの
主なレジスタは、第１のパターン・レジスタと第２のパ
ターン・レジスタとである。これらのレジスタは、それ
ぞれが、一意的なプログラマブル・パターンを用いてプ
ログラムされている。第１のパターン・レジスタは、１
であるビット値に対応するビット・パターンを有し、他
方で、第２のパターン・レジスタは、０であるビット値
に対応するビット・パターンを有する。決定レジスタ
が、最初に、プロセッサから、ビットごとに入来データ
を受け取り、次に、２つのパターン・レジスタのどちら
かから、入来ビットを認識する機能として、ビット・パ
ターンの伝送のための出力をトリガする。
ア・ビット・コーダ装置は、ＩＲ／ＲＦビット符号化を
発生する専用のハードウェア・ブロックを含む。これ
は、ソフトウェア・プログラマブル（プログラム可能）
であり、ほとんどすべての所望のビット符号化フォーマ
ットをエミュレートするように構成することができる。
このハードウェア・ビット・コーダ装置は、好ましく
は、この装置と関連付けされた一連のメモリ・マップ可
能なレジスタを有する。また、このメモリ・マップ可能
なレジスタは、プログラマブルな信号整形技術を用いる
ことによって、一般的なＲＦビット・フォーマットのハ
ードウェアを介してエミュレーションを生じさせるよう
にリンクが可能であるように、設計されている。２つの
主なレジスタは、第１のパターン・レジスタと第２のパ
ターン・レジスタとである。これらのレジスタは、それ
ぞれが、一意的なプログラマブル・パターンを用いてプ
ログラムされている。第１のパターン・レジスタは、１
であるビット値に対応するビット・パターンを有し、他
方で、第２のパターン・レジスタは、０であるビット値
に対応するビット・パターンを有する。決定レジスタ
が、最初に、プロセッサから、ビットごとに入来データ
を受け取り、次に、２つのパターン・レジスタのどちら
かから、入来ビットを認識する機能として、ビット・パ
ターンの伝送のための出力をトリガする。
【０００８】ハードウェアにおいて作成された上述のビ
ット・パターン・レジスタを用いることにより、実質的
なプロトコル・ソフトウェアに対する必要性が解消され
る。これが、符号化された信号を伝送する処理システム
を助けることになる。本発明によるハードウェア・ビッ
ト・コーダは、ハードウェアにおいて、クロックを分割
するレジスタの組を提供し、プロセッサからの符号化さ
れた信号の伝搬速度を、伝送に適切な速度まで減速す
る。特に、標準的なクロック・デバイダが、ほとんどす
べてのマイクロコントローラを含む、任意の処理システ
ムにおいて標準的であるシステム・クロックを減速させ
る。プログラマブルなプレスケール・レジスタが、時間
周期を定義することによって、パターニングされている
ビットを読み取ることが許容され伝送のためにシフトさ
れるクロック・サイクルの数を選択することによって、
有効なクロック・レートをオプショナルに追加的に低下
させる。追加的なプログラマブル・レジスタを本発明に
よるコーダに追加し、第１及び第２のパターン・レジス
タの外にシフトされるパターニングされたビット数を選
択し、また、それぞれのパターンから転送される全体的
なビット・パターン長とそれぞれのパターンの転送レー
トとを定義することができる。
ット・パターン・レジスタを用いることにより、実質的
なプロトコル・ソフトウェアに対する必要性が解消され
る。これが、符号化された信号を伝送する処理システム
を助けることになる。本発明によるハードウェア・ビッ
ト・コーダは、ハードウェアにおいて、クロックを分割
するレジスタの組を提供し、プロセッサからの符号化さ
れた信号の伝搬速度を、伝送に適切な速度まで減速す
る。特に、標準的なクロック・デバイダが、ほとんどす
べてのマイクロコントローラを含む、任意の処理システ
ムにおいて標準的であるシステム・クロックを減速させ
る。プログラマブルなプレスケール・レジスタが、時間
周期を定義することによって、パターニングされている
ビットを読み取ることが許容され伝送のためにシフトさ
れるクロック・サイクルの数を選択することによって、
有効なクロック・レートをオプショナルに追加的に低下
させる。追加的なプログラマブル・レジスタを本発明に
よるコーダに追加し、第１及び第２のパターン・レジス
タの外にシフトされるパターニングされたビット数を選
択し、また、それぞれのパターンから転送される全体的
なビット・パターン長とそれぞれのパターンの転送レー
トとを定義することができる。
【０００９】この明細書において定義されるような態様
で結合されたハードウェア・レジスタを用いることによ
り、本発明は、高価であり資源を消費する符号化ソフト
ウェアを用いずに、任意のプロトコルのビット符号化パ
ターンをエミュレートする手段を提供する。
で結合されたハードウェア・レジスタを用いることによ
り、本発明は、高価であり資源を消費する符号化ソフト
ウェアを用いずに、任意のプロトコルのビット符号化パ
ターンをエミュレートする手段を提供する。
【００１０】本発明のこれ以外の目的及び効果は、本発
明による図面に関する以下の説明によって明らかになる
ことを理解すべきである。好適実施例が開示されている
が、これは、限定を意味するものではない。むしろ、こ
こで与えられている一般的な原理は、本発明の範囲の単
なる例示であると考えられ、本発明の範囲から逸脱する
ことなく、多数の変更を行うことができることを理解す
べきである。
明による図面に関する以下の説明によって明らかになる
ことを理解すべきである。好適実施例が開示されている
が、これは、限定を意味するものではない。むしろ、こ
こで与えられている一般的な原理は、本発明の範囲の単
なる例示であると考えられ、本発明の範囲から逸脱する
ことなく、多数の変更を行うことができることを理解す
べきである。
【００１１】
【発明の実施の態様】図１は、本発明によるハードウェ
ア・ビット・コーダ１００の単純化した図解を提供す
る。コーダ１００は、プロセッサ・コアからシステム・
クロック信号ＣＬＫと、データ・ストリームＤＡＴＡ
と、コーダ１００と関連付けされたレジスタの動作を制
御するレジスタ選択（Register Select）コマンドと、
を受け取る制御論理回路１６を含む。コーダ１００は、
符号化されたビット出力（EncodedBit Out）において予
め選択されたフォーマットでコーダ１００からのデータ
伝送速度と関連する内部クロック速度を選択的に固定す
るプレスケール・レジスタ１３を含む。コーダ１００
は、更に、データ・レジスタ１５を含み、その出力は、
第１のカウンタＣ１と第２のカウンタＣ２との出力と共
に、決定レジスタ５０に向けられている。符号化された
ビット出力における出力は、データ・レジスタ１５によ
るデータ値出力によって決定される。本発明の好適実施
例では、データ・レジスタ１５の出力がハイ・ビット値
であるときには、決定レジスタ５０は、カウンタＣ１と
関連するパターンを搬送する。データ・レジスタ１５の
出力がロー・ビット値であるときには、決定レジスタ５
０は、カウンタＣ２と関連するパターンを搬送する。す
なわち、選択されるときに、カウンタＣ１は、Ｘパター
ン・レジスタ１０と関連するパターンに対応する第１の
プログラムされたビット・パターンをシフトする。同様
に、カウンタＣ２は、Ｙパターン・レジスタ１１と関連
するパターンに対応する第２のプログラムされたビット
・パターンをシフトする。
ア・ビット・コーダ１００の単純化した図解を提供す
る。コーダ１００は、プロセッサ・コアからシステム・
クロック信号ＣＬＫと、データ・ストリームＤＡＴＡ
と、コーダ１００と関連付けされたレジスタの動作を制
御するレジスタ選択（Register Select）コマンドと、
を受け取る制御論理回路１６を含む。コーダ１００は、
符号化されたビット出力（EncodedBit Out）において予
め選択されたフォーマットでコーダ１００からのデータ
伝送速度と関連する内部クロック速度を選択的に固定す
るプレスケール・レジスタ１３を含む。コーダ１００
は、更に、データ・レジスタ１５を含み、その出力は、
第１のカウンタＣ１と第２のカウンタＣ２との出力と共
に、決定レジスタ５０に向けられている。符号化された
ビット出力における出力は、データ・レジスタ１５によ
るデータ値出力によって決定される。本発明の好適実施
例では、データ・レジスタ１５の出力がハイ・ビット値
であるときには、決定レジスタ５０は、カウンタＣ１と
関連するパターンを搬送する。データ・レジスタ１５の
出力がロー・ビット値であるときには、決定レジスタ５
０は、カウンタＣ２と関連するパターンを搬送する。す
なわち、選択されるときに、カウンタＣ１は、Ｘパター
ン・レジスタ１０と関連するパターンに対応する第１の
プログラムされたビット・パターンをシフトする。同様
に、カウンタＣ２は、Ｙパターン・レジスタ１１と関連
するパターンに対応する第２のプログラムされたビット
・パターンをシフトする。
【００１２】図２は、本発明によるハードウェア・ビッ
ト・コーダ１００の第２のブロック図を示している。コ
ーダ１００は、４分割サブ回路ＤＩＶを含むが、これ
は、単なる１対のフリップフロップ又はそれ以外のこの
分野の当業者には公知である適切な回路であり、この中
に、システム・クロックＣＬＫが与えられている。ＤＩ
Ｖブロックを介してのこの４分割は、典型的には１ＭＨ
ｚのオーダーで動作しているシステム・クロックを、ｋ
Ｈｚのレンジまでクロック・ダウンするのに必要であ
る。コーダ１００をｋＨｚのレンジで動作させるのが好
ましいために、これが必要となる。しかし、これよりも
低い動作周波数のシステム・クロックは分割を必要とし
ないし、特定のハードウェア及びシステム・タスキング
によっては、４よりも小さな又は大きな分割が要求され
る場合もあることを理解すべきである。しかし、４分割
のサブ回路が用いられると仮定すると、ＤＩＶブロック
からの低減されたクロック信号は、制御論理１６の中に
ルーティングされる。制御論理１６については、図３を
参照しながら、後に論じることとする。
ト・コーダ１００の第２のブロック図を示している。コ
ーダ１００は、４分割サブ回路ＤＩＶを含むが、これ
は、単なる１対のフリップフロップ又はそれ以外のこの
分野の当業者には公知である適切な回路であり、この中
に、システム・クロックＣＬＫが与えられている。ＤＩ
Ｖブロックを介してのこの４分割は、典型的には１ＭＨ
ｚのオーダーで動作しているシステム・クロックを、ｋ
Ｈｚのレンジまでクロック・ダウンするのに必要であ
る。コーダ１００をｋＨｚのレンジで動作させるのが好
ましいために、これが必要となる。しかし、これよりも
低い動作周波数のシステム・クロックは分割を必要とし
ないし、特定のハードウェア及びシステム・タスキング
によっては、４よりも小さな又は大きな分割が要求され
る場合もあることを理解すべきである。しかし、４分割
のサブ回路が用いられると仮定すると、ＤＩＶブロック
からの低減されたクロック信号は、制御論理１６の中に
ルーティングされる。制御論理１６については、図３を
参照しながら、後に論じることとする。
【００１３】更に図２を参照すると、コーダ１００は、
また、Ｘパターン・レジスタ１０を含む。Ｘパターン・
レジスタ１０は、データ・ビット入力ＤＡＴＡにおける
符号化されるシングル・データ・ビット（すなわち、テ
スト・ビット）が１である場合に限り、入力Ａ０を介し
てプログラムされた予め定義されたビット・パターンを
シフト・アウトする。予め定義されたパターンがいった
んシフトアウトされると、Ｘパターン・レジスタ１０に
は、自動的に、予めシフトされた値がリロード（再ロー
ド）される。図２には、Ｙパターン・レジスタ１１も示
されている。Ｘパターン・レジスタ１０の場合によう
に、データ・ビット入力ＤＡＴＡにおける符号化される
シングル・データ・ビットが０である場合に限り、入力
Ａ１を介して構成された、その予め定義されたパターン
が、シフト・アウトされる。Ｙパターン・レジスタのビ
ット列がいったんシフトアウトされると、レジスタ１１
には、自動的に、予めシフトされた値がリロードされ
る。ＤＡＴＡは、ほとんどの処理システムにおいて一般
的であるように、すべてのレジスタにリンクされた標準
的なデータ・バスであることに注意すべきである。
また、Ｘパターン・レジスタ１０を含む。Ｘパターン・
レジスタ１０は、データ・ビット入力ＤＡＴＡにおける
符号化されるシングル・データ・ビット（すなわち、テ
スト・ビット）が１である場合に限り、入力Ａ０を介し
てプログラムされた予め定義されたビット・パターンを
シフト・アウトする。予め定義されたパターンがいった
んシフトアウトされると、Ｘパターン・レジスタ１０に
は、自動的に、予めシフトされた値がリロード（再ロー
ド）される。図２には、Ｙパターン・レジスタ１１も示
されている。Ｘパターン・レジスタ１０の場合によう
に、データ・ビット入力ＤＡＴＡにおける符号化される
シングル・データ・ビットが０である場合に限り、入力
Ａ１を介して構成された、その予め定義されたパターン
が、シフト・アウトされる。Ｙパターン・レジスタのビ
ット列がいったんシフトアウトされると、レジスタ１１
には、自動的に、予めシフトされた値がリロードされ
る。ＤＡＴＡは、ほとんどの処理システムにおいて一般
的であるように、すべてのレジスタにリンクされた標準
的なデータ・バスであることに注意すべきである。
【００１４】本発明によるコーダ１００は、また、選択
可能な入力Ａ２を介してビット周期を選択するようにプ
ログラムされているＢＰＳＥＬＥＣＴレジスタ１２を含
む。すなわち、その中で、特定のビット・パターンがレ
ジスタ１０又はレジスタ１１のどちらかからシフト・ア
ウトされ得るクロック・サイクルの数である。レジスタ
１２のハイ・ニブル（４ビット・グループ）とロー・ニ
ブルとを、最初に、ユーザがプログラムしておくことが
できる。ＢＰＳＥＬＥＣＴレジスタ１２の中では、低い
方の３ビットが高い周期を制御し、低い方の３ビットが
低い周期を制御する。ビット周期は、好ましくは、１か
ら８クロック周期のレンジを有する。もちろん、ビット
周期の継続時間は、システム・クロック速度と、分割器
ＤＩＶの存在又は不存在との関数である。
可能な入力Ａ２を介してビット周期を選択するようにプ
ログラムされているＢＰＳＥＬＥＣＴレジスタ１２を含
む。すなわち、その中で、特定のビット・パターンがレ
ジスタ１０又はレジスタ１１のどちらかからシフト・ア
ウトされ得るクロック・サイクルの数である。レジスタ
１２のハイ・ニブル（４ビット・グループ）とロー・ニ
ブルとを、最初に、ユーザがプログラムしておくことが
できる。ＢＰＳＥＬＥＣＴレジスタ１２の中では、低い
方の３ビットが高い周期を制御し、低い方の３ビットが
低い周期を制御する。ビット周期は、好ましくは、１か
ら８クロック周期のレンジを有する。もちろん、ビット
周期の継続時間は、システム・クロック速度と、分割器
ＤＩＶの存在又は不存在との関数である。
【００１５】コーダ１００は、更に、入力Ａ３を介して
プログラム可能なプレスケール・レジスタ１３を含む。
プレスケール・レジスタ１３は、分割カウンタであり、
好ましくは、２５６分割の能力を有している。従って、
本発明による好適な設計では、ユーザは、Ａ３におい
て、０から２５６までの任意の数値と同等なバイナリ値
を、プレスケール・レジスタ１３にロードし、所望の内
部クロック速度を設定することができる。コーダはま
た、それぞれがＡ４における入力によって定義される３
つの基本的な機能を実行するプログラマブルな制御レジ
スタ１４を含む。第１に、制御レジスタ１４は、コーダ
１００を始動及び停止させるのに用いられる。すなわ
ち、制御論理は、コーダ１００の動作を定義するように
プログラムされ得る。第２に、制御レジスタ１４は、復
号化されるビット・ストリームの所望のフレーム長を選
択するのに用いられる。このフレーム長は、予め定義さ
れている。第３に、制御レジスタ１４は、出力されるデ
ータ・ストリングの長さの関数として、１又は複数のフ
レーム・ストリングを選択するのに用いられる。ほとん
どの場合に、レジスタは、８ビット・レジスタであるこ
とが多い。従って、８ビットよりも大きなデータ・スト
リングが伝送のためにコーダ１００からシフト・アウト
されるときには、制御レジスタ１４は、プロセッサに対
して、第１の組と共にそれに続く１又は複数ビットの組
がシフトされるように告知する。この告知は、好ましく
は、後続のビットの組が、先行の組の最後のビットがシ
フト・アウトされる前にシフトされるように、生じる。
プログラム可能なプレスケール・レジスタ１３を含む。
プレスケール・レジスタ１３は、分割カウンタであり、
好ましくは、２５６分割の能力を有している。従って、
本発明による好適な設計では、ユーザは、Ａ３におい
て、０から２５６までの任意の数値と同等なバイナリ値
を、プレスケール・レジスタ１３にロードし、所望の内
部クロック速度を設定することができる。コーダはま
た、それぞれがＡ４における入力によって定義される３
つの基本的な機能を実行するプログラマブルな制御レジ
スタ１４を含む。第１に、制御レジスタ１４は、コーダ
１００を始動及び停止させるのに用いられる。すなわ
ち、制御論理は、コーダ１００の動作を定義するように
プログラムされ得る。第２に、制御レジスタ１４は、復
号化されるビット・ストリームの所望のフレーム長を選
択するのに用いられる。このフレーム長は、予め定義さ
れている。第３に、制御レジスタ１４は、出力されるデ
ータ・ストリングの長さの関数として、１又は複数のフ
レーム・ストリングを選択するのに用いられる。ほとん
どの場合に、レジスタは、８ビット・レジスタであるこ
とが多い。従って、８ビットよりも大きなデータ・スト
リングが伝送のためにコーダ１００からシフト・アウト
されるときには、制御レジスタ１４は、プロセッサに対
して、第１の組と共にそれに続く１又は複数ビットの組
がシフトされるように告知する。この告知は、好ましく
は、後続のビットの組が、先行の組の最後のビットがシ
フト・アウトされる前にシフトされるように、生じる。
【００１６】内部データ・バスＤＡＴＡからの符号化さ
れたデータの入力と信号Ａ４とは、図１の決定レジスタ
５０を介して、順序の付いた態様の符号化されたデータ
・ストリームのスループットのために、制御レジスタ１
４にルーティングされる。このようにして、任意の所望
のパターンを選択し、コーダ１００が実質的に任意のビ
ット符号化フォーマットをエミュレートできるようにす
ることができる。入力Ａ５を介してプログラム可能であ
るＤＡＴＡレジスタ１５は、データ・ストリームからの
８ビット値を保持しているように示されている。コーダ
１００は、この８ビット値を用いて、定義されている特
定の信号符号化プロトコルに関係するパルス幅変調フォ
ーマットを発生する。もちろん、この構成は、本発明の
基本的な範囲から逸脱することなく、希望するように修
正することが可能である。この場合に、ＤＡＴＡレジス
タ１５のプログラミングを、ここに記載されている他の
レジスタと共に修正し、ユーザが直面している特定の状
況に適するようにすることができる。
れたデータの入力と信号Ａ４とは、図１の決定レジスタ
５０を介して、順序の付いた態様の符号化されたデータ
・ストリームのスループットのために、制御レジスタ１
４にルーティングされる。このようにして、任意の所望
のパターンを選択し、コーダ１００が実質的に任意のビ
ット符号化フォーマットをエミュレートできるようにす
ることができる。入力Ａ５を介してプログラム可能であ
るＤＡＴＡレジスタ１５は、データ・ストリームからの
８ビット値を保持しているように示されている。コーダ
１００は、この８ビット値を用いて、定義されている特
定の信号符号化プロトコルに関係するパルス幅変調フォ
ーマットを発生する。もちろん、この構成は、本発明の
基本的な範囲から逸脱することなく、希望するように修
正することが可能である。この場合に、ＤＡＴＡレジス
タ１５のプログラミングを、ここに記載されている他の
レジスタと共に修正し、ユーザが直面している特定の状
況に適するようにすることができる。
【００１７】図３においては、本発明による制御論理ブ
ロック１６が、回路レベルにおいて詳細に示されてい
る。図３における入力１０ないし１５とＣＬＫとは、図
２における番号付きのブロック１０ないし１５とＣＬＫ
とに対応する。レジスタ１０−１５の出力は、図３に示
されているように、論理ブロック１６への入力１０−１
５である。論理ブロック１６は、Ｘパターン・レジスタ
１０の出力を受け取るＸシフタ２０と、Ｙパターン・レ
ジスタ１１の出力を受け取るＹシフタ２１と、を含む。
Ｘシフタ２０とＹシフタ２１とは、任意の適切なフォー
マットで実現することが可能であるが、これらのシフタ
は、それぞれ、当業者に公知の態様でカスケード・シフ
タを発生するように結合されたフリップフロップの列に
よって作成されるのが好ましい。Ｘシフタ２０は、ＡＮ
ＤゲートＧ５によってトリガされ、レジスタ１０からの
ｘパターン出力のシリアル伝送を出力する。この出力
は、ＡＮＤゲートＧ１に送られる最上位ビットである１
のＤＡＴＡ入力のための符号化に対応する。Ｙシフタ２
１は、ＡＮＤゲートＧ６によってトリガされ、レジスタ
１１からのｙパターン出力のシリアル伝送を出力する。
この出力は、ＡＮＤゲートＧ３に送られる最上位ビット
である０のＤＡＴＡ入力のための符号化に対応する。
ロック１６が、回路レベルにおいて詳細に示されてい
る。図３における入力１０ないし１５とＣＬＫとは、図
２における番号付きのブロック１０ないし１５とＣＬＫ
とに対応する。レジスタ１０−１５の出力は、図３に示
されているように、論理ブロック１６への入力１０−１
５である。論理ブロック１６は、Ｘパターン・レジスタ
１０の出力を受け取るＸシフタ２０と、Ｙパターン・レ
ジスタ１１の出力を受け取るＹシフタ２１と、を含む。
Ｘシフタ２０とＹシフタ２１とは、任意の適切なフォー
マットで実現することが可能であるが、これらのシフタ
は、それぞれ、当業者に公知の態様でカスケード・シフ
タを発生するように結合されたフリップフロップの列に
よって作成されるのが好ましい。Ｘシフタ２０は、ＡＮ
ＤゲートＧ５によってトリガされ、レジスタ１０からの
ｘパターン出力のシリアル伝送を出力する。この出力
は、ＡＮＤゲートＧ１に送られる最上位ビットである１
のＤＡＴＡ入力のための符号化に対応する。Ｙシフタ２
１は、ＡＮＤゲートＧ６によってトリガされ、レジスタ
１１からのｙパターン出力のシリアル伝送を出力する。
この出力は、ＡＮＤゲートＧ３に送られる最上位ビット
である０のＤＡＴＡ入力のための符号化に対応する。
【００１８】更に図３を参照すると、ＢＰＳＥＬＥＣＴ
レジスタ１２からのプログラムされたビット周期は、Ｘ
整合コンパレータ２２とＹ整合コンパレータ２３とにル
ーティングされる。ＸパターンのシフトはＹパターンの
シフトのために定義された周期とは独立であることに注
意すべきである。Ｘ整合コンパレータ２２は、Ｘカウン
タＣ１にも結合されている。ＸカウンタＣ１には、後で
説明するリロード・プレスケール・レジスタ２５と関連
しておりＸ整合コンパレータ２２の中にシフトされるカ
ウンタ値が、ロードされる。Ｙ整合コンパレータ２３
は、ＹカウンタＣ２にも結合されている。ＸカウンタＣ
１の場合と同様に、ＹカウンタＣ２には、リロード・プ
レスケール・レジスタ２５と関連するカウンタ値が、ロ
ードされる。Ｘ整合コンパレータ２２とＹ整合コンパレ
ータ２３との出力は、ＯＲゲートＧ４において合成さ
れ、その出力は、Ｘシフタ２０に対応するＡＮＤゲート
Ｇ５と、Ｙシフタ２１に対応するＡＮＤゲートＧ６とに
伝送される。理解し得るように、この構成によって、ユ
ーザによって選択された所望のビット周期に対するシフ
タ２０及び２１の動作が決定される。
レジスタ１２からのプログラムされたビット周期は、Ｘ
整合コンパレータ２２とＹ整合コンパレータ２３とにル
ーティングされる。ＸパターンのシフトはＹパターンの
シフトのために定義された周期とは独立であることに注
意すべきである。Ｘ整合コンパレータ２２は、Ｘカウン
タＣ１にも結合されている。ＸカウンタＣ１には、後で
説明するリロード・プレスケール・レジスタ２５と関連
しておりＸ整合コンパレータ２２の中にシフトされるカ
ウンタ値が、ロードされる。Ｙ整合コンパレータ２３
は、ＹカウンタＣ２にも結合されている。ＸカウンタＣ
１の場合と同様に、ＹカウンタＣ２には、リロード・プ
レスケール・レジスタ２５と関連するカウンタ値が、ロ
ードされる。Ｘ整合コンパレータ２２とＹ整合コンパレ
ータ２３との出力は、ＯＲゲートＧ４において合成さ
れ、その出力は、Ｘシフタ２０に対応するＡＮＤゲート
Ｇ５と、Ｙシフタ２１に対応するＡＮＤゲートＧ６とに
伝送される。理解し得るように、この構成によって、ユ
ーザによって選択された所望のビット周期に対するシフ
タ２０及び２１の動作が決定される。
【００１９】ゲートＧ５及びＧ６へのそれ以外の入力
は、テスト・フリップフロップＦＦ１から来ていること
に注意すべきである。テスト・フリップフロップＦＦ１
は、ＤＡＴＡレジスタ１５の出力値によってトリガさ
れ、ＯＲゲートＧ４の出力によって、セット／リセット
される。テスト・フリップフロップＦＦ１の反転出力
と、システム・フリップフロップＦＦ３の出力とは、や
はり、ゲートＧ３に伝送される。ゲートＧ１及びＧ３の
出力は、次に、ＯＲゲートＧ２においてＯＲ演算がなさ
れ、コーダ１００がイネーブルされているときには、プ
ロセッサから伝送される符号化されたデータのｘパター
ン又はｙパターンのどちらかであるゲートＧ２からの出
力ＯＵＴが常に存在する。本発明の好適実施例において
は、ほとんどの場合に、ゲートＧ１−Ｇ３が、図１に示
されている決定レジスタを具体化している。
は、テスト・フリップフロップＦＦ１から来ていること
に注意すべきである。テスト・フリップフロップＦＦ１
は、ＤＡＴＡレジスタ１５の出力値によってトリガさ
れ、ＯＲゲートＧ４の出力によって、セット／リセット
される。テスト・フリップフロップＦＦ１の反転出力
と、システム・フリップフロップＦＦ３の出力とは、や
はり、ゲートＧ３に伝送される。ゲートＧ１及びＧ３の
出力は、次に、ＯＲゲートＧ２においてＯＲ演算がなさ
れ、コーダ１００がイネーブルされているときには、プ
ロセッサから伝送される符号化されたデータのｘパター
ン又はｙパターンのどちらかであるゲートＧ２からの出
力ＯＵＴが常に存在する。本発明の好適実施例において
は、ほとんどの場合に、ゲートＧ１−Ｇ３が、図１に示
されている決定レジスタを具体化している。
【００２０】システム・クロックＣＬＫ信号は、図２の
分割器ＤＩＶに対応する４分割の分割器２４の中にルー
ティングされ得る。この信号は、リロード・プレスケー
ル・レジスタ２５において、プレスケール・レジスタ出
力１３と合成され、カウンタＣ１及びＣ２と、シフタ２
０及び２１と、Ｙ整合２３とに与えられるＲＦクロック
信号を生じる。制御レジスタ出力１４は、その制御デー
タ値を、データ・カウンタ２６にルーティングする。デ
ータ・カウンタ２６は、ＯＲゲートＧ４からのビット周
期整合値と合成して、好ましくはＯＲゲートＧ８を介し
てマスタ・フリップフロップＦＦ２に送られる出力を生
じる。同様にして、データ・カウンタの出力２６もま
た、ＡＮＤゲートＧ１０及びＯＲゲートＧ９を介して、
システム・フリップフロップＦＦ３に送られる。システ
ム・フリップフロップＦＦ３は、マスタ・フリップフロ
ップＦＦ２の出力に依存し、ハイ出力値がＡＮＤゲート
Ｇ５を有効にオンさせ、ロー出力値がＡＮＤゲートＧ６
を有効にオンさせるようになっている。次に、コーダ１
００の動作の例の概要を示す。
分割器ＤＩＶに対応する４分割の分割器２４の中にルー
ティングされ得る。この信号は、リロード・プレスケー
ル・レジスタ２５において、プレスケール・レジスタ出
力１３と合成され、カウンタＣ１及びＣ２と、シフタ２
０及び２１と、Ｙ整合２３とに与えられるＲＦクロック
信号を生じる。制御レジスタ出力１４は、その制御デー
タ値を、データ・カウンタ２６にルーティングする。デ
ータ・カウンタ２６は、ＯＲゲートＧ４からのビット周
期整合値と合成して、好ましくはＯＲゲートＧ８を介し
てマスタ・フリップフロップＦＦ２に送られる出力を生
じる。同様にして、データ・カウンタの出力２６もま
た、ＡＮＤゲートＧ１０及びＯＲゲートＧ９を介して、
システム・フリップフロップＦＦ３に送られる。システ
ム・フリップフロップＦＦ３は、マスタ・フリップフロ
ップＦＦ２の出力に依存し、ハイ出力値がＡＮＤゲート
Ｇ５を有効にオンさせ、ロー出力値がＡＮＤゲートＧ６
を有効にオンさせるようになっている。次に、コーダ１
００の動作の例の概要を示す。
【００２１】動作においては、入力ＤＡＴＡに書き込ま
れるデータは、ビットごとに、以上で述べた５つのレジ
スタのそれぞれの中にシフトされる。シフト・インされ
たアクティブ・ビットが１である場合には、Ｘパターン
・レジスタ１０におけるパターンは、Ｇ２の出力ピンか
らシフトされる（最上位ビットから最下位ビットに）。
同様にして、アクティブ・ビットが０である場合には、
Ｙパターン・レジスタ１１におけるパターンは、Ｇ２種
ピンからシフトされる（やはり、最上位ビットから最下
位ビットに）。
れるデータは、ビットごとに、以上で述べた５つのレジ
スタのそれぞれの中にシフトされる。シフト・インされ
たアクティブ・ビットが１である場合には、Ｘパターン
・レジスタ１０におけるパターンは、Ｇ２の出力ピンか
らシフトされる（最上位ビットから最下位ビットに）。
同様にして、アクティブ・ビットが０である場合には、
Ｙパターン・レジスタ１１におけるパターンは、Ｇ２種
ピンからシフトされる（やはり、最上位ビットから最下
位ビットに）。
【００２２】シフトされるパターン・レジスタ１０及び
１１のビット数（最大で８ビット）は、ＢＰＳＥＬＥＣ
Ｔレジスタ１２の下位の６ビットによって決定される。
ＢＸ２からＢＸ０のビットが、Ｘパターン・レジスタ１
０の出力の長さを設定し、他方で、ＢＹ２からＢＹ０の
ビットが、Ｙパターン・レジスタ１１の出力の長さを設
定する。ＤＡＴＡレジスタ１５からシフト・アウトされ
たビット数、すなわち、フレーム長は、制御レジスタ１
４の下位の３ビットによって決定される。プレスケール
・レジスタ１３は、所望のＲＦクロック周波数を選択す
るようにプログラムされた８ビット・レジスタである。
分割器ＤＩＶを用いて４分割された１ＭＨｚのシステム
・クロックに対しては、０．９７６ｋＨｚから２５０ｋ
Ｈｚまでの範囲のＲＦクロック周波数が生じる。プレス
ケール・レジスタ１３がいったんプログラムされると、
所望のＲＦ周波数が、コーダ１００がイネーブルされて
いる限り、又は、この装置に給電されている限り、維持
される。次に掲げる表１は、関係するレジスタにおいて
プログラムされ得るビット値（Ｂｉｔ７−Ｂｉｔ０）の
概要を与える。ここで、レジスタは、Ｘパターン・レジ
スタ、Ｙパターン・レジスタ、ＢＰＳＥＬＥＣＴレジス
タ、プレスケール・レジスタである。
１１のビット数（最大で８ビット）は、ＢＰＳＥＬＥＣ
Ｔレジスタ１２の下位の６ビットによって決定される。
ＢＸ２からＢＸ０のビットが、Ｘパターン・レジスタ１
０の出力の長さを設定し、他方で、ＢＹ２からＢＹ０の
ビットが、Ｙパターン・レジスタ１１の出力の長さを設
定する。ＤＡＴＡレジスタ１５からシフト・アウトされ
たビット数、すなわち、フレーム長は、制御レジスタ１
４の下位の３ビットによって決定される。プレスケール
・レジスタ１３は、所望のＲＦクロック周波数を選択す
るようにプログラムされた８ビット・レジスタである。
分割器ＤＩＶを用いて４分割された１ＭＨｚのシステム
・クロックに対しては、０．９７６ｋＨｚから２５０ｋ
Ｈｚまでの範囲のＲＦクロック周波数が生じる。プレス
ケール・レジスタ１３がいったんプログラムされると、
所望のＲＦ周波数が、コーダ１００がイネーブルされて
いる限り、又は、この装置に給電されている限り、維持
される。次に掲げる表１は、関係するレジスタにおいて
プログラムされ得るビット値（Ｂｉｔ７−Ｂｉｔ０）の
概要を与える。ここで、レジスタは、Ｘパターン・レジ
スタ、Ｙパターン・レジスタ、ＢＰＳＥＬＥＣＴレジス
タ、プレスケール・レジスタである。
【００２３】
【表１】
【００２４】既に述べたように、制御レジスタ１４は、
ハードウェア・ビット・コーダ装置の出力フレーム長を
始動、停止及び選択するのに用いられる。表２に示され
ているこの制御レジスタのデータ・フレーム・ビットＦ
Ｍ２からＦＭ０はプログラムされており、始動（ＳＴＡ
ＲＴ）ビットが設定され、選択されたフレーム長が、ゲ
ートＧ２の出力からシリアルに伝送される。ある例で
は、ある特定の１６進値の制御レジスタ１４へのデータ
書き込みが、動作を開始させる。ＤＡＴＡの最後のビッ
トがＤＡＴＡレジスタ１５の中にシフトされると、「オ
ン」フラグ・ビットＯＦＬＡＧが設定され、これは、デ
ータ・シフト動作がもう少しで終了することを示す。符
号化されるデータの所望のフレームが９ビットよりも大
きい場合には、制御レジスタ１４は、次のフレーム・シ
ーケンスをＤＡＴＡレジスタ１５にリロードし、リセッ
ト・フラグ・ビットＦＲＦＬＡＧがゼロにリセットされ
た直後ではあるがＸパターン・レジスタ１０とＹパター
ン・レジスタ１１とのシフト・シーケンスが終了する前
に、ＳＴＡＲＴビットに書き込みをするように、プログ
ラムされる。これによって、ＯＦＬＡＧはゼロにリセッ
トされ、ハードウェア・ビット・コーダ１００は、動作
を継続する。制御レジスタ１４のビット構成を、次の表
２に示す。
ハードウェア・ビット・コーダ装置の出力フレーム長を
始動、停止及び選択するのに用いられる。表２に示され
ているこの制御レジスタのデータ・フレーム・ビットＦ
Ｍ２からＦＭ０はプログラムされており、始動（ＳＴＡ
ＲＴ）ビットが設定され、選択されたフレーム長が、ゲ
ートＧ２の出力からシリアルに伝送される。ある例で
は、ある特定の１６進値の制御レジスタ１４へのデータ
書き込みが、動作を開始させる。ＤＡＴＡの最後のビッ
トがＤＡＴＡレジスタ１５の中にシフトされると、「オ
ン」フラグ・ビットＯＦＬＡＧが設定され、これは、デ
ータ・シフト動作がもう少しで終了することを示す。符
号化されるデータの所望のフレームが９ビットよりも大
きい場合には、制御レジスタ１４は、次のフレーム・シ
ーケンスをＤＡＴＡレジスタ１５にリロードし、リセッ
ト・フラグ・ビットＦＲＦＬＡＧがゼロにリセットされ
た直後ではあるがＸパターン・レジスタ１０とＹパター
ン・レジスタ１１とのシフト・シーケンスが終了する前
に、ＳＴＡＲＴビットに書き込みをするように、プログ
ラムされる。これによって、ＯＦＬＡＧはゼロにリセッ
トされ、ハードウェア・ビット・コーダ１００は、動作
を継続する。制御レジスタ１４のビット構成を、次の表
２に示す。
【００２５】
【表２】
【００２６】本発明による構造コーダ１００を用いるこ
とによって達成されるビット符号化の特定の例が、次の
単純な例を用いて、図４に示されている。広く知られて
いるプログラミング技術を用いて、ＢＰＳＥＬＥＣＴレ
ジスタ１２に２４Ｈの１６進数を入力すると、結果とし
て、Ｔ＝４ＲＦのビット周期が選択される。０３Ｈとい
う１６進値がＸパターン・レジスタ１０に入力され、０
５Ｈという１６進値がＹパターン・レジスタ１１に入力
される。符号化されるデータＤＡＴＡは、ＤＡＴＡレジ
スタ１５に入力される。ビット７＝７である場合には、
図４の上側の波形が観察される。ビット＝１である場合
には、真ん中の波形が観察される。最後に、２０Ｈとい
う１６進値が制御レジスタ１４に入力され、フレーム長
が選択され、コーダ１００の動作が開始される。
とによって達成されるビット符号化の特定の例が、次の
単純な例を用いて、図４に示されている。広く知られて
いるプログラミング技術を用いて、ＢＰＳＥＬＥＣＴレ
ジスタ１２に２４Ｈの１６進数を入力すると、結果とし
て、Ｔ＝４ＲＦのビット周期が選択される。０３Ｈとい
う１６進値がＸパターン・レジスタ１０に入力され、０
５Ｈという１６進値がＹパターン・レジスタ１１に入力
される。符号化されるデータＤＡＴＡは、ＤＡＴＡレジ
スタ１５に入力される。ビット７＝７である場合には、
図４の上側の波形が観察される。ビット＝１である場合
には、真ん中の波形が観察される。最後に、２０Ｈとい
う１６進値が制御レジスタ１４に入力され、フレーム長
が選択され、コーダ１００の動作が開始される。
【００２７】以上で説明した好適実施例は、本発明の単
なる例示であることを理解すべきである。本発明の設計
上及び使用における多くの変更が、ここで開示された本
発明の意図されている範囲と分野とから逸脱することな
く、冒頭の特許請求の範囲において、可能である。
なる例示であることを理解すべきである。本発明の設計
上及び使用における多くの変更が、ここで開示された本
発明の意図されている範囲と分野とから逸脱することな
く、冒頭の特許請求の範囲において、可能である。
【図１】ここで開示される本発明によるハードウェア・
ビット・コーダの第１の単純化されたブロック図であ
る。
ビット・コーダの第１の単純化されたブロック図であ
る。
【図２】本発明によるハードウェア・ビット・コーダの
第２のブロック図である。
第２のブロック図である。
【図３】図２に示された本発明のハードウェア・ビット
・コーダの制御論理回路の単純化された回路図である。
・コーダの制御論理回路の単純化された回路図である。
【図４】本発明によるハードウェア・ビット・コーダの
動作が開始した後のサンプル・パターンである。
動作が開始した後のサンプル・パターンである。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 5/06 H03K 3/78
Claims (15)
- 【請求項１】 伝送されるデータを符号化する、データ
・バスに結合されているハードウェア・ビット・コーダ
であって、 ａ）データ信号のストリームを前記データ・バスから受
け取るデータ・レジスタと、 ｂ）前記データ・レジスタと、システム・クロックと、
ハードウェア・ビット・コーダの出力とに結合された制
御論理回路と、 ｃ）前記データ・バスと前記制御論理回路との間に結合
されており、データ信号の前記ストリームからのデータ
のハイ値ビットとロー値ビットとに関連付けされた信号
パターンを定義するプログラマブルな手段と、 を備えており、前記プログラマブルな手段には、前記デ
ータがロードされ、前記プログラマブルな手段は、前記
データ・ストリームからのデータのそれぞれのロー値ビ
ットを、ビットの対応する第１の選択可能なパターンを
用いて符号化し、前記データ・ストリームからのデータ
のそれぞれのハイ値ビットを、ビットの対応する第２の
選択可能なパターンを用いて符号化することを特徴とす
るハードウェア・ビット・コーダ。 - 【請求項２】 請求項１記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路と前記システム・ク
ロックとの間に結合されたクロック分割回路を更に備え
ていることを特徴とするハードウェア・ビット・コー
ダ。 - 【請求項３】 請求項２記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路に結合されたビット
周期選択レジスタを更に備えており、前記ビット周期選
択レジスタは、前記第１の選択可能なビット・パターン
と関連する第１の周期と、前記第２の選択可能なビット
・パターンと関連する第２の周期とを定義するように設
計されていることを特徴とするハードウェア・ビット・
コーダ。 - 【請求項４】 請求項３記載のハードウェア・ビット・
コーダにおいて、前記第１及び第２の周期は等しくない
ことを特徴とするハードウェア・ビット・コーダ。 - 【請求項５】 請求項１記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路に結合されたプレス
ケール・レジスタを更に備えており、前記プレスケール
・レジスタは、前記制御論理回路の動作に関連する内部
クロック速度を定義するように設計されていることを特
徴とするハードウェア・ビット・コーダ。 - 【請求項６】 請求項１記載のハードウェア・ビット・
コーダにおいて、前記データ・ストリーム信号からのデ
ータの前記ハイ値ビット及び前記ロー値ビットと関連す
る前記プログラマブルな手段は、前記ハイ値ビットと関
連する第１のメモリ・マップ可能なパターン・レジスタ
と、前記ロー値ビットと関連する第２のメモリ・マップ
可能なパターン・レジスタとを含み、前記第１のパター
ン・レジスタは前記第１の選択可能なビット・パターン
を用いてプログラム可能であり、前記第２のパターン・
レジスタは前記第２の選択可能なビット・パターンを用
いてプログラム可能であることを特徴とするハードウェ
ア・ビット・コーダ。 - 【請求項７】 請求項６記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路は、前記第１のパタ
ーン・レジスタに結合された第１のシフタと、前記第２
のパターン・レジスタに結合された第２のシフタとを含
むことを特徴とするハードウェア・ビット・コーダ。 - 【請求項８】 請求項７記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路に結合されたビット
周期選択レジスタを更に備えており、前記ビット周期選
択レジスタは、前記第１の選択可能なビット・パターン
と関連する第１の周期と、前記第２の選択可能なビット
・パターンと関連する第２の周期とを定義するように設
計されており、前記制御論理回路は、前記ビット周期選
択レジスタに結合された第１のパターン・コンパレータ
と第２のパターン・コンパレータとを更に含むことを特
徴とするハードウェア・ビット・コーダ。 - 【請求項９】 請求項８記載のハードウェア・ビット・
コーダにおいて、前記制御論理回路は、前記第１のパタ
ーン・コンパレータに結合された第１のカウンタと、前
記第２のパターン・コンパレータに結合された第２のカ
ウンタとを更に備えており、前記第１のカウンタと前記
第２のカウンタとは、このハードウェア・ビット・コー
ダの出力に結合されていることを特徴とするハードウェ
ア・ビット・コーダ。 - 【請求項１０】 請求項１記載のハードウェア・ビット
・コーダにおいて、前記制御論理回路に結合されたプロ
グラマブルな制御レジスタを更に備えており、前記プロ
グラマブルなレジスタは、ビット・パターン・フレーム
長を定義するように設計されていることを特徴とするハ
ードウェア・ビット・コーダ。 - 【請求項１１】 請求項１０記載のハードウェア・ビッ
ト・コーダにおいて、前記制御レジスタは、このハード
ウェア・ビット・コーダからシフト・アウトされる符号
化されたデータのフレーム数を定義するように設計され
ていることを特徴とするハードウェア・ビット・コー
ダ。 - 【請求項１２】 伝送されるデータ信号のストリームの
データを符号化する、ハードウェアの使用に実質的に全
体の基礎をおく方法であって、 ａ．データ信号のストリームからのデータをビット・コ
ーダ回路のデータ・レジスタに送るステップであって、
前記ビット・コーダ回路は、符号化されたデータ出力を
含む、ステップと、 ｂ．第１のパターン・レジスタにおいて、データ信号の
前記ストリームからのデータのハイ値ビットと関連する
第１の信号パターンを定義するステップと、 ｃ．第２のパターン・レジスタにおいて、データ信号の
前記ストリームからのデータのロー値ビットと関連する
第２の信号パターンを定義するステップと、 ｄ．前記符号化されたデータ出力から、前記第１の信号
パターン又は前記第２の信号パターンのどちらかを、前
記データ・レジスタへのデータ・ビットがハイ値ビット
であるかロー値ビットであるかの関数として、シフト・
アウトするステップと、 を含むことを特徴とする方法。 - 【請求項１３】 請求項１２記載の方法において、前記
第１の信号パターンと前記第２の信号パターンとは、個
別的に選択可能なビット・パターンであることを特徴と
する方法。 - 【請求項１４】 請求項１３記載の方法において、前記
第１の選択可能なビット・パターンと関連する第１の周
期と、前記第２の選択可能なビット・パターンと関連す
る第２の周期と、を定義するステップを更に含むことを
特徴とする方法。 - 【請求項１５】 請求項１４記載の方法において、前記
第１の選択可能なビット・パターンと前記第２の選択可
能なビット・パターンとの伝送速度と関連した内部クロ
ック速度を定義するステップを更に含むことを特徴とす
る方法。
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