DE19920469C2

DE19920469C2 - Hardwarebitcodierer und Verfahren zum Codieren von Daten

Info

Publication number: DE19920469C2
Application number: DE19920469A
Authority: DE
Inventors: Charles Watts
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1998-05-05
Filing date: 1999-05-04
Publication date: 2002-09-19
Anticipated expiration: 2019-05-05
Also published as: JP3070926B2; JPH11355143A; DE19920469A1; US6043762A

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf das Gebiet co dierter Datenübertragungen. Die vorliegende Erfindung bezieht sich insbesondere auf ein Gerät, um eine Alternative zur Ab hängigkeit von Software zum Codieren von zu übertragenden Da ten zu liefern, und betrifft außerdem insbesondere ein in Hardware verkörpertes Gerät, das die zu übertragenden Daten codiert. Die Verwendung von Hardware und einer Nominalprogram mierung schafft einen Hardwarebitcodierer gemäß der vorliegen den Erfindung, der von Mikrocontroller-Hilfsmitteln und -Zeit unabhängig ist.

Hintergrund der Erfindung

Heutige Anwendungen von Computern und elektronischen Gerä ten nehmen in der Komplexität weiter zu. Verbesserte Lei stungsmerkmale solcher Anwendungen belohnen eine schnelle Da tenübertragung mit minimalen Zeit- und Energieanforderungen. Das Finden der Lösungen für eine gesteigerte Datenübertragung, während Zeit- und Energieanforderungen reduziert sind, stellt weitere Anforderungen an die Systemkonstrukteure und Soft wareingenieure, die auf zunehmend komplizierte Programmier software zurückgreifen. Das mit dem Verfolgen einer Software lösung verbundene Problem besteht darin, daß jeder Steigerung in der Datenübertragung typischerweise durch eine Gesamtabnah me in der Systemeffizienz entgegengewirkt und diese oft aufge hoben wird. Dies ist ohne weiteres bei den Mikrocontroller- Hilfsmitteln einleuchtend, die verwendet werden müssen, um die zunehmend komplizierte Software laufen zu lassen, die erfor derlich ist, um die geforderten Aufgaben auszuführen. Die er höhte Verwendung von Mikrocontroller-Hilfsmitteln beeinflußt direkt entscheidende Aspekte des Systems, wie z. B. den Gesamtumfang des Programmspeichers, der vom Mikrocontroller benötigt wird, um die softwaregestützte Aufgabe auszuführen. Die Ver wendung von Mikrocontroller-Hilfsmitteln ist daher von grund legender Bedeutung.

Auf dem Gebiet der codierten Datenübertragung wird vorwie gend eine Softwaremanipulation verwendet, um Datenbits zu co dieren und zu decodieren. Das heißt, es ist oft notwendig, ei nem Datenempfänger zu ermöglichen, den Wert (1 oder 0) eines speziellen Bits zu bestätigen. Da Bitübertragungsraten insbe sondere auf dem Gebiet von Infrarot/Hochfrequenz-(IR/HF)- Übertragungen ständig zunehmen, wird der Zeitumfang reduziert, der einem Empfänger zur Verfügung steht, um den Bitwert zu er kennen. Um den Empfänger, d. h. eine gewisse Art eines Verar beitungssystems, beim genauen Erkennen eines ankommenden Bit wertes zu unterstützen, ist es notwendig, diesem ankommenden Bit einen etwas lesbareren codierten Wert zuzuweisen. Dieser codierte Wert ist typischerweise eine Folge von Bits, die dem ankommenden Bitwert äquivalent ist. Dieser codierte Wert wurde erzeugt, als ein Prozessor Daten in ein Datenregister schrieb. Die Daten werden dann in einem ausgewählten Format codiert und danach zur Übertragung herausgeschoben. Falls z. B. ein Daten bit einen hohen (1) Wert hat, wurden verschiedene Arten einer Protokollsoftware entwickelt, um dieses Bit als ein Signal zu codieren, wie z. B. 1010, das verwendet wird, um diesen spezi ellen Bitwert zu definieren. Einen ähnlichen Typ einer ent sprechenden Bitfolge, wie z. B. 0111, würde man verwenden, um eine einem niedrigen (0) Wert äquivalente Wellenform zu erzeu gen. Man kann erkennen, daß eine Wellenform als Funktion eines Einzelbitwertes erzeugt wird. Da ein geeignetes Verarbeitungs system am Empfangsende die Unterscheidung zwischen diesen bei den verschiedenen Wellenformen einfacher genau verstehen kann, wird die Genauigkeit des Lesens der ankommenden Signale er höht. Am Empfangsende gibt es entsprechend auch eine Einrichtung zum Decodieren des codierten Signals, um einen Einzelbit wert zum Verarbeiten auszugeben.

Wie angegeben, wurde die Aufgabe, Daten zu codieren, in erster Linie Softwareentwicklern überlassen. Aus diesem Grund wurden standardisierte Protokolle entwickelt. Insbesondere wurde eine Reihe von Protokollen entwickelt, die Programmie rern erlauben, Software zu entwerfen, um mit jeder beliebigen vorgegebenen Anwendung und verwandten Konstruktionsspezifika tionen fertig zu werden. Solche Protokolle schließen Manche ster, PWM, NRZ und andere Betriebsarten ein. Obgleich die Ver wendung von Software eine nützliche Art und Weise ist, um da mit codierte Datenbits zu handhaben, ist eine Softwaremanipu lation inhärent problematisch, da eine solche Software auf Ko sten anderer Funktionen Mikrocontroller-Zeit in Anspruch nimmt. Eine derartige Inanspruchnahme von Mikrocontroller- Hilfsmitteln kommt außerdem zu den Schwierigkeiten hinzu, die für Software üblich sind, wie beispielsweise, nicht aber dar auf beschränkt, Kompatibilitätsbelange und Testfragen.

Bedenkt man den zunehmend komplizierten softwaregestützten Stand der Technik, offenbart sich ein Bedarf an einem einfa cheren Ansatz zur Datenbitcodierung. Es wird ein Gerät benö tigt, das den Bedarf an Software, um ein oder mehr Bits von zu übertragenden Daten zu codieren, wesentlich reduziert oder be seitigt. Es wird auch ein solches Gerät benötigt, das in einem vernünftig möglichen Maß von Mikrocontroller-Hilfsmitteln im wesentlichen unabhängig arbeitet. Ferner benötigt man ein ein zelnes Gerät, das imstande ist, Datenströme zu handhaben, die in einer Vielzahl von Protokollen codiert sind. Weiterhin be nötigt man noch ein Gerät, das im wesentlichen alle Bitcodie rungsprotokolle emuliert, die nominell von der Programmierung abhängig sind.

Stand der Technik

Aus der DE 691 24 242 T2 ist ein Codierverfahren bekannt, mit dem codierte Digitalsignale erzeugt werden, die Eingangs binärsignale mit zwei logischen Zuständen wiedergeben. Hierfür werden in einem eingehenden Binärsignal festgelegte Bitmuster erkannt und in Abhängigkeit der erkannten Bitmuster Codewörter aus einer Codetabelle ausgelesen. Die Codeworttabelle defi niert die Zuordnung der festgelegten Bitmuster mit festgeleg ten Codeworten. Entsprechend den aus der Codetabelle ausgele senen Codewörtern wird ein dem Eingangsbinärsignal entspre chendes codiertes Datensignal erzeugt, wobei die zwei logi schen Zustände des Eingangsbinärsignales jeweils durch eine symmetrische Impulsfolge wiedergegeben werden. Das codierte Datensignal ist insbesondere ein Binärsignal mit zwei Pegeln. Zur Codierung des Eingangsbinärsignales werden Übergänge zwi schen den zwei logischen Zuständen zur Erkennung der Bitmuster verwendet, wobei die zwei logischen Zustände selbst nicht als Informationsträger verwendet werden. Durch die Wahl niedriger und höherer Frequenzen für die symmetrischen Impulsfolgen des codierten Datensignales werden Ausgangssignale erzeugt, die zur Übertragung unter Verwendung von Medien mit begrenzten Bandbreiten besser geeignet sind. Im speziellen werden die Frequenzen der Impulsfolgen so definiert, daß die höhere Fre quenz auf einen Wert eingestellt wird, der der Anzahl der pro Sekunde übertragenen Datenbits dividiert durch 2 Hz ent spricht. Ferner wird die Übergangszeit zwischen den beiden Im pulsfolgen so eingestellt, daß die Lauflängendigitalsumme ei nes codierten Datensignales innerhalb einer Dauer von 3 oder 4 Datenbitintervallen für das Eingangsbinärsignal gleich 0 ist.

Ferner ist aus der DE 691 24 242 D2 ein Codierer zur Durchführung des zuvor beschriebenen Verfahrens bekannt, der einen Codererzeugungsschaltkreis aufweist, mit dem in einem eingehenden Binärsignal die festgelegten Bitmuster erkannt werden. Der Codeerzeugungsschaltkreis weist die Codeworttabel le mit den den festgelegten Bitmustern zugeordneten festgeleg ten Codeworten auf. In Abhängigkeit von erkannten Bitmustern werden aus der Codeworttabelle ausgelesene Codeworte einem Schieberegister zugeführt, das mit einem bistabilen Schalt kreis zum Erzeugen und Ausgeben codierter Digitalsignale ver bunden ist. Der Codeerzeugungsschaltkreis wird mit einer Ra te taktgesteuert, die der Bitrate des eingehenden Binärsigna les entspricht. Demgegenüber werden das Schieberegister und der bistabile Schaltkreis mit einer Rate taktgesteuert, die dem Doppelten der Bitrate des Eingangsbinärsignales ent spricht.

Die US 5,631,592 A beschreibt eine Vorrichtung zum Erfassen und Erzeugen von Pulsen, bei der mittels eines Flankendetek tors Flanken eingehender Signale detektiert werden. In Abhän gigkeit davon, ob ansteigende oder abfallende Flanken detek tiert werden, werden aktuelle Werte eines Taktgebers in Regi ster eingelesen und zuvor eingelesene Werte ausgegeben. Die ausgegebenen Werte charakterisieren Pulse eines eingehenden Signales, wobei die ausgegebenen Werte durch den Taktgeber vorgegeben werden.

Aus der US 5,193,210 A ist ein RF-Empfänger bekannt, bei dem Bitmuster eingehender Trägersignale in entsprechende Signale niedriger und hoher Pegel umwandelt werden.

Die DE 44 25 926 T1 offenbart ein Verfahren und eine Vor richtung zur Codierung von Zusatzinformationen eines digitalen Signales mit einer Folge digitaler Abtastwerte. Zur Codierung wird einem Informationswert der Zusatzinformation ein Bitmu ster zugeordnet, das mindestens den jeweils niedrigstwertigen Bits von mindestens zwei digitalen Abtastwerten des digitalen Signales entspricht. In den mindestens zwei Abtastwerten wer den die mindestens zwei niedrigstwertigen Bits durch das Bit muster ersetzt, wodurch das digitale Signal die Zusatzinforma tionen codiert aufweist.

Aufgabe der Erfindung

Aufgabe der vorliegenden Erfindung ist es, einen Hardwarebitcodierer, so wie ein Verfahren bereitzustellen, die es ermögli chen, Daten eingehender Datensignalströme unter Verwendung verschiedener Bitcodierungsprotokolle zu codieren. Insbesonde re soll es die vorliegende Erfindung ermöglichen, im wesentli chen alle Bitcodierungsprotokolle mit minimaler Programmie rung, d. h. im wesentlichen hardwarebasiert, zu emulieren.

Diese Aufgabe wird durch den Hardwarebitcodierer gemäß Patentanspruch 1 und durch das Verfahren gemäß Patentanspruch 12 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Kurzbeschreibung der Erfindung

Das Hardwarebitcodierergerät der vorliegenden Erfindung enthält einen fest zugeordneten Hardwareblock zum Erzeugen ei ner IR/HF-Bitcodierung. Es ist softwareprogrammierbar und kann konfiguriert werden, um beinahe jedes gewünschte Bitcodie rungsformat zu emulieren. Das Hardwarebitcodierergerät weist vorzugsweise eine Reihe von speicheradressierbaren bzw. spei cherabbildbaren Registern auf, die ihm zugeordnet und konstru iert sind, um so verknüpft zu werden, daß eine Emulation durch Hardware üblicher HF-Bitformate durch Verwenden einer program mierbaren Signalformtechik erzeugt wird. Die beiden Hauptregi ster sind ein erstes Musterregister und ein zweites Musterre gister. Jedes dieser Register ist mit einem eindeutigen pro grammierbaren Muster programmiert. Das erste Musterregister weist ein Bitmuster entsprechend einem Bitwert 1 auf, während das zweite Musterregister ein Bitmuster entsprechend einem Bitwert 0 aufweist. Ein Entscheidungsregister empfängt zuerst vom Prozessor Bit für Bit ankommende Daten und löst als Funk tion eines Erkennens des ankommenden Bits das Ausgeben für ei ne Übertragung des Bitmusters von einem der beiden Musterregi ster aus.

Die Verwendung von in Hardware geschaffenen Registern für bekannte Bitmuster beseitigt den Bedarf an wesentlicher Proto kollsoftware. Dies unterstützt das Verarbeitungssystem, das das codierte Signal übertragen soll. Der Hardwarebitcodierer der vorliegenden Erfindung sieht in Hardware einen taktteilen den Satz von Registern vor, um die Abgaberate des codierten Signals vom Prozessor auf eine für eine Übertragung geeignete Rate zu verlangsamen. Im einzelnen reduziert ein Standardtakt teiler den Systemtakt, der in jedem beliebigen Verarbeitungs system einschließlich nahezu jedes Mikrocontrollers ein Stan dard ist. Ein programmierbares Frequenzteilung-Register (engl. prescale register) sorgt für ein wahlfreies zusätzliches Ver langsamen der effektiven Taktrate, indem durch die Auswahl der Anzahl von Taktzyklen die Zeitspanne definiert wird, die zum Lesen des Bitmusters zulässig ist, die für eine Übertragung herausgeschoben werden. Zusätzliche programmierba re Register können dem Codierer der vorliegenden Erfindung hinzugefügt werden, um eine Auswahl der Anzahl von Bits zu ermöglichen, die aus den ersten und zweiten Musterre gistern herausgeschoben werden sollen, sowie um die gesamte Bitmusterlänge, die von jedem Muster übertragen werden soll, und die Übertragungsrate jedes Musters zu definieren.

Durch die Verwendung der in der hierin zu definierenden Art und Weise gekoppelten Hardwareregister liefert die vorliegende Erfindung ohne eine teure und Hilfsmittel in Anspruch nehmende Codierungssoftware eine Einrichtung zum Emulieren von Bitco dierungsmustern jedes beliebigen Protokolls.

Kurzbeschreibung der Figuren

Ein Ausführungsbeispiel eines Hardwarebitcodierers und ei nes Verfahrens zum Codieren von Daten eines Stroms von Daten signalen wird im folgenden anhand schematischer Zeichnungen beschrieben. Es zeigen:

Fig. 1 ein erstes vereinfachtes Blockdiagramm des Hardwa rebitcodierers der vorliegenden Erfindung, der im Kontext dar gestellt ist;

Fig. 2 ein zweites Blockdiagramm des Hardwarebitcodierers der vorliegenden Erfindung;

Fig. 3 ein vereinfachtes schematisches Diagramm der Schal tungsanordnung einer Steuerlogik des Hardwarebitcodierers der vorliegenden Erfindung, wie er in Fig. 2 gezeigt ist; und

Fig. 4 ein Abtastmuster, nachdem eine Operation des Hard warebitcodierers der vorliegenden Erfindung begonnen hat.

Beschreibung bevorzugter Ausführungsformen

Fig. 1 liefert eine vereinfachte Veranschaulichung eines Hardwarebitcodierers 100 der vorliegenden Erfindung. Der Co dierer 100 enthält eine Steuerlogikschaltung 16, um von einem Prozessorkern ein Systemtaktsignal CLK, einen Datenstrom DATEN und Register-Auswahl-Befehle zu empfangen, die auf eine Steu eroperation von dem Codierer 100 zugeordneten Registern ge richtet sind. Der Codierer 100 enthält ein VORSKALIERUNG- bzw. FREQUENZTEILUNG-Register 13 zum auswählbaren Festlegen einer internen Taktrate, die mit der Rate einer Datenübertragung aus dem Codierer 100 bei "Codierte-Bit-Ausgabe" in einem vorausge wählten Format zugeordnet ist. Der Codierer 100 enthält ferner ein DATEN-Register 15, dessen Ausgabe zusammen mit den Ausga ben eines ersten Zählers C1 und eines zweiten Zählers C2 zu einem Entscheidungsregister 50 geleitet wird. Die Ausgabe bei "Codierte-Bit-Ausgabe" wird durch den Datenwert bestimmt, der durch das DATEN-Register 15 ausgegeben wird. In der bevorzug ten Ausführungsform der vorliegenden Erfindung wird, wenn die Ausgabe des DATEN-Registers 15 ein hoher Bitwert ist, das Ent scheidungsregister 50 das dem Zähler C1 zugeordnete Muster liefern. Wenn das DATEN-Register 15 einen niedrigen Bitwert ausgibt, liefert das Entscheidungsregister 50 das Muster des zweiten Zählers C2. Das heißt, wenn ausgewählt, schiebt der Zähler C1 ein erstes programmiertes Bitmuster entsprechend ei nem Muster heraus, das dem X-MUSTER-Register 10 zugeordnet ist. Der Zähler C2 schiebt entsprechend ein zweites programmiertes Bitmuster heraus, das einem mit einem Y-MUSTER- Register 11 zugeordneten Muster entspricht.

Fig. 2 zeigt ein zweites Blockdiagramm des Hardwarebitco dierers 100 gemäß der vorliegenden Erfindung. Der Codierer 100 kann eine eine Frequenz viertelnde Teilschaltung DIV enthal ten, die einfach ein Paar Flipflops oder irgendeine andere ge eignete, dem Fachmann bekannte Schaltungsanordnung sein kann, in die der Systemtakt CLK geleitet wird. Diese Teilung durch Vier über den DIV-Block ist erforderlich, um einen Systemtakt, der typischerweise in der Größenordnung von 1 MHz arbeitet, in den kHz-Bereich herunterzubringen. Dies ist wünschenswert, weil der Codierer 100 vorzugsweise im kHz-Bereich betrieben wird. Es versteht sich jedoch, daß ein Systemtakt mit niedri gerer Arbeitsfrequenz keine Teilung erfordern kann oder in Ab hängigkeit von der speziellen Hardware und Systemaufgabenbear beitung eine Teilung um weniger oder mehr als Vier erfordern kann. Nimmt man jedoch an, daß eine durch Vier teilende Teil schaltung verwendet wird, wird dann das reduzierte Taktsignal von dem DIV-Block in eine Steuerlogik 16 geleitet. Die Steuer logik 16 wird später mit Verweis auf Fig. 3 diskutiert.

Nach Fig. 2 enthält ferner der Codierer 100 auch das X- MUSTER-Register 10. Das X-MUSTER-Register 10 arbeitet, um ein vordefiniertes Bitmuster herauszuschieben, das über einen Ein gang A0 programmiert wurde, falls und nur falls ein zu codie rendes Einzeldatenbit (d. h. das Testbit) am Datenbiteingang DATEN "1" ist. Ist das vordefinierte Muster einmal herausge schoben, wird das X-MUSTER-Register 10 automatisch mit dem vorgeschobenen Wert neu geladen. Das Y-MUSTER-Register 11 ist ebenfalls in Fig. 2 gezeigt. Wie bei dem X-MUSTER-Register 10 wird sein über einen Eingang A1 konfiguriertes vordefiniertes Muster herausgeschoben, falls und nur falls das zu codierende Einzeldatenbit am Datenbiteingang DATEN "0" ist. Ist die Bit folge des Y-MUSTER-Registers 11 einmal herausgeschoben, wird. das Register 11 automatisch mit dem vorgeschobenen Wert nachgeladen. Es ist besonders zu erwähnen, daß DATEN ein Standard datenbus ist, der mit allen Registern verknüpft ist, wie es in den meisten Verarbeitungssystemen üblich ist:
Der Codierer 100 der vorliegenden Erfindung enthält auch ein BPAUSWAHL-Register 12, das über einen auswählbaren Eingang A2 programmiert ist, um eine Bitperiode auszuwählen, d. h. die Anzahl Taktzyklen, innerhalb denen ein spezielles Bitmuster aus entweder dem Register 10 oder dem Register 11 herausge schoben werden kann. Ein hohes Halbbyte (Vier-Bit-Gruppe) und ein niedriges Halbbyte des Registers 12 können anfangs durch den Benutzer programmiert werden. Innerhalb des BPAUSWAHL- Registers 12 steuern die niedrigeren 3 Bits die hohe Periode, und die niedrigeren 3 Bits steuern die niedrige Periode. Die Bitperiode reicht vorzugsweise von 1 bis 8 Taktperioden. Na türlich ist die Dauer der Bitperiode eine Funktion der System taktrate und des Vorhandenseins oder Fehlens des Teilers DIV.

Der Codierer 100 enthält ferner das FREQUENZTEILUNG- Register 13, das durch einen Eingang A3 programmierbar ist. Das FREQUENZTEILUNG-Register 13 ist ein Teilungszähler (engl. divide-by counter), vorzugsweise mit der Fähigkeit durch 256 zu teilen. In der vorzuziehenden Konstruktion der vorliegenden Erfindung kann somit der Benutzer bei A3 einen einer beliebi gen Zahl zwischen 0 und 256 äquivalenten Binärwert in das FREQUENZTEILUNG-Register 13 laden, um eine gewünschte interne Taktrate einzustellen. Der Codierer kann auch ein programmier bares STEUERUNG-Register 14 enthalten, das drei primäre Funk tionen ausführt, von denen jede durch eine Eingabe bei A4 de finiert ist. Zuerst wird das STEUERUNG-Register 14 verwendet, um den Codierer 100 zu starten und zu stoppen. Das heißt, eine Steuerlogik kann programmiert werden, um den Betrieb des Co dierers 100 zu definieren. Zweitens wird das STEUERUNG- Register 14 verwendet, um die gewünschte Rahmenlänge des zu codierenden Bitstroms auszuwählen, die vordefiniert ist. Drit tens wird das STEUERUNG-Register 14 verwendet, um entweder einzelne oder mehrere Rahmenketten als Funktion der Länge der auszugebenden Datenkette auszuwählen. In den meisten Fällen werden die Register wahrscheinlich Acht-Bit-Register sein. Wenn für eine Übertragung aus dem Codierer 100 Datenketten mit mehr als acht Bits herausgeschoben werden sollen, signalisiert deshalb das STEUERUNG-Register 14 dem Prozessor, daß ein oder mehr folgende Sätze von Bits zusammen mit dem ersten Satz ver schoben werden sollen. Dieses Signalisieren findet vorzugswei se derart statt, daß der folgende Satz von Bits vor einem Her ausschieben des letzten Bits des vorherigen Satzes verschoben wird.

Eine Eingabe codierter Daten von einem internen Datenbus DATEN und ein Signal A4 werden über das Entscheidungsregister 50 von Fig. 1 für einen Durchsatz des codierten Datenstroms in einer geordneten Art und Weise zum STEUERUNG-Register 14 geleitet. Auf diese Weise kann jedes beliebige gewünschte Mu ster so ausgewählt werden, daß der Codierer 100 im wesentli chen jedes Bitcodierungsformat emulieren kann. Ein über einen Eingang A5 programmierbares DATEN-Register 15 ist dargestellt, das einen 8-Bit-Wert aus dem Datenstrom hält. Der Codierer 100 verwendet diesen 8-Bit-Wert, um ein Pulsbreitenmodulationsfor mat zu erzeugen, das auf das definierte spezielle Signalcodie rungsprotokoll bezogen ist. Diese Konfiguration kann natürlich nach Wunsch abgewandelt werden, ohne vom primären Umfang der Erfindung abzuweichen, insofern als eine Programmierung des DATEN-Registers 15 wie bei den anderen hierin beschriebenen Registern abgewandelt werden kann, um der speziellen Situation zu entsprechen, auf die der Benutzer trifft.

In Fig. 3 ist der Steuerlogikblock 16 der vorliegenden Er findung auf der Schaltungsebene ausführlich dargestellt. Ein gänge 10 bis 15 und CLK in Fig. 3 entsprechen den numerierten Blöcken 10 bis 15 und CLK in Fig. 2. Die Ausgänge der Regi ster 10-15 sind tatsächlich die Eingänge 10-15 zum Logikblock 16, wie in Fig. 3 gezeigt ist. Der Logikblock 16 enthält einen X-Schieber 20, der die Ausgabe des X-MUSTER-Registers 10 empfängt, und einen Y-Schieber 21, der die Ausgabe des Y- MUSTER-Registers 11 empfängt. Obgleich der X-Schieber 20 und der Y-Schieber 21 in jedem geeigneten Format verkörpert sein können, werden sie jeweils vorzugsweise durch eine Reihe ge koppelter Flipflops geschaffen, um in einer dem Fachmann bekannten Art und Weise kaskadierende bzw. stufenförmige Schieber (engl. cascading shifters) herzustellen. Der X- Schieber 20 wird durch ein UND-Gatter G5 ausgelöst, um eine serielle Übertragung der X-Musterausgabe vom Register 10 ent sprechend der Codierung für eine DATEN-Eingabe 1 auszugeben, die mit dem höchstwertigen Bit zuerst an ein UND-Gatter G1 ab gegeben wird. Der Y-Schieber 21 wird durch ein UND-Gatter G6 ausgelöst, um eine serielle Übertragung der Y-Musterausgabe vom Register 11 entsprechend der Codierung für eine DATEN- Eingabe 0 auszugeben, die mit dem höchstwertigen Bit zuerst an ein UND-Gatter G3 abgegeben wird.

Weiter nach Fig. 3 wird die programmierte Bitperiode von dem BPAUSWAHL-Register 12 zu einem X-Abgleichkomparator 22 und zu einem Y-Abgleichkomparator 23 geleitet. Es ist besonders zu erwähnen, daß die Periode des Verschiebens des X-Musters von der für das Verschieben des Y-Musters definierten Periode un abhängig sein kann. Der X-Abgleichkomparator 22 ist auch mit einem X-Zähler C1 gekoppelt. Der X-Zähler C1 wird mit Zähler werten geladen, die einem hierin zu beschreibenden Nachlade- Frequenzteilung-Register 25 zugeordnet sind und in den X- Abgleichkomparator 22 verschoben werden. Der Y-Abgleich komparator 23 ist ebenfalls mit einem Y-Zähler C2 verbunden. Wie beim X-Zähler C1 wird der Y-Zähler C2 mit Zählerwerten ge laden, die dem Nachlade-Frequenzteilung-Register 25 zugeordnet sind. Ausgaben des X-Abgleichkomparators 22 und des Y- Abgleichkomparators 23 werden in einem ODER-Gatter G4 kombi niert, dessen Ausgabe zu einem dem X-Schieber 20 entsprechen den UND-Gatter G5 und zu einem dem Y-Schieber 21 entsprechenden UND-Gatter G6 übertragen wird. Wie man sehen kann, be stimmt diese Anordnung den Betrieb der Schieber 20 und 21 in bezug auf die durch den Benutzer gewählte gewünschte Bitperi ode.

Es ist besonders zu erwähnen, daß die restlichen Eingaben in die Gatter G5 und G6 vom Testflipflop FF1 kommen. Das Test flipflop FF1 wird durch den Ausgabewert des DATEN-Registers 15 ausgelöst und durch die Ausgabe des ODER-Gatters G4 einge stellt/zurückgesetzt. Die invertierte Ausgabe des Test flipflops FF1 und die Ausgabe eines Systemflipflops FF3 werden ebenfalls zum Gatter G3 übertragen. Die Ausgaben der Gatter G1 und G3 werden dann zusammen bei einem ODER-Gatter G2 ODER- verarbeitet, so daß, wenn der Codierer 100 freigegeben ist, immer eine Ausgabe AUS vom Gatter G2 vorliegen wird, die ent weder das X-Muster oder das Y-Muster codierter Daten ist, die vom Prozessor übertragen werden sollen. In der bevorzugten Ausführungsform der vorliegenden Erfindung verkörpern die Gat ter G1-G3 größtenteils das in Fig. 1 gezeigte Entscheidungs register 50.

Das Systemtaktsignal CLK, das in einen dem Teiler DIV von Fig. 2 entsprechenden, durch Vier teilenden Teiler 24 gelei tet werden kann, wird mit der Ausgabe 13 des FREQUENZTEILUNG- Registers beim Nachlade-Frequenzteilung-Register 25 kombi niert, um das den Zählern C1 und C2, den Schiebern 20 und 21 und dem Y-Abgleichkomparator 23 zugeführte HF-Taktsignal zu erzeugen. Der Ausgang des STEUERUNG-Registers 14 leitet seinen Steuerdatenwert zu einem Datenzähler 26, der mit dem Bitperi oden-Abgleichwert vom ODER-Gatter G4 kombiniert, um eine Aus gabe zu erzeugen, die vorzugsweise durch ein ODER-Gatter G8 zu einem Hauptflipflop FF2 geleitet wird. Die Ausgabe des Daten zählers 26 wird ebenfalls entsprechend über ein UND-Gatter G10 und ODER-Gatter G9 zu einem Systemflipflop FF3 geleitet. Der Betrieb des Systemflipflops FF3 ist ebenfalls von der Ausgabe des Hauptflipflops FF2 abhängig, so daß ein HOCH-Ausgabewert das UND-Gatter G5 tatsächlich einschaltet, während ein NIEDRIG-Ausgabewert das UND-Gatter G6 tatsächlich einschaltet. Es folgt eine Zusammenfassung eines Beispiels der Operation des Codierers 100.

Im Betrieb werden in den Eingang DATEN geschriebene Daten Bit für Bit in jedes der fünf bekannten Register geschoben. Falls das eingeschobene aktive Bit 1 ist, wird das Muster in dem X-MUSTER-Register 10 aus dem G2-Ausgangspin bzw. -anschluß herausgeschoben (höchstwertiges Bit bis niedrigstwertiges Bit). Falls das aktive Bit 0 ist, wird entsprechend das Muster in dem Y-MUSTER-Register 11 aus dem G2-Ausgangsanschluß her ausgeschoben (wieder höchstwertiges Bit bis niedrigstwertiges Bit).

Die Anzahl von Bits der Musterregister 10 und 11, die ver schoben werden (8 Bits maximal), ist durch die niedrigeren sechs Bits des BPAUSWAHL-Registers 12 bestimmt. Die Bits BX2 bis BX0 legen die Länge der Ausgabe des X-MUSTER-Registers 10 fest, während die Bits BY2 bis BY0 die Länge der Ausgabe des Y-MUSTER-Registers 11 festlegen. Die Anzahl von aus dem DATEN- Register 15 herausgeschobenen Bits, d. h. die Rahmenlänge, ist durch die niedrigeren drei Bits des STEUERUNG-Registers 14 be stimmt. Das FREQUENZTEILUNG-Register 13 ist ein 8-Bit- Register, das programmiert ist, um die gewünschte HF-Takt frequenz auszuwählen. Für einen Systemtakt von 1 MHz, der durch einen Teiler DIV durch Vier geteilt wurde, wird eine HF- Taktfrequenz erzeugt, die zwischen 0,976 kHz bis 250 kHz liegt. Ist das FREQUENZTEILUNG-Register 13 einmal program miert, wird die gewünschte HF-Frequenz so lange beibehalten, wie der Codierer 100 freigegeben ist, oder so lange, wie das Gerät mit Energie versorgt wird. Tabelle 1 liefert eine Zusam menfassung der Bitwerte, die in den relevanten Registern pro grammiert werden können.

TABELLE 1

Wie betont wurde, wird das STEUERUNG-Register 14 verwendet, um zu starten, zu stoppen und die Ausgaberahmenlänge des Hard warebitcodierergeräts auszuwählen. Sind einmal in Tabelle 2 gezeigte Datenrahmenbits FM2 bis FM0 dieses Registers program miert und ist ein START-Bit gesetzt, wird die ausgewählte Rah menlänge aus dem Ausgang des Gatters G2 seriell übertragen. In einem Beispiel wird ein Datenschreiben irgendeines speziellen Hexadezimalwertes in das STEUERUNG-Register 14 eine Operation starten. Wenn das letzte Bit der DATEN in das DATEN-Register 15 verschoben ist, wird ein Flag-"AN"-Bit OFLAG gesetzt, das anzeigt, daß eine Datenschiebeoperation gerade abgeschlossen wird. Falls der gewünschte Rahmen von zu codierenden Daten größer als 8 Bits ist, wird das STEUERUNG-Register 14 program miert werden, um das DATEN-Register 15 mit der nächsten Rah mensequenz nachzuladen und das START-Bit zu schreiben, unmittel bar nachdem ein Rücksetz-Flag-Bit FRFLG auf Null zurückgesetzt ist, jedoch bevor die Verschiebungssequenzen des X-MUSTER- Registers 10 und des Y-MUSTER-Registers 11 abgeschlossen sind. Dies wird das OFLAG auf Null zurücksetzen, und der Hardware bitcodierer 100 wird weiter arbeiten. Die Bitanordnung des STEUERUNG-Registers 14 ist in Tabelle 2 gezeigt.

TABELLE 2

Ein spezielles Beispiel einer Bitcodierung, die durch die Verwendung des so aufgebauten Codierers 100 der vorliegenden Erfindung erreicht wird, ist in Fig. 4 in bezug auf das fol gende einfache Beispiel dargestellt. Unter Verwendung bekann ter Programmierverfahren hat eine Hexadezimaleingabe 24H in das BPAUSWAHL-Register 12 die Auswahl einer Bitperiode T = 4HF zur Folge. Ein Hexadezimalwert 03H wird in das X-MUSTER- Register 10 eingegeben, und ein Wert 05H wird in das Y-MUSTER- Register 11 eingegeben. Die zu codierenden Daten DATEN werden in das DATEN-Register 15 eingegeben. Falls Bit 7 = 0 ist, wird dann die obere Wellenform von Fig. 4 beobachtet. Falls Bit 7 = 1 ist, wird dann die mittlere Wellenform beobachtet. Schließlich wird ein Hexadezimalwert 20H in das STEUERUNG- Register 14 eingegeben, um die Rahmenlänge auszuwählen und den Betrieb des Codierers 100 zu starten.

Claims

1. Hardwarebitcodierer (100), der mit einem Datenbus gekoppelt ist, zum Codieren von zu übertragenden Daten, mit:
einem Datenregister (15) zum Empfangen eines Stroms von Da tensignalen vom Datenbus,
einer Steuerlogikschaltung (16), die mit dem Datenregister (15) und einem Systemtakt (CLK) verbunden ist, und
einer Einrichtung, die mit den Daten geladen wird, zum Defi nieren von Signalmustern, die einem Bit mit hohem Wert (1) und einem Bit mit niedrigem Wert (0) von Daten aus dem Strom von Datensignalen zugeordnet sind, wobei die Ein richtung zwischen dem Datenbus und der Steuerlogikschaltung (16) angeschlossen ist,
dadurch gekennzeichnet, daß
die Steuerlogikschaltung (16) mit einem Ausgang des Hardwa rebitcodierers (100) verbunden ist,
die Einrichtung zum Definieren von Signalmustern progammier bar ist, und
die Einrichtung zum Definieren von Signalmustern jedes Bit mit niedrigem Wert (0) von Daten aus dem Datenstrom mit einem ersten auswählbaren Muster von Bits und jedes Bit mit hohem Wert (1) von Daten aus dem Datenstrom mit einem zweiten aus wählbaren Muster von Bits codiert.

2. Hardwarebitcodierer nach Anspruch 1, mit einer zwischen der Steuerlogikschaltung (16) und dem Systemtakt (CLK) gekoppelten Taktteilungsschaltung (DIV).

3. Hardwarebitcodierer nach Anspruch 2, mit einem Bitperiode-Auswahlregister (12), das mit der Steuerlogik schaltung (16) gekoppelt ist, wobei das Bitperiode-Auswahl register (12) dafür ausgelegt ist, eine erste Bitperiode, die dem er sten auswählbaren Muster von Bits zugeordnet ist, und eine zweite Bitperiode, die dem zweiten auswählbaren Muster von Bits zugeordnet ist zu definieren.

4. Hardwarebitcodierer nach Anspruch 3, bei dem die erste Bitperiode und die zweite Bitperiode nicht gleich sind.

5. Hardwarebitcodierer nach Anspruch 1, mit einem mit der Steuerlogikschaltung (16) verbundenen Frequenz teilung-Register (13) zum Definieren einer internen Taktrate, die einem Betrieb der Steuerlogikschaltung (16) zugeordnet ist.

6. Hardwarebitcodierer nach Anspruch 1, bei dem die programmierbare Einrichtung zum Definieren von Signalmu stern, die dem Bit mit hohem Wert (1) und dem Bit mit niedrigem Wert (0) von Daten aus dem Datensignalstrom zugeordnet sind, ein erstes speicherabbildbares Musterregister (10), das dem Bit mit hohem Wert (1) zugeordnet ist, und ein zweites speicherabbild bares Musterregister (11), das dem Bit mit niedrigem Wert (0) zugeordnet ist, aufweist, wobei das erste Musterregister (10) mit dem ersten auswählbaren Muster von Bits programmierbar ist und das zweite Musterregister (11) mit dem zweiten auswählbaren Muster von Bits programmierbar ist.

7. Hardwarebitcodierer nach Anspruch 6, bei dem die Steuerlogikschaltung (16) einen mit dem ersten Musterregi ster (10) verbundenen ersten Schieber (20) und einen mit dem zweiten Musterregister (11) verbundenen zweiten Schieber (22) aufweist.

8. Hardwarebitcodierer nach Anspruch 7, mit einem mit der Steuerlogikschaltung (16) verbundenen Bitperiode- Auswahlregister (12) zum Definieren einer dem ersten auswählba ren Muster von Bits zugeordneten ersten Bitperiode und einer dem zweiten auswählbaren Muster von Bits zugeordneten zweiten Bitperiode, wobei die Steuerlogikschaltung (16) einen Komparator (22) für das erste Muster und einen Komparator (23) für das zweite Muster aufweist, die mit dem Bitperiode-Auswahlregister (12) verbunden sind.

9. Hardwarebitcodierer nach Anspruch 8, bei dem die Steuerlogikschaltung (16) einen mit dem Komparator (22) für das erste Muster verbundenen ersten Zähler (C1) und einen mit dem Komparator (23) für das zweite Muster verbundenen zweiten Zähler (C2) aufweist, wobei der erste Zähler (C1) und der zwei te Zähler (C2) mit dem Ausgang des Hardwarebitcodierers (100) verbunden sind.

10. Hardwarebitcodierer nach Anspruch 1, mit einem mit der Steuerlogikschaltung (16) verbundenen program mierbaren Steuerregister (14) zum Definieren einer Rahmenlänge des Bitmusters.

11. Hardwarebitcodierer nach Anspruch 10, bei dem das Steuerregister dafür ausgelegt ist, die Anzahl von Rahmen von co dierten aus dem Hardwarebitcodierer herauszuschiebenden Daten zu definieren.

12. Verfahren zum Codieren von Daten eines Stroms von Datensi gnalen, mit den Schritten:

a) Liefern von Daten aus einem Strom von Datensignalen an ein Datenregister einer Bitcodierer-Schaltungsanordnung mit einem Ausgang für codierte Daten,
b) Definieren eines einem Bit mit hohem Wert der Daten aus dem Strom von Datensignalen zugeordneten ersten Signalmusters in einem ersten Musterregister,
c) Definieren eines einem Bit mit niedrigem Wert der Daten aus dem Strom von Datensignalen zugeordneten zweiten Signalmusters in einem zweiten Musterregister, und
d) Herausschieben entweder des ersten Signalmusters oder des zweiten Signalmusters aus dem Ausgang für codierte Daten als Funktion davon, ob ein Datenbit im Datenregister ein Bit mit hohem Wert oder ein Bit mit niedrigem Wert ist.

13. Verfahren nach Anspruch 12, bei dem das erste Signalmuster und das zweite Signalmuster individuell auswählbare Muster von Bits sind.

14. Verfahren nach Anspruch 13, bei dem:
eine erste Bitperiode definiert wird, die dem ersten auswählba ren Muster von Bits zugeordnet ist, und
eine zweite Bitperiode definiert wird, die dem zweiten auswähl baren Muster von Bits zugeordnet ist.

15. Verfahren nach Anspruch 14, bei dem:
eine interne Taktrate definiert wird, die einer Übertragungsra te des ersten auswählbaren Musters von Bits und des zweiten auswählbaren Musters von Bits zugeordnet ist.

16. Verfahren nach einem der Ansprüche 12 bis 15, bei dem für die Bitcodierer-Schaltungsanordnung der Hardwarebitcodierer (100) gemäß einem der Ansprüche 1 bis 11 verwendet wird.