JP3070067B2 - サンプリングホールド回路 - Google Patents
サンプリングホールド回路Info
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- JP3070067B2 JP3070067B2 JP2152461A JP15246190A JP3070067B2 JP 3070067 B2 JP3070067 B2 JP 3070067B2 JP 2152461 A JP2152461 A JP 2152461A JP 15246190 A JP15246190 A JP 15246190A JP 3070067 B2 JP3070067 B2 JP 3070067B2
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- cmos switch
- switch element
- sampling
- channel length
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- Electronic Switches (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶ディスプレイ装置で映像信号の
サンプリングに使用されるサンプリングホールド回路に
関する。
サンプリングに使用されるサンプリングホールド回路に
関する。
本発明はサンプリングホールド回路に関し、スイッチ
素子を分割して設けると共に、これらの素子のサイズを
定め、供給されるサンプリングパルスの位相を定めるこ
とによって、簡単な構成でサンプリングパルスの飛び込
みのない良好なサンプリングホールドが行われるように
したものである。
素子を分割して設けると共に、これらの素子のサイズを
定め、供給されるサンプリングパルスの位相を定めるこ
とによって、簡単な構成でサンプリングパルスの飛び込
みのない良好なサンプリングホールドが行われるように
したものである。
例えば液晶ディスプレイ装置で映像信号のサンプリン
グに使用されるサンプリングホールド回路としては、従
来から第６図に示すようにCMOSスイッチ素子を用いるも
のが知られている。
グに使用されるサンプリングホールド回路としては、従
来から第６図に示すようにCMOSスイッチ素子を用いるも
のが知られている。
この図において、入力端子（１）がCMOSスイッチ素子
（２）を通じてコンデンサ（３）に接続される。そして
このCMOSスイッチ素子（２）を構成するＮ型素子（2N）
のゲートに正極性のサンプリングパルスφが供給され、
CMOSスイッチ素子（２）を構成するＰ型素子（2P）のゲ
ートに負極性のサンプリングパルスが供給される。
（２）を通じてコンデンサ（３）に接続される。そして
このCMOSスイッチ素子（２）を構成するＮ型素子（2N）
のゲートに正極性のサンプリングパルスφが供給され、
CMOSスイッチ素子（２）を構成するＰ型素子（2P）のゲ
ートに負極性のサンプリングパルスが供給される。
これによってCMOSスイッチ素子（２）はこのサンプリ
ングパルスの期間にオンされ、この期間に入力端子
（１）に供給された信号がサンプリングされてコンデン
サ（３）に供給保持される。
ングパルスの期間にオンされ、この期間に入力端子
（１）に供給された信号がサンプリングされてコンデン
サ（３）に供給保持される。
すなわち第７図において、図示のようなサンプリング
パルスφ，がCMOSスイッチ素子（２）に供給される
と、コンデンサ（３）の保持電位Vhldが実線で示すよう
に変化され、入力端子（１）に供給された信号電位Vsig
がコンデンサ（３）に保持される。
パルスφ，がCMOSスイッチ素子（２）に供給される
と、コンデンサ（３）の保持電位Vhldが実線で示すよう
に変化され、入力端子（１）に供給された信号電位Vsig
がコンデンサ（３）に保持される。
ところがこの図において、サンプリングパルスφの立
ち下がりの部分で例えば波高値からVsig＋VthN（VthNは
Ｎ型素子（2N）のスレショルド電圧）までの変化がＮ型
素子（2N）のゲート・ソースまたはゲート・ドレイン間
のオーバーラップ容量を介してコンデンサ（３）に飛び
込み、またサンプリングパルスの立ち下がりの部分で
例えば波底値からVsig−VthP（VthPはＰ型素子（2P）の
スレショルド電圧）までの変化がＰ型素子（2P）のゲー
ト・ソースまたはゲート・ドレイン間のオーバーラップ
容量を介してコンデンサ（３）に飛び込む。このためこ
れらの飛び込み信号の差分によって、図中に示すように
保持電位Vhldが変動されてしまう。
ち下がりの部分で例えば波高値からVsig＋VthN（VthNは
Ｎ型素子（2N）のスレショルド電圧）までの変化がＮ型
素子（2N）のゲート・ソースまたはゲート・ドレイン間
のオーバーラップ容量を介してコンデンサ（３）に飛び
込み、またサンプリングパルスの立ち下がりの部分で
例えば波底値からVsig−VthP（VthPはＰ型素子（2P）の
スレショルド電圧）までの変化がＰ型素子（2P）のゲー
ト・ソースまたはゲート・ドレイン間のオーバーラップ
容量を介してコンデンサ（３）に飛び込む。このためこ
れらの飛び込み信号の差分によって、図中に示すように
保持電位Vhldが変動されてしまう。
すなわち第８図は保持電位Vhldの変動をシミュレーシ
ョンによって検証したものであって、図示のように信号
電位Vsigの中心電位（8V）からの大きさによって、飛び
込みによる変動が生じている。
ョンによって検証したものであって、図示のように信号
電位Vsigの中心電位（8V）からの大きさによって、飛び
込みによる変動が生じている。
これに対して第９図に示すように、CMOSスイッチ素子
（２）に直列にソース・ドレイン間が直結されたCMOSス
イッチ素子（４）をサンプリングパルスが逆極性になる
ように設け、第10図に破線で示すようなこのCMOSスイッ
チ素子（４）からの飛び込みで、実線図示のCMOSスイッ
チ素子（２）からの飛び込みが相殺されるようにするこ
とが考えられている。
（２）に直列にソース・ドレイン間が直結されたCMOSス
イッチ素子（４）をサンプリングパルスが逆極性になる
ように設け、第10図に破線で示すようなこのCMOSスイッ
チ素子（４）からの飛び込みで、実線図示のCMOSスイッ
チ素子（２）からの飛び込みが相殺されるようにするこ
とが考えられている。
しかしながらこの回路においても、保持電位Vhldをシ
ミュレーションしたところ、第11図に示すように保持電
位Vhldに変動が生じてしまっていた。この変動は図から
明らかなように信号電位Vsigが中心電位に近いときに比
較的多く発生しており、上述のCMOSスイッチ素子（２）
（４）からの飛び込みが接近しているときに、これらが
競合することによって生じるものと考えられる。
ミュレーションしたところ、第11図に示すように保持電
位Vhldに変動が生じてしまっていた。この変動は図から
明らかなように信号電位Vsigが中心電位に近いときに比
較的多く発生しており、上述のCMOSスイッチ素子（２）
（４）からの飛び込みが接近しているときに、これらが
競合することによって生じるものと考えられる。
この出願はこれらの点に鑑みてなされたものである。
なお上述の保持電位Vhldの変動は、例えば液晶ディス
プレイ装置で映像信号のサンプリングに使用される場合
に、映像信号の歪みを発生することになり、画質劣化を
生じさせる原因となる。
プレイ装置で映像信号のサンプリングに使用される場合
に、映像信号の歪みを発生することになり、画質劣化を
生じさせる原因となる。
またCMOSスイッチ素子（２）にチャンネル長の短いも
のを使用すれば、ゲート面積が小さくなってサンプリン
グパルスの飛び込みを低減させることができるが、その
場合にはCMOSスイッチ素子（２）のソース・ドレイン間
の耐圧が問題となり、単純に素子のチャンネル長を短く
することはできないものである。
のを使用すれば、ゲート面積が小さくなってサンプリン
グパルスの飛び込みを低減させることができるが、その
場合にはCMOSスイッチ素子（２）のソース・ドレイン間
の耐圧が問題となり、単純に素子のチャンネル長を短く
することはできないものである。
本発明は、入力端子（１）が、縦続に接続された第１
及び第２のCMOSスイッチ素子を介してコンデンサ（３）
に接続されて成り、上記第１のCMOSスイッチ素子（５）
を、そのチャンネル長のサイズをソース・ドレイン間の
耐圧の要求に沿うサイズとすると共に、そのオン抵抗を
上記第２のCMOSスイッチ素子のオン抵抗より低い素子と
し、上記第２のCMOSスイッチ素子（２）（４）を、その
チャンネル長のサイズがゲート容量を介したサンプリン
グパルスの飛び込みが低減されるような上記第１のCMOS
スイッチ素子のチャンネル長のより小さいサイズとする
と共に、そのオン抵抗が上記コンデンサに信号を供給保
持できる程度の上記第１のCMOSスイッチ素子のオン抵抗
より高い大きさの素子とし、上記第１のCMOSスイッチ素
子に供給されるサンプリングパルスφ２の位相が、上記
第２のCMOSスイッチ素子に供給されるサンプリングパル
スφ１の位相よりその反転に要する時間分（τ）遅延さ
れるようにしたことを特徴とするサンプリングホールド
回路である。
及び第２のCMOSスイッチ素子を介してコンデンサ（３）
に接続されて成り、上記第１のCMOSスイッチ素子（５）
を、そのチャンネル長のサイズをソース・ドレイン間の
耐圧の要求に沿うサイズとすると共に、そのオン抵抗を
上記第２のCMOSスイッチ素子のオン抵抗より低い素子と
し、上記第２のCMOSスイッチ素子（２）（４）を、その
チャンネル長のサイズがゲート容量を介したサンプリン
グパルスの飛び込みが低減されるような上記第１のCMOS
スイッチ素子のチャンネル長のより小さいサイズとする
と共に、そのオン抵抗が上記コンデンサに信号を供給保
持できる程度の上記第１のCMOSスイッチ素子のオン抵抗
より高い大きさの素子とし、上記第１のCMOSスイッチ素
子に供給されるサンプリングパルスφ２の位相が、上記
第２のCMOSスイッチ素子に供給されるサンプリングパル
スφ１の位相よりその反転に要する時間分（τ）遅延さ
れるようにしたことを特徴とするサンプリングホールド
回路である。
これによれば、第１及び第２のCMOSスイッチ素子が縦
続に接続され、第１のCMOSスイッチ素子のチャンネル長
のサイズが充分に大とされて充分な耐圧が得られると共
に、第２のCMOSスイッチ素子のチャンネル長のサイズが
所定の大きさとされ、これらに供給されるサンプリング
パルスの位相が調整されることによって、サンプリング
パルスの飛び込みが低減されて、簡単な構成で、良好な
サンプリングホールドが行われるようにすることができ
る。
続に接続され、第１のCMOSスイッチ素子のチャンネル長
のサイズが充分に大とされて充分な耐圧が得られると共
に、第２のCMOSスイッチ素子のチャンネル長のサイズが
所定の大きさとされ、これらに供給されるサンプリング
パルスの位相が調整されることによって、サンプリング
パルスの飛び込みが低減されて、簡単な構成で、良好な
サンプリングホールドが行われるようにすることができ
る。
第１図において、入力端子（１）とCMOSスイッチ素子
（２）との間にCMOSスイッチ素子（５）が設けられる。
他は従来技術の説明で述べた回路と同様にされる。
（２）との間にCMOSスイッチ素子（５）が設けられる。
他は従来技術の説明で述べた回路と同様にされる。
そしてこのCMOSスイッチ素子（５）のチャンネル長の
サイズが充分に大とされて充分に低いオン抵抗を有する
素子とされると共に、CMOSスイッチ素子（２）（４）の
チャンネル長のサイズが制限を越える所定の大きさとさ
れて所定のオン抵抗を有する素子とされる。さらに第２
図に示すように、このCMOSスイッチ素子（５）に供給さ
れるサンプリングパルスφ２の位相が、CMOSスイッチ素
子（２）（４）に供給されるサンプリングパルスφ１の
位相よりその反転に要する時間分（τ）遅延されるよう
にされる。なおこの遅延は例えば第３図に示すようにイ
ンバータを用いて行うことができる。
サイズが充分に大とされて充分に低いオン抵抗を有する
素子とされると共に、CMOSスイッチ素子（２）（４）の
チャンネル長のサイズが制限を越える所定の大きさとさ
れて所定のオン抵抗を有する素子とされる。さらに第２
図に示すように、このCMOSスイッチ素子（５）に供給さ
れるサンプリングパルスφ２の位相が、CMOSスイッチ素
子（２）（４）に供給されるサンプリングパルスφ１の
位相よりその反転に要する時間分（τ）遅延されるよう
にされる。なおこの遅延は例えば第３図に示すようにイ
ンバータを用いて行うことができる。
従ってこの回路において、入力端子（１）からの信号
は、先ずCMOSスイッチ素子（５）でサンプリングされ素
子（５）−（２）間に保持されたのち、CMOSスイッチ素
子（２）（４）でサンプリングされてコンデンサ（３）
に保持される。そしてこの場合に、CMOSスイッチ素子
（５）はチャンネル長のサイズが充分に大きく耐圧の問
題が生じないと共に、CMOSスイッチ素子（２）（４）は
チャンネル長のサイズが制限を越える所定の大きさとさ
れることによりそのゲート容量が少とされ、このゲート
容量を介してのサンプリングパルスの飛び込みが低減さ
れる。
は、先ずCMOSスイッチ素子（５）でサンプリングされ素
子（５）−（２）間に保持されたのち、CMOSスイッチ素
子（２）（４）でサンプリングされてコンデンサ（３）
に保持される。そしてこの場合に、CMOSスイッチ素子
（５）はチャンネル長のサイズが充分に大きく耐圧の問
題が生じないと共に、CMOSスイッチ素子（２）（４）は
チャンネル長のサイズが制限を越える所定の大きさとさ
れることによりそのゲート容量が少とされ、このゲート
容量を介してのサンプリングパルスの飛び込みが低減さ
れる。
すなわちこの回路において、CMOSスイッチ素子（５）
を介してのサンプリングパルスの飛び込みは、サンプリ
ングパルスφ２の位相がサンプリングパルスφ１の位相
より遅延されているのでコンデンサ（３）の保持電位Vh
ldに影響することがない。またCMOSスイッチ素子（２）
を介しての飛び込みは、上述したようにそのゲート容量
が少とされていることによって極めて小さく、さらにCM
OSスイッチ素子（４）を設けることによって充分に相殺
可能である。
を介してのサンプリングパルスの飛び込みは、サンプリ
ングパルスφ２の位相がサンプリングパルスφ１の位相
より遅延されているのでコンデンサ（３）の保持電位Vh
ldに影響することがない。またCMOSスイッチ素子（２）
を介しての飛び込みは、上述したようにそのゲート容量
が少とされていることによって極めて小さく、さらにCM
OSスイッチ素子（４）を設けることによって充分に相殺
可能である。
なお上述のサンプリングパルスの遅延によって入力端
子（１）からコンデンサ（３）への信号の伝達時間が、
本来のＴからＴ−τに短縮されるが、その分各CMOSスイ
ッチ素子のチャンネル長のサイズを若干大きくすること
によって伝達時間の短縮による影響を除くことができ
る。
子（１）からコンデンサ（３）への信号の伝達時間が、
本来のＴからＴ−τに短縮されるが、その分各CMOSスイ
ッチ素子のチャンネル長のサイズを若干大きくすること
によって伝達時間の短縮による影響を除くことができ
る。
さらに上述の回路において、CMOSスイッチ素子（２）
（４）のチャンネル長のサイズが小さくされることによ
って、オフ時のリークによる保持特性の劣化や、オン時
のパンチスルーの発生等の問題が生じる恐れがあるが、
ここで素子（２）（４）がオフの期間は素子（２）
（４）の両端の電位がほぼ等しいのでリークの問題はな
く、また素子（２）（４）がオンの期間はCMOSスイッチ
素子（５）が電流制限の機能を有するためにパンチスル
ーの発生も軽減される。
（４）のチャンネル長のサイズが小さくされることによ
って、オフ時のリークによる保持特性の劣化や、オン時
のパンチスルーの発生等の問題が生じる恐れがあるが、
ここで素子（２）（４）がオフの期間は素子（２）
（４）の両端の電位がほぼ等しいのでリークの問題はな
く、また素子（２）（４）がオンの期間はCMOSスイッチ
素子（５）が電流制限の機能を有するためにパンチスル
ーの発生も軽減される。
こうして上述の回路によれば、第１及び第２のCMOSス
イッチ素子が縦続に接続され、第１のCMOSスイッチ素子
のチャンネル長のサイズが充分に大とされて充分な耐圧
が得られると共に、第２のCMOSスイッチ素子のチャンネ
ル長のサイズが所定の大きさとされ、これらに供給され
るサンプリングパルスの位相が調整されることによっ
て、サンプリングパルスの飛び込みが低減されて、簡単
な構成で、良好なサンプリングホールドが行われるよう
にすることができるものである。
イッチ素子が縦続に接続され、第１のCMOSスイッチ素子
のチャンネル長のサイズが充分に大とされて充分な耐圧
が得られると共に、第２のCMOSスイッチ素子のチャンネ
ル長のサイズが所定の大きさとされ、これらに供給され
るサンプリングパルスの位相が調整されることによっ
て、サンプリングパルスの飛び込みが低減されて、簡単
な構成で、良好なサンプリングホールドが行われるよう
にすることができるものである。
なお第４図に示すように、CMOSスイッチ素子（５）に
も直列にソース・ドレイン間が直結されたCMOSスイッチ
素子（６）をサンプリングパルスが逆極性になるように
設けて、この部分でも飛び込みの相殺が行われるように
してもよい。
も直列にソース・ドレイン間が直結されたCMOSスイッチ
素子（６）をサンプリングパルスが逆極性になるように
設けて、この部分でも飛び込みの相殺が行われるように
してもよい。
そして第５図はこの例においてシミュレーションによ
る検証を行ったものであって、同図A,Bに示すようなサ
ンプリングパルスφ1,φ２が供給された場合に、CMOSス
イッチ素子（５）−（２）間の信号電位は同図Ｃに示す
ように変動するものの、コンデンサ（３）の保持電位Vh
ldは同図Ｄに示すようにサンプリングパルスの飛び込み
がほとんどなくなり、極めて良好なサンプリングホール
ドが行われている。
る検証を行ったものであって、同図A,Bに示すようなサ
ンプリングパルスφ1,φ２が供給された場合に、CMOSス
イッチ素子（５）−（２）間の信号電位は同図Ｃに示す
ように変動するものの、コンデンサ（３）の保持電位Vh
ldは同図Ｄに示すようにサンプリングパルスの飛び込み
がほとんどなくなり、極めて良好なサンプリングホール
ドが行われている。
この発明によれば、第１及び第２のCMOSスイッチ素子
が縦続に接続され、第１のCMOSスイッチ素子のチャンネ
ル長のサイズが充分に大とされて充分な耐圧が得られる
と共に、第２のCMOSスイッチ素子のチャンネル長のサイ
ズが所定の大きさとされ、これらに供給されるサンプリ
ングパルスの位相が調整されることによって、サンプリ
ングパルスの飛び込みが低減されて、簡単な構成で、良
好なサンプリングホールドが行われるようにすることが
できるようになった。
が縦続に接続され、第１のCMOSスイッチ素子のチャンネ
ル長のサイズが充分に大とされて充分な耐圧が得られる
と共に、第２のCMOSスイッチ素子のチャンネル長のサイ
ズが所定の大きさとされ、これらに供給されるサンプリ
ングパルスの位相が調整されることによって、サンプリ
ングパルスの飛び込みが低減されて、簡単な構成で、良
好なサンプリングホールドが行われるようにすることが
できるようになった。
第１図は本発明によるサンプリングホールド回路の一例
の構成図、第２図はサンプリングパルスのタイムチャー
ト図、第３図は遅延回路の構成図、第４図は他の例の構
成図、第５図はその動作のシミュレーション図、第６図
は従来のサンプリングホールド回路の構成図、第７図は
そのタイムチャート図、第８図はシミュレーション図、
第９図は従来のサンプリングホールド回路の構成図、第
10図はそのタイムチャート図、第11図はシミュレーショ
ン図である。 （１）は入力端子、（２）（４）はチャンネル長のサイ
ズが制限を越える所定の大きさとされて所定のオン抵抗
を有するCMOSスイッチ素子、（３）はコンデンサ、
（５）はチャンネル長のサイズが充分に大とされて充分
に低いオン抵抗を有するCMOSスイッチ素子、φ1,φ２は
サンプリングパルスである。
の構成図、第２図はサンプリングパルスのタイムチャー
ト図、第３図は遅延回路の構成図、第４図は他の例の構
成図、第５図はその動作のシミュレーション図、第６図
は従来のサンプリングホールド回路の構成図、第７図は
そのタイムチャート図、第８図はシミュレーション図、
第９図は従来のサンプリングホールド回路の構成図、第
10図はそのタイムチャート図、第11図はシミュレーショ
ン図である。 （１）は入力端子、（２）（４）はチャンネル長のサイ
ズが制限を越える所定の大きさとされて所定のオン抵抗
を有するCMOSスイッチ素子、（３）はコンデンサ、
（５）はチャンネル長のサイズが充分に大とされて充分
に低いオン抵抗を有するCMOSスイッチ素子、φ1,φ２は
サンプリングパルスである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 27/02 G09G 3/20 623 H04N 5/66 102 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (1)
- 【請求項１】入力端子が、縦続に接続された第１及び第
２のCMOSスイッチ素子を介してコンデンサに接続されて
成り、 上記第１のCMOSスイッチ素子を、そのチャンネル長のサ
イズをソース・ドレイン間の耐圧の要求に沿うサイズと
すると共に、そのオン抵抗を上記第２のCMOSスイッチ素
子のオン抵抗より低い素子とし、 上記第２のCMOSスイッチ素子を、そのチャンネル長のサ
イズがゲート容量を介したサンプリングパルスの飛び込
みが低減されるような上記第１のCMOSスイッチ素子のチ
ャンネル長のより小さいサイズとすると共に、そのオン
抵抗が上記コンデンサに信号を供給保持できる程度の上
記第１のCMOSスイッチ素子のオン抵抗より高い大きさの
素子とし、 上記第１のCMOSスイッチ素子に供給されるサンプリング
パルスの位相が、上記第２のCMOSスイッチ素子に供給さ
れるサンプリングパルスの位相よりその反転に要する時
間分遅延されるようにしたことを特徴とするサンプリン
グホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152461A JP3070067B2 (ja) | 1990-06-11 | 1990-06-11 | サンプリングホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2152461A JP3070067B2 (ja) | 1990-06-11 | 1990-06-11 | サンプリングホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444700A JPH0444700A (ja) | 1992-02-14 |
| JP3070067B2 true JP3070067B2 (ja) | 2000-07-24 |
Family
ID=15541023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2152461A Expired - Fee Related JP3070067B2 (ja) | 1990-06-11 | 1990-06-11 | サンプリングホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070067B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043433A (ja) * | 2005-08-03 | 2007-02-15 | Renesas Technology Corp | 半導体集積回路装置 |
| WO2007110922A1 (ja) * | 2006-03-28 | 2007-10-04 | Fujitsu Limited | サンプリングホールド回路 |
| CN117678160A (zh) * | 2021-07-27 | 2024-03-08 | 索尼半导体解决方案公司 | 半导体电路、成像设备和电子设备 |
-
1990
- 1990-06-11 JP JP2152461A patent/JP3070067B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0444700A (ja) | 1992-02-14 |
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Legal Events
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|---|---|---|---|
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