JP3062398B2

JP3062398B2 - Ｃｍｏｓ半導体装置の製造方法

Info

Publication number: JP3062398B2
Application number: JP6136906A
Authority: JP
Inventors: 義則小竹; 照人大西; 稔藤井
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-06-25
Filing date: 1994-06-20
Publication date: 2000-07-10
Anticipated expiration: 2015-07-10
Also published as: JPH07135255A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳＦＥＴを搭載
した半導体装置の製造方法に係り、特にショートチャネ
ル効果を抑制するための局所的パンチスルーストッパー
を形成する方法の改良に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化に伴い、ＭＯ
Ｓトランジスタのゲート長が短寸法化されると、ショー
トチャネル効果が顕著に現れる。つまり、ＭＯＳトラン
ジスタのゲートの寸法のバラツキに応じてトランジスタ
の電気的特性も著しく変動するという問題が生じる。

【０００３】このようなショートチャネル効果を抑制す
る方法として、基板にドープされる不純物濃度を高くす
る方法や、チャネル領域の奥方に基板と同じ導電型でか
つ基板よりも濃度の高い不純物をドープした領域（パン
チスルーストッパーと呼ばれる）を設ける方法が知られ
ている。この２つの方法のうち前者の方法では、基板の
不純物濃度が高いことからソース・ドレインと基板との
間の接合容量が大きくなり、かつチャネル領域における
不純物濃度も高くなるのでキャリアの移動度が低下す
る。その結果、ＭＯＳトランジスタの電気的特性が悪化
してしまう。また、後者の方法でも、ソース・ドレイン
と基板との間の接合容量が増大し、キャリアの移動度が
低下する。ただし、前者の方法よりはショートチャネル
効果を抑制する作用が大きいので、パンチスルーストッ
パーを設ける方法は、１．０ミクロン前後のルールのト
ランジスタにはよく使用される。しかし、ゲート長がさ
らに短くなると、パンチスルーストッパーを利用してシ
ョートチャネル効果を抑制しようとしても、上述のよう
な電気的特性の悪化が顕著になる。

【０００４】一方、ＣＭＯＳトランジスタの場合、ｐチ
ャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとでは、
同じゲート長を有する場合でもしきい値電圧の低下の度
合が異なる。例えば、図２２は、ダブルウェル構造を設
けた場合におけるゲート長に対するｐチャネルＭＯＳＦ
ＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧の変化
を示す（「ＶＬＳＩ製造技術４３頁，徳山，橋本編、
日経ＢＰ社、１９８９年発行」）。同図に示されるよう
に、同じゲート長でも、ｐチャネルＭＯＳＦＥＴの方が
しきい値電圧の低下の傾向が著しいことが分かる。これ
はｐ型不純物であるボロン（Ｂ）の拡散能が、ｎ型不純
物であるリン（Ｐ），ヒ素（Ａｓ）の拡散能に比べて高
いので、ｐチャネルＦＥＴでは、チャネル領域に不純物
が侵入して実質的にチャネル長がより短くなるためと解
される。

【０００５】そこで、ゲート長が１ミクロンに近付く
と、パンチスルーストッパーのごとくソース・ドレイン
と基板との間の接合容量の増大を防止しながらショート
チャネル効果を抑制する方法として、パンチスルースト
ッパーと同じ機能を有する領域を局部的に形成する方法
が用いられてきている。これは、ゲート電極のパターニ
ング後に、基板と同じ導電型の不純物を基板よりも高濃
度で注入し、その後、その上からソース・ドレインの不
純物の注入を行うことで、ソース・ドレインとチャネル
領域との間に、基板と同じ導電型でかつチャネル領域よ
りも高濃度の不純物がドープされた狭い領域（以下、局
所的パンチスルーストッパーという）を設ける方法であ
る。

【０００６】このような局所的パンチスルーストッパー
を特にｐＭＯＳＦＥＴだけに形成した構造の例として、
特開平２−２２８６２号公報に示されるものがある。以
下、図１６（ａ）〜（ｄ）を参照しながら、この従来の
半導体装置の製造方法について説明する。図１６（ａ）
〜（ｄ）は、同公報の明細書中に記載される半導体装置
の製造工程における半導体基板の構造の変化を示す断面
図である。

【０００７】まず、ｐ型半導体基板５１の中にｎウエル
５２を形成し、その境界領域及び半導体素子の境界領域
に素子分離５３を形成して両者を分離する。その後、各
チャネル領域に対してチャネルドーズ５４を施し、続い
て全面にゲート酸化膜５５を形成する。この状態で、基
板は同図（ａ）に示す状態となる。次に、ゲート電極と
なるポリシリコン膜を形成し、このポリシリコン膜にｎ
型不純物を導入して低抵抗化した後、パターニングを行
ってゲート電極５６を形成する。さらに、リン（Ｐ+ ）
のイオン注入を全面に行ない、ｎチャネルＭＯＳＦＥＴ
とｐチャネルＭＯＳＦＥＴのソース・ドレインとなる領
域にｎ型不純物拡散が低濃度でドープされたｎ- 領域５
９，５９を設け、同時に、ｐチャネルＭＯＳＦＥＴに、
後に局所的パンチスルーストッパー（同公報の明細書中
では、ｎ- ポケット領域と呼んでいる）となるｎ- 領域
６０，６０を形成する。この状態で、基板は同図（ｂ）
に示す状態となる。

【０００８】その後、ｎチャネルＭＯＳＦＥＴ及びｐチ
ャネルＭＯＳＦＥＴのゲート電極５６の側方にサイドウ
ォール６１を形成する。そして、同図（ｃ）に示すよう
に、新たに酸化保護膜６２を形成してから、ｐチャネル
ＭＯＳＦＥＴの上にレジストマスク６３を設け、ｎチャ
ネルＭＯＳＦＥＴの活性領域に高濃度のヒ素（Ａｓ+）
のイオン注入を行って、ｎチャネルＭＯＳＦＥＴのソー
ス・ドレイン６４，６４を形成する。その後、同様にし
て、ｎチャネルＭＯＳＦＥＴの上にレジストマスク６６
を設け、高濃度のボロン（Ｂ+ ）のイオン注入を行っ
て、ｐチャネルＭＯＳＦＥＴのソース・ドレイン６５，
６５を設ける。図１７（ａ），（ｂ）は、上記公報の製
造工程によって形成されると想定されるｎチャネルＭＯ
ＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲート電極の端
部付近の構造をそれぞれ示す断面図である。

【０００９】以上の工程によって、ｎチャネルＭＯＳＦ
ＥＴでは、低濃度のｎ型不純物が導入されたｎ- 領域５
９，５９がＬＤＤ（Lightly Doped Drain ）として機能
する。つまり、ホットキャリア効果が発生しやすいｎチ
ャネルＭＯＳＦＥＴでは、ｎ- 領域５９，５９によって
ホットキャリアの発生が抑制される。一方、ｐチャネル
ＭＯＳＦＥＴでは、ソース・ドレイン６５とは逆導電型
の不純物がドープされたｎ- 領域６０，６０が局所的パ
ンチスルーストッパーとして機能する。つまり、上述の
ようにショートチャネル効果がより顕著となるｐＭＯＳ
ＦＥＴでは、局所的パンチスルーストッパーであるｎ-
領域６０，６０によってショートチャネル効果が抑制さ
れる。

【００１０】このような局所的パンチスルーストッパー
を設けた場合、チャネル領域の不純物濃度をほとんど高
くする必要がないので、キャリア移動度の低下を招くこ
とはない。また、局所的パンチスルーストッパー領域は
浅く形成するだけでよいので、ソース・ドレインの基板
に対する接合容量の増大を抑制することも可能である。
すなわち、上記従来の公報の技術は、ｎチャネルＭＯＳ
ＦＥＴのＬＤＤ形成用の不純物導入の際に、ｐチャネル
ＭＯＳＦＥＴにも局所的パンチスルーストッパーとなる
不純物を同時に注入することで、工程を簡略化しなが
ら、ｐチャンネルＭＯＳＦＥＴのショートチャネル効果
の抑制とｎチャンネルＭＯＳＦＥＴのホットキャリア耐
圧特性の改善とを図る技術といえる。

【００１１】

【発明が解決しようとする課題】しかしながら、トラン
ジスタのゲート長が１ミクロン以下になると、上記従来
の公報の技術では、完全にショートチャネル効果を抑制
できないという問題が生じる。特に、最近では、比較的
低温でイオン注入された不純物を拡散させることが可能
となってきており、低温での拡散ではボロンとリン（又
はヒ素）との間の拡散能の差が小さくなってきている。
したがって、より高集積化を図ろうとすると、ｐチャネ
ルＭＯＳＦＥＴだけでなくｎチャネルＭＯＳＦＥＴに
も、上述のような局所的パンチスルーストッパーを形成
する必要がある。しかるに、上記従来の公報の技術で
は、ｎチャネルＭＯＳＦＥＴに局所的パンチスルースト
ッパーを設けることができないため、１．０ミクロン以
下のゲート長を有するＣＭＯＳＦＥＴにおけるショート
チャネル効果を有効に防止することができない虞れがあ
った。

【００１２】また、Ｂ+ イオンの拡散処理温度の低下に
伴いｐチャネルＭＯＳＦＥＴにおけるソース・ドレイン
の不純物濃度分布の傾斜も険しくなっているので、ｐチ
ャネルＭＯＳＦＥＴでもホットキャリア耐圧の悪化が生
じている。しかるに、上記公報の製造工程では、サイド
ウォールを設ける工程を設けているにも拘らず、ｐチャ
ネルＭＯＳＦＥＴにはＬＤＤが形成されていないため、
ｐチャネルＭＯＳＦＥＴにおけるホットキャリア耐圧が
低下する虞れがある。

【００１３】そこで、より微細なゲート長を有するＣＭ
ＯＳＦＥＴに対してショートチャネル効果の抑制を完全
ならしめようとすると、ｎチャネルＭＯＳＦＥＴとｐチ
ャネルＭＯＳＦＥＴとの双方に局所的パンチスルースト
ッパーを形成する必要がある。そのため、一般的には、
図１８（ａ）〜（ｆ）及び図２１に示すような工程によ
って、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥ
Ｔとの双方に局所的パンチスルーストッパーを設けるよ
うにしている。以下、図１８（ａ）〜（ｆ）の断面図及
び図２１のフロ―チャ―トに基づき、従来の局所的パン
チスルーストッパー構造を有する半導体装置の製造方法
について説明する。

【００１４】まず、図２１に示す工程ＣＸ１，ＣＸ２を
実施して、ｐ型半導体基板５１の中にｎウエル５２，素
子分離５３，ゲート酸化膜５５及びポリシリコン膜を形
成し、図１８（ａ）に示す構造の半導体基板を得る。こ
こまでは、上記公報の工程と同じである（図１６（ａ）
参照）。次に、図１８（ｂ）に示すように、ポリシリコ
ン膜にｎ型不純物を導入してから、工程ＣＸ３を実施
し、ポリシリコン膜をパターニングしてゲート電極５６
を形成し、工程ＣＸ４の保護酸化工程を施して保護酸化
膜を形成した後、工程ＣＸ５からＣＸ８においてレジス
トマスク６７を形成し、ｐチャネルＭＯＳＦＥＴの部分
を開口した後、低濃度のリン（Ｐ+ ）のイオン注入を行
ってｐチャネルＭＯＳＦＥＴに局所的パンチスルースト
ッパーとなるｎ- 領域７１，７１を形成し、レジストマ
スク６７を除去する。

【００１５】次に、図１８（ｃ）に示すように、工程Ｃ
Ｘ９からＣＸ１１において、ｐチャネルＭＯＳＦＥＴの
上にレジストマスク６８を施し、ｎチャネルＭＯＳＦＥ
Ｔの上方を開口した後、低濃度のＢ+ 又はＢＦ2+のイオ
ン注入を行って、ｎチャネルＭＯＳＦＥＴに局所的パン
チスルーストッパーとなるｐ- 領域７２，７２を形成す
る。その後、図１８（ｄ）に示すように、工程ＣＸ１
２，ＣＸ１３で、低濃度のＰ+ のイオン注入を行ってｎ
チャネルＭＯＳＦＥＴのＬＤＤとなるｎ- 領域７２，７
２を形成し、レジストマスク６８を除去する。

【００１６】その後、工程ＣＸ１４でアニールを行な
い、工程ＣＸ１５〜１８において、サイドウオール６１
の形成、保護酸化膜６２の形成、レジストマスク６９の
形成を行う。そして、工程ＣＸ１９で、ｎチャネルＭＯ
ＳＦＥＴに高濃度のＡｓ+ のイオン注入を行って、ソー
ス・ドレイン７４，７４を形成する（同図（ｅ）参
照）。その後、工程ＣＸ２０でレジストマスク６９を除
去し、工程ＣＸ２１，ＣＸ２２で、ｐチャネルＭＯＳＦ
ＥＴのみを開口したレジストマスク７０を形成し、高濃
度のＡｓ+ のイオン注入を行って、ｐチャネルＭＯＳＦ
ＥＴのソース・ドレイン７５，７５を形成する（図１８
（ｆ）参照）。その後、工程ＣＸ２４でレジストマスク
７０を除去する。

【００１７】図１９（ａ），（ｂ）は、以上の工程によ
って形成されるｎチャンネルＭＯＳＦＥＴ及びｐチャン
ネルＭＯＳＦＥＴのゲート電極の端部付近における断面
構造をそれぞれ示す。同図に示すように、ｎチャネルＭ
ＯＳＦＥＴには高濃度不純物がドープされたソース・ド
レイン７４と、低濃度の不純物がドープされたＬＤＤ７
３とに加えて、これらとは逆導電型の不純物がドープさ
れた局所的パンチスルーストッパー７２が形成されてい
る。また、ｐチャネルＭＯＳＦＥＴには、高濃度の不純
物がドープされたソース・ドレイン７５と、これとは逆
導電型の低濃度不純物がドープされた局所的パンチスル
ーストッパー７１とが形成されている。したがって、上
記従来の公報の方法で形成される構造（図１７参照）に
比べ、ｎチャネルＭＯＳＦＥＴにおけるショートチャネ
ル効果を抑制することができるとともに、ホットキャリ
アの発生をも抑制することができる。なお、ｐチャネル
ＭＯＳＦＥＴにＬＤＤを形成する場合には、工程ＣＸ７
の後に、低濃度Ｂ+ のイオン注入を行えばよい。

【００１８】また、図２１はゲート酸化膜の形成に至る
までの工程を示し、ウェルの形成，素子分離の形成を行
った後、工程ＣＹ１で保護酸化膜を形成し、工程ＣＹ
２，ＣＹ３でレジストの塗布，ｎチャネルＭＯＳＦＥＴ
の上方のみを開口したレジストマスクの形成を行ってか
ら、工程ＣＹ４で、ｎチャネルＭＯＳＦＥＴのチャネル
領域におけるしきい値制御用不純物であるＢＦ2+のイオ
ン注入を行い、さらに工程ＣＹ５でレジストマスクを除
去する。同様に、ｐチャネルＭＯＳＦＥＴについても、
工程ＣＹ６〜ＣＹ１０で、レジストの塗布，レジストマ
スクの形成，しきい値制御用Ｐ+ のイオン注入，レジス
トマスクの除去を行う。そして、工程ＣＹ１１で、保護
酸化膜を除去しておく。その後、上述の工程ＣＸ１でゲ
ート酸化膜を新たに形成して、工程ＣＸ２以下の工程を
行うのである。

【００１９】しかしながら、上述の図１８（ａ）〜
（ｆ）および図２１に示す一般的な工程では、レジスト
マスクの形成工程が少なくとも４回必要となり、製造コ
ストの増大や不良の発生率が高くなる。そこで、上記公
報の技術を用いて、その一部を省略することが考えられ
る。例えば工程ＣＸ７で、レジストマスク６７を用いず
に、ｎチャネルＭＯＳＦＥＴにも低濃度のＰ+ のイオン
注入を行って、これをｎチャネルＭＯＳＦＥＴのＬＤＤ
とすることで、レジストマスクの形成工程を１工程省略
することが可能である。しかし、それでも、レジストマ
スクの形成工程が３工程あり、局所的パンチスルーを設
けないＣＭＯＳＦＥＴの製造工程に比べ、レジストマス
クの形成工程が増大することになる。

【００２０】本発明は斯かる点に鑑みてなされたもので
あり、下記の目的を有する。

【００２１】本発明の第１の目的は、必要な工程数を削
減しながら、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴ双方に
局所的パンチスルーストッパーを形成する方法を提供す
ることにある。

【００２２】また、本発明の第２の目的は、ｎチャネル
ＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの双方に局所的
パンチスルーストッパーとＬＤＤとを設ける際に、必要
な工程数を低減することにある。

【００２３】本発明の第３の目的は、工程数を低減しな
がら、一方のＭＯＳＦＥＴには表面チャネル領域を形成
し、他方のＭＯＳＦＥＴには埋込チャネル領域を形成す
ることにある。

【００２４】

【課題を解決するための手段】上記第１の目的を達成す
るため、本発明では、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥ
Ｔへの低濃度の２つの導電型不純物の同時注入を行う。

【００２５】具体的に請求項１の発明の講じた手段は、
半導体基板にｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴを搭載したＣＭＯＳ半導体装置の製造方法で
あって、上記半導体基板の上記ｎチャネルＭＯＳＦＥＴ
のチャネル領域となる部分に閾値制御用不純物を導入す
る工程と、上記半導体基板の上記ｐチャネルＭＯＳＦＥ
Ｔのチャネル領域となる部分に閾値制御用不純物を導入
する工程と、上記半導体基板上に、上記ｎチャネルＭＯ
ＳＦＥＴのゲート電極及び上記ｐチャネルＭＯＳＦＥＴ
のゲート電極を形成する工程と、上記ｎチャネルＭＯＳ
ＦＥＴ及び上記ｐチャネルＭＯＳＦＥＴのゲート電極を
マスクとして、上記ｎチャネルＭＯＳＦＥＴ及びｐチャ
ネルＭＯＳＦＥＴの双方に同時に低濃度のｐ型不純物の
イオン注入を行なって低濃度ｐ型領域を形成する工程
と、上記ｎチャネルＭＯＳＦＥＴ及び上記ｐチャネルＭ
ＯＳＦＥＴのゲート電極をマスクとして、上記ｎチャネ
ルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの双方に同
時に低濃度のｎ型不純物のイオン注入を行なって低濃度
ｎ型領域を形成する工程と、上記低濃度のｐ型不純物及
びｎ型不純物のイオン注入を行った後、上記ｎチャネル
ＭＯＳＦＥＴに高濃度のｎ型不純物を導入してソース・
ドレインを形成する工程と、上記低濃度のｐ型不純物及
びｎ型不純物のイオン注入を行った後、上記ｐチャネル
ＭＯＳＦＥＴに高濃度のｐ型不純物を導入してソース・
ドレインを形成する工程とを備え、上記ｎチャネルＭＯ
ＳＦＥＴのソース・ドレインとチャネル領域との間に上
記低濃度ｐ型領域からなる局所的パンチスルーストッパ
ーを形成し、上記ｐチャネルＭＯＳＦＥＴのソース・ド
レインとチャネル領域との間に上記低濃度ｎ型領域から
なる局所的パンチスルーストッパーを形成する方法であ
る。

【００２６】上記第２の目的を達成するため、請求項２
の発明の講じた手段は、請求項１の発明において、上記
低濃度のｐ型不純物及びｎ型不純物のイオン注入を行っ
た後、上記各ＭＯＳＦＥＴのソース・ドレインを形成す
る前に、上記各ゲート電極の側壁にサイドウォールを形
成する工程を設け、上記ｎチャネルＭＯＳＦＥＴのソー
ス・ドレインとチャネル領域との間に上記低濃度ｎ型領
域からなるＬＤＤを形成し、上記ｐチャネルＭＯＳＦＥ
Ｔのゲート電極とチャネル領域との間に上記低濃度ｐ型
領域からなるＬＤＤを形成する法である。

【００２７】上記第３の目的を達成するため、請求項３
の発明の講じた手段は、請求項１又は２の発明におい
て、上記ｎチャネルＭＯＳＦＥＴ又はｐチャネルＭＯＳ
ＦＥＴのうちいずれか一方のＭＯＳＦＥＴを形成する領
域にしきい値制御用不純物を導入する工程を備え、上記
低濃度のｐ型不純物のイオン注入を行う工程及び上記低
濃度のｎ型不純物のイオン注入を行う工程のうち、上記
一方のＭＯＳＦＥＴのソース・ドレインの不純物と同じ
導電型の不純物のイオン注入を行う工程を、少なくとも
２ステップ以上の大傾角イオン注入法により行なって、
上記他方のＭＯＳＦＥＴのチャネル領域にしきい値制御
用不純物を導入する工程を省略するとともに、上記一方
のＭＯＳＦＥＴでは、ウェル内に埋込チャネル領域を形
成する方法である。

【００２８】

【作用】以上の方法により、各請求項の発明では、それ
ぞれ以下のような作用が奏される。

【００２９】請求項１の発明によって、ｎチャネルＭＯ
ＳＦＥＴには局所的パンチスルーストッパーとなる低濃
度ｐ型領域が形成され、ｐチャネルＭＯＳＦＥＴには局
所的パンチスルーストッパーとなる低濃度ｎ型領域が形
成され、ショートチャネル効果の小さいＣＭＯＳ半導体
装置が形成される。その際、各ＭＯＳＦＥＴに不純物の
イオン注入を同時に行うことで各ＭＯＳＦＥＴの局所的
パンチスルーが形成されるので、ｎチャネルＭＯＳＦＥ
Ｔのみを覆うレジストマスクとｐチャネルＭＯＳＦＥＴ
を覆うレジストマスクとを形成する必要がない。したが
って、２つのレジストマスクを形成，除去する工程が不
要となり、工程数が大幅に削減される。

【００３０】請求項２の発明によって、ｎチャネルＭＯ
ＳＦＥＴには、局所的パンチスルーストッパーとなる低
濃度ｐ型領域に加えてＬＤＤとなる低濃度ｎ型領域が形
成される。また、ｐチャネルＭＯＳＦＥＴには、局所的
パンチスルーストッパーとなる低濃度ｎ型領域に加えて
ＬＤＤとして機能する低濃度ｐ型領域が形成される。し
たがって、ショートチャネル効果が小さく、かつホット
キャリア耐圧の高いＣＭＯＳ半導体装置が形成される。
その際、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳ
ＦＥＴに不純物のイオンを同時に注入することでｎチャ
ネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの局所的
パンチスルーが形成されるので、さらに２つのレジスト
マスクを形成，除去する工程が不要となり、工程数がさ
らに削減される。

【００３１】請求項３の発明によって、一方のＭＯＳＦ
ＥＴには埋込チャネル領域が形成され、他方のＭＯＳＦ
ＥＴには表面チャネル領域が形成される。したがって、
各ＭＯＳＦＥＴのゲート電極に導入する不純物を同じ導
電型の不純物とすることができ、形成工程の工程数を削
減しうる。その際、一方及び他方のＭＯＳＦＥＴにしき
い値制御用不純物のイオン注入を行うためのレジストマ
スクの形成も不要となり、工程数が大幅に削減されるこ
とになる。

【００３２】

【実施例】（第１実施例）以下、本発明の第１実施例に係る半導体装置の製造方法
について、図面を参照しながら説明する。図１（ａ），
（ｂ）及び図２（ａ），（ｂ）は、第１実施例における
半導体装置の製造工程における半導体基板の変化を示す
断面図である。図３（ａ），（ｂ）は、最終的なｎチャ
ネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴにおける
ゲート電極の端部付近の構造を示す部分断面図である。
図４は、第１実施例の半導体装置の製造工程ＣＡ１〜Ｃ
Ａ２４を示すフローチャートである。

【００３３】図１（ａ）に示すように、ｐ型不純物が低
濃度でドープされた半導体基板１のうち、ｐチャネルＭ
ＯＳＦＥＴを形成しようとする領域にはｎ型不純物が導
入されたｎウェル２が設けられている。この半導体基板
に対し、工程ＣＡ１〜ＣＡ４（図面４参照）で、上述の
従来の工程ＣＸ１〜ＣＸ４（図２１参照）と同様の工程
を実施する。すなわち、図１（ａ）に示すように、素子
分離１０と、ゲート酸化膜１１と、ポリシリコン膜から
なるゲート電極１２とを設けておく。この状態で、工程
ＣＡ１１で、半導体基板１の全面に低濃度のｐ型不純物
であるＢＦ2+イオンの注入を行ない、ｎチャネルＭＯＳ
ＦＥＴの局所的パンチスルーストッパーとなるｐ- 領域
５，５を形成する。このとき同時に、ｐチャネルＭＯＳ
ＦＥＴにも、ｐ- 領域８，８が形成される。

【００３４】さらに、図１（ｂ）に示すように、工程Ｃ
Ａ１２で、半導体基板の全面にＰ+イオンの注入を行な
い、ｐチャネルＭＯＳＦＥＴの局所的パンチスルースト
ッパーとなるｎ- 領域７，７を形成する。このときｎチ
ャネルＭＯＳＦＥＴにも、ｎ- 領域４，４が形成され
る。なお、工程ＣＡ１１とＣＡ１２とを実施する順序は
入れ換えてもよい。

【００３５】その後、ＣＡ１４でアニールを行い、工程
ＣＡ１６で保護酸化を施した後、工程ＣＡ１７〜ＣＡ２
０で、上述の従来の製造方法における工程ＣＸ１７〜Ｃ
Ｘ２０と同様の構成と行う。すなわち、工程ＣＡ１７で
レジストを塗布し、工程ＣＡ１８でｎＭＯＳＦＥＴのみ
を開口するレジストマスク２１を形成してから、工程Ｃ
Ａ１９で高濃度のＡｓ+ のイオン注入を行ない、ｎチャ
ネルＭＯＳＦＥＴのソース・ドレイン３，３を形成する
（図２（ａ）参照）。その後、工程ＣＡ２０でレジスト
マスク２１を除去する。なお、ソース・ドレイン形成用
不純物をドープする際、ソース・ドレイン３，３がｎ-
領域４，４をほとんど覆い隠してしまってもよい。

【００３６】さらに、工程ＣＡ２１〜ＣＡ２４におい
て、上述の従来の製造方法における工程ＣＸ２１〜２４
と同様の工程を実施する。すなわち、工程ＣＡ２１でレ
ジストを塗布し、工程ＣＡ２２でｐチャネルＭＯＳＦＥ
Ｔの上方を開口したレジストマスク２２を形成してか
ら、高濃度のＢＦ2+イオンの注入を行ない、ｐチャネル
ＭＯＳＦＥＴのソース／ドレイン６，６を形成する（図
２（ｂ）参照）。その後、工程ＣＡ２４で、レジストマ
スク２２を除去する。なお、ソースドレイン形成用不純
物をドープする際、ソース・ドレイン６，６がｐ- 領域
８，８をほとんど覆い隠してしまってもよい。

【００３７】図３は、以上の工程ＣＡ１〜ＣＡ２４によ
って最終的に得られるｎＭＯＳＦＥＴ及びｐＭＯＳＦＥ
Ｔのゲート電極の端部付近における断面構造を示す。同
図に示されるように、ｎチャネルＭＯＳＦＥＴにおい
て、ソース・ドレイン３とチャネル領域１３との間に
は、局所的パンチスルーストッパーとなるｐ- 領域５
と、ｎ- 領域４とが形成されている。一方、ｐチャネル
ＭＯＳＦＥＴにおいて、ソース・ドレイン６とチャネル
領域１３との間には、局所的パンチスルーストッパーと
なるｎ- 領域７と、ｐ- 領域８とが形成されている。す
なわち、ｎチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳ
ＦＥＴの双方に、局所的パンチスルーストッパーとなる
領域５，７が形成されており、図８に示すように、ｎチ
ャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ双方にお
いて、ショートチャネル効果を確実に抑制することがで
きる（詳細は後述する）。しかも、図４と図２１とを比
較すると、本実施例では、従来の工程ＣＸ５〜ＣＸ１
０、ＣＸ１３、ＣＸ１５に相当する工程（つまり２つの
レジストマスクの形成及び除去のための工程）が不要と
なり、局所的パンチスルーストッパーを設けないときの
製造方法における工程数とほとんど同じ工程数で済む。
したがって、必要な工程数の大幅な低減を図ることがで
きる。

【００３８】（第２実施例）次に、本発明の第２実施例に係る半導体装置の製造方法
について、図面を参照しながら説明する。図５（ａ）〜
（ｃ）は第２実施例の半導体装置の製造工程における半
導体基板の構造の変化を示す断面図である。図６
（ａ），（ｂ）は第２実施例の製造工程で形成されたｎ
チャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの部
分断面図である。図７は、第２実施例における半導体装
置の製造工程を示すフロ―チャ―トである。

【００３９】第２実施例では、工程ＣＢ１〜ＣＢ１４ま
では、上記第１実施例の工程ＣＡ１〜ＣＡ１４と同じ処
理を施すので、その間の半導体基板の状態は図示を省略
する。そして、工程１４を終了した時点で、半導体基板
の状態は、上記図１（ｂ）に示す状態となっている。な
お、本実施例では、ＢＦ2 + のイオンの注入条件は、傾
き角が７度で、注入エネルギーが４０ＫｅＶ、ドーズ量
が１．４Ｅ１３atoms/cm2 （合計量）で４ステップ注入
法を採用し、Ｐ+ イオンの注入条件は、傾き角が７度
で、注入エネルギーが４０ＫｅＶ、ドーズ量が２．８Ｅ
１３atoms/cm2 （合計量）で４ステップ注入法を採用し
ている。そして、ｐチャネルＭＯＳＦＥＴにおけるｐ-
領域８，８は、後述のようにｐチャネルＭＯＳＦＥＴの
ＬＤＤとなる。

【００４０】その後、工程ＣＢ１５で、サイドウォール
の形成を行う。すなわち、図５（ａ）に示すように、半
導体基板の上に比較的厚いＳｉＯ2 膜を形成し、これを
異方性エッチングすることで、ゲート電極１２の側方に
サイドウォール１６を形成する。その後、工程ＣＢ１６
で保護酸化膜１５を形成し、工程ＣＢ１７，ＣＢ１８で
ｎチャネルＭＯＳＦＥＴの上方のみを開口するレジスト
マスク２１を形成してから、工程ＣＢ１９で、高濃度の
Ａｓ+ のイオン注入を行う。すなわち、図５（ｂ）に示
すように、ｎチャネルＭＯＳＦＥＴのソース・ドレイン
３，３を形成する。

【００４１】さらに、図５（ｃ）に示すように、工程Ｃ
Ｂ２０でレジストマスク２１を除去し、工程ＣＢ２１で
新たにレジストを塗布して、工程ＣＢ２２でｐチャネル
ＭＯＳＦＥＴの上方のみを開口したレジストマスク２２
を形成する。そして、工程ＣＢ２３で、ｐチャネルＭＯ
ＳＦＥＴにＢＦ2 + のイオン注入を行って、ｐチャネル
ＭＯＳＦＥＴのソース・ドレイン３，３を形成する。そ
して、工程ＣＢ２４で、レジストマスク２２を除去す
る。

【００４２】図６（ａ），（ｂ）は、上述の工程ＣＢ１
〜ＣＢ２４によって形成されるｎチャネルＭＯＳＦＥＴ
とｐチャネルＭＯＳＦＥＴのゲート電極の端部付近の構
造をそれぞれ示す。同図に示されるように、ｎチャネル
ＭＯＳＦＥＴには、局所的パンチスルーストッパーとな
るｐ- 領域５に加えてＬＤＤとして機能するｎ- 領域４
が形成され、ｐチャネルＭＯＳＦＥＴには、局所的パン
チスルーストッパーとなるｎ- 領域７とＬＤＤとして機
能するｐ- 領域８とが形成されている。

【００４３】したがって、本実施例では、図１６に示す
従来の製造工程に比べて、レジストマスクを形成する工
程数は同じであるが、ｎチャネルＭＯＳＦＥＴにも局所
的パンチスルーストッパーとなるｐ- 領域５を設けるこ
とができ、ｐチャネルＭＯＳＦＥＴにはＬＤＤとなるｐ
- 領域８を形成することができる。したがって、ゲート
長の極めて短い集積度の高いＣＭＯＳデバイスにおい
て、ホットキャリア耐圧の向上とショートチャネル効果
の抑制とを図ることができるのである。また、第１実施
例に対してはサイドウォールを形成する工程ＣＢ１５が
余分に必要となるが、ホットキャリアの発生を抑制する
ことで信頼性が向上するので、より集積度の高いＣＭＯ
Ｓデバイスに対しては、第１実施例よりも有利といえ
る。

【００４４】次に、図８は、上記第２実施例とほぼ同じ
製造工程によって製造されたｎチャネルＭＯＳＦＥＴと
ｐチャネルＭＯＳＦＥＴのショートチャネル効果Ｖthvr
の実測データを示す。ここでは、工程ＣＢ１２における
Ｐ+ イオン注入条件を一定（加速エネルギー：４０Ｋｅ
Ｖ、ドーズ量：２．８Ｅ１３atoms/cm2 ）にして、工程
ＣＢ１１におけるＢＦ2+イオンのドーズ量を変化させ、
ショートチャネル効果ＶthvrのＢＦ2+イオンのドーズ量
依存性を示している。測定条件は、ｎチャネルＭＯＳＦ
ＥＴでは、ドレイン電圧Ｖｄを３．３Ｖとし、基板電圧
Ｖsub を−１．５Ｖとし、ショートチャンネル効果Ｖth
vrを下記式(1) Ｖthvr＝Ｖth0.6 −Ｖth0.54 (1) で定義したものを使用した。ただし、Ｖth0.6 ，Ｖ0.54
は、それぞれゲート長が０．６μｍ，０．５４μｍであ
るｎチャネルＭＯＳＦＥＴのしきい値電圧を示す。

【００４５】また、ｐチャネルＭＯＳＦＥＴでは、ドレ
イン電圧Ｖｄを−３．３Ｖとし、基板電圧Ｖsub を０Ｖ
として、ショートチャンネル効果Ｖthvrを下記式(2) Ｖthvr＝Ｖth0.7 −Ｖth0.64 (2) で定義したものを用いた。

【００４６】図８に示すように、ＢＦ2+イオン注入のド
ーズ量が所定範囲（１〜２Ｅ１３atoms/cm2 ）では、ｎ
チャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの両方
のショートチャネル効果が抑制されている。特に、ＢＦ
2+イオン注入のドーズ量が約１．４Ｅ１３atoms/cm2 の
場合にはｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦ
ＥＴの両方のショートチャネル効果が最も抑制されてい
る。すなわち、上記実施例では、ｐ型不純物及びｎ型不
純物を連続的に各ＭＯＳＦＥＴに同時注入する際に、そ
れらのドーズ量を適切に調節しながら局所的パンチスル
ーストッパーを形成することで、実用上いずれのＭＯＳ
ＦＥＴのショートチャネル効果をも抑制することが確認
された。

【００４７】なお、図８には示していないが、ｐチャネ
ルＭＯＳＦＥＴに局所的パンチスルーストッパーを設け
ずに他の条件を同じにして形成したＣＭＯＳデバイスで
は、ショートチャネル効果は１３５ｍＶであった。した
がって、このようなゲート長の短いＣＭＯＳデバイスで
は、局所的パンチスルーストッパーを設けることで、ｐ
チャネルＭＯＳＦＥＴにおけるショートチャネル効果を
大幅に抑制できることがわかる。

【００４８】（第３実施例）次に、第３実施例について、図９，１０，１１及び１２
に基づき説明する。図９（ａ），（ｂ）及び図１０
（ａ），（ｂ）は第３実施例のＣＭＯＳデバイスの製造
工程における構造の変化を示す断面図である。図１１
（ａ），（ｂ）は最終的なｎチャネルＭＯＳＦＥＴ及び
ｐチャネルＭＯＳＦＥＴにおけるゲート電極の端部付近
の構造を示す部分断面図である。図１２は、第３実施例
の半導体装置の製造工程を示すフローチャートであっ
て、図１２では、第２実施例における製造工程ＣＢ１〜
ＣＢ２４よりも以前の工程ＳＤ１〜ＳＤ１１も示されて
いる。

【００４９】ウェル２の形成及び素子分離１０の形成工
程を終了した後、工程ＳＤ１で保護酸化膜１９を形成
し、工程ＳＤ４で基板全面の活性領域に低濃度のＢＦ2+
のイオン注入を行う。なお、ウェル２内の不純物濃度は
しきい値制御用濃度に調整されている。これにより、図
９（ａ）に示すように、ｎチャネルＭＯＳＦＥＴ及びｐ
チャネルＭＯＳＦＥＴの基板表面付近にｐ--領域１７，
１８がそれぞれ形成される。さらに、工程ＳＤ１１で保
護酸化膜１９を除去し、工程ＣＤ１で改めてゲート酸化
膜１４を形成した後、工程ＣＤ２でポリシリコン膜を堆
積する。このとき、半導体基板全体は、図９（ｂ）に示
す構造となっている。

【００５０】その後、工程ＣＤ３，ＣＤ４でゲート電極
のパターニング，保護酸化膜１４の形成を行った後、工
程ＣＤ１１で低濃度のＢＦ2+のイオン注入を行う。この
とき、半導体基板は、図１０（ａ）に示す構造となり、
ｎチャネルＭＯＳＦＥＴでは局所的パンチスルーストッ
パーとなるｐ- 領域５，５が形成され、ｐチャネルＭＯ
ＳＦＥＴではＬＤＤのように機能するｐ- 領域８，８が
形成される。次に、レジストマスクを設けることなく、
工程ＣＤ１２で、４ステップの大傾角イオン注入法（傾
き角２５゜程度）により、低濃度のＰ+ のイオン注入を
行う。これにより、ｎＭＯＳＦＥＴではＬＤＤとなるｎ
- 領域４，４が形成され、ｐＭＯＳＦＥＴでは局所的パ
ンチスルーストッパーとなるｎ−領域７，７が形成され
る。その際、Ｐ+ の大傾角イオン注入によって、ｎ- 領
域４，７はいずれもゲート電極１２の下方にまで入り込
んでいる。ただし、必ずしも大傾角イオン注入法によら
なくてもよい。

【００５１】次に、工程ＣＤ１４〜ＣＤ２４で、上記第
２実施例の工程ＣＢ１４〜ＣＢ２４と同様の処理を行
う。この工程は、上記図５（ａ）〜（ｃ）に示す工程と
ほぼ同じになるので、図示を省略する。なお、本実施例
では、サイドウォール１６を設ける構造を採っている。
その結果、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯ
ＳＦＥＴのゲート電極の端部付近の構造は、図１１に示
すような構造となる。すなわち、ｎチャネルＭＯＳＦＥ
Ｔでは、ｐ--領域１７がチャネルとして機能する。ｐチ
ャネルＭＯＳＦＥＴでは、ｐ--領域１８がチャネルとは
ならずに、ｐ--領域１７とウェル２との境界付近がチャ
ネルとなる。つまり、ｐチャネルＭＯＳＦＥＴは埋込チ
ャネル型ＭＯＳＦＥＴとなり、ｎチャネルＭＯＳＦＥＴ
は表面チャネル型ＭＯＳＦＥＴとなる。なお、ｎチャネ
ルＭＯＳＦＥＴでは、ｐ- 領域５が局所的パンチスルー
ストッパーとして機能し、ｐチャネルＭＯＳＦＥＴで
は、ｎ- 領域７が局所的パンチスルーストッパーとして
機能する。

【００５２】したがって、本第３実施例では、ｎチャネ
ルＭＯＳＦＥＴを表面チャネル型ＭＯＳＦＥＴに、ｐチ
ャネルＭＯＳＦＥＴを埋込チャネル型ＭＯＳＦＥＴにそ
れぞれ形成することで、例えばいずれのゲート電極１２
にドープする不純物もｎ型不純物で済ませる等の公知の
効果を得ることができる。その際、ｎチャネルＭＯＳＦ
ＥＴのチャネル形成のためのしきい値制御用不純物の注
入を工程ＳＤ４だけで済ませることができる。つまり、
図２０に示す従来の製造工程では、各ＭＯＳＦＥＴのチ
ャネル領域にしきい値制御用不純物を導入するために２
つのレジストマスクの形成及び除去工程が必要であった
が、本実施例では、各ＭＯＳＦＥＴへの不純物のイオン
注入を同時に一度で済ませることができるので、図２０
のＣＹ２，ＣＹ３，ＣＹ５，ＣＹ６，ＣＹ７，ＣＹ８，
ＣＹ９，ＣＹ１０という８工程を削減することができ、
さらに大幅な工程数の低減を図ることができる。

【００５３】（第４実施例）次に、第４実施例について、図１３（ａ）〜（ｃ），図
１４，図１５に基づき説明する。図１３（ａ）〜（ｃ）
は第４実施例のＣＭＯＳデバイスの製造工程における構
造の変化を示す断面図である。図１４（ａ），（ｂ）は
最終的なｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳ
ＦＥＴにおけるゲート電極の付近の構造をそれぞれ示す
部分断面図である。図１５は、第４実施例の半導体装置
の製造工程を示すフローチャートである。

【００５４】本第４実施例では、ウェル２の形成及び素
子分離１０の形成を行った後、しきい値制御用不純物の
イオン注入を行うことなく、工程ＣＥ１〜ＣＥ４でゲー
ト酸化膜１１の形成，ゲート電極１２の形成，保護酸化
膜１４の形成を行う。このとき、半導体基板は図１３
（ａ）に示す状態となっており、ウェル２内にはしきい
値制御用不純物が導入されているが、ｎチャネルＭＯＳ
ＦＥＴにはしきい値制御用不純物がドープされた領域は
存在しない。この状態で、工程ＣＥ１１で、４ステップ
の大傾角イオン注入法（５０゜程度の傾き角）により低
濃度のＢＦ2+のイオン注入を行う（図１３（ｂ）参
照）。そして、工程ＣＥ１２で、４ステップの大傾角イ
オン注入法（４５゜程度の傾き角）により、低濃度のＰ
+ のイオン注入を行う。このとき、半導体基板は、図１
３（ｃ）に示す状態となっており、各ＭＯＳＦＥＴに
は、ゲート電極１２下方にまで入り込んだｐ--領域１
７，１８と、ｎ- 領域４，７とが形成されている。

【００５５】その後、工程ＣＥ１４〜ＣＥ２４で、上記
第２実施例の工程ＣＢ１４〜ＣＢ２４と同様の処理を行
う。本実施例では、サイドウォール１６を設ける構造を
採っている。その結果、ｎチャネルＭＯＳＦＥＴ及びｐ
チャネルＭＯＳＦＥＴのゲート電極の付近の構造は、図
１４（ａ），（ｂ）に示すような構造となる。すなわ
ち、工程ＣＥ１４のアニールにより、各ＭＯＳＦＥＴに
おいて、ｐ--領域１７，１８の中のボロンイオンが両端
側から拡散してゲート下方の中央付近で互いに接続され
る構造となる。ただし、ｎチャネルＭＯＳＦＥＴ側で
は、必ずしも両ｐ--領域１７，１７が接続されていなく
てもよい。すなわち、ｎチャネルＭＯＳＦＥＴでは、両
ｐ--領域１７，１７がチャネルとして機能する。ｐチャ
ネルＭＯＳＦＥＴでは、ｐ--領域１８がチャネルとはな
らずに、ｐ--領域１８とウエル２との境界付近がチャネ
ルとなる。つまり、ｐチャネルＭＯＳＦＥＴは埋込チャ
ネル型ＭＯＳＦＥＴとなり、ｎチャネルＭＯＳＦＥＴは
表面チャネル型ＭＯＳＦＥＴとなる。なお、ｐチャネル
ＭＯＳＦＥＴでは、ｎ- 領域７が局所的パンチスルース
トッパーとして機能する。

【００５６】本第４実施例では、上記第３実施例と比べ
て、図１２の工程ＳＤ４（ＢＦ2+イオンの注入工程）が
不要となり、それに伴い工程ＳＤ１及びＳＤ１１も不要
となるので、さらに工程数を削減することができる。

【００５７】

【発明の効果】以上説明したように、請求項１の発明に
よれば、ＣＭＯＳ半導体装置の製造方法として、ｎＭＯ
ＳＦＥＴ及びｐＭＯＳＦＥＴへの低濃度の２つの導電型
不純物の同時注入を連続的に行って、ｎチャネルＭＯＳ
ＦＥＴには局所的パンチスルーストッパーとなる低濃度
ｐ型領域を形成し、ｐチャネルＭＯＳＦＥＴには局所的
パンチスルーストッパーとなる低濃度ｎ型領域を形成す
るようにしたので、各ＭＯＳＦＥＴに局所的パンチスル
ーストッパーを形成する際に、２つのレジストマスクを
形成，除去する工程を不要とすることで、工程数の大幅
な削減を図ることができる。

【００５８】請求項２の発明によれば、上記請求項１の
発明において、各ＭＯＳＦＥＴのゲート電極の側方にサ
イドウォールを形成する工程を設けたので、各ＭＯＳＦ
ＥＴに、局所的パンチスルーストッパーに加えてＬＤＤ
を形成する際に、さらに２つのレジストマスクを形成，
除去する工程を不要とすることで、工程数をさらに削減
することができる。

【００５９】請求項３の発明によれば、上記請求項１及
び２の発明における１つのＭＯＳＦＥＴの低濃度不純物
のイオン注入を大傾角注入法で行ない、しきい値制御用
不純物の導入を省略することにより、表面チャネル型Ｍ
ＯＳＦＥＴと埋込チャネル型ＭＯＳＦＥＴとを製造する
際に工程数をさらに削減することができる。

【図面の簡単な説明】

【図１】第１実施例のＣＭＯＳデバイスの製造工程のう
ち不純物の連続イオン注入工程における半導体基板の構
造の変化を示す断面図である。

【図２】第１実施例のＣＭＯＳデバイスの製造工程のう
ち各ＭＯＳＦＥＴのソース・ドレイン形成工程における
半導体基板の構造の変化を示す断面図である。

【図３】第１実施例のＣＭＯＳデバイスの最終的なゲー
ト電極の端部付近における構造を示す断面図である。

【図４】第１実施例における製造工程を示すフロ―チャ
―ト図である。

【図５】第２実施例のＣＭＯＳデバイスの製造工程のう
ちサイドウォールの形成及び各ＭＯＳＦＥＴのソース・
ドレイン形成工程における半導体基板の構造の変化を示
す断面図である。

【図６】第２実施例のＣＭＯＳデバイスの最終的なゲー
ト電極の端部付近における構造を示す断面図である。

【図７】第２実施例における製造工程を示すフロ―チャ
―ト図である。

【図８】第２実施例におけるＢＦ2+イオンのドーズ量と
ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴに
おけるショートチャネル効果Ｖthvrとのの相関関係を示
す図である。

【図９】第３実施例のＣＭＯＳデバイスの製造工程のう
ちゲート電極の形成前の工程における半導体基板の構造
の変化を示す断面図である。

【図１０】第３実施例のＣＭＯＳデバイスの製造工程の
うち各ＭＯＳＦＥＴへの不純物の連続注入工程における
半導体基板の構造の変化を示す断面図である。

【図１１】第３実施例のＣＭＯＳデバイスの最終的なゲ
ート電極の端部付近における構造を示す断面図である。

【図１２】第３実施例における製造工程を示すフロ―チ
ャ―ト図である。

【図１３】第４実施例のＣＭＯＳデバイスの製造工程の
うち各ＭＯＳＦＥＴへの不純物の連続注入工程における
半導体基板の構造の変化を示す断面図である。

【図１４】第４実施例のＣＭＯＳデバイスの最終的なゲ
ート電極付近における構造を示す断面図である。

【図１５】第４実施例における製造工程を示すフロ―チ
ャ―ト図である。

【図１６】従来の公報に記載されたＣＭＯＳデバイスの
製造工程における半導体基板の構造の変化を示す断面図
である。

【図１７】従来の公報の製造工程から想定されるＣＭＯ
Ｓデバイスの最終的なゲート電極の端部付近における構
造を示す断面図である。

【図１８】各ＭＯＳＦＥＴに局所的パンチスルーストッ
パーを設けた従来のＣＭＯＳデバイスの製造工程におけ
る半導体基板の構造の変化を示す断面図である。

【図１９】各ＭＯＳＦＥＴに局所的パンチスルーストッ
パーを設けた従来のＣＭＯＳデバイスの最終的なゲート
電極の端部付近における構造を示す断面図である。

【図２０】各ＭＯＳＦＥＴに局所的パンチスルーストッ
パーを設けた従来のＣＭＯＳデバイスの製造工程のうち
ゲート電極の作成前における工程を示すフロ―チャ―ト
図である。

【図２１】各ＭＯＳＦＥＴに局所的パンチスルーストッ
パーを設けた従来のＣＭＯＳデバイスの製造工程のうち
ゲート電極の作成後における工程を示すフロ―チャ―ト
図である。

【図２２】一般的なＣＭＯＳデバイスの各ＭＯＳＦＥＴ
のゲート長に対するしきい値電圧の低下量の依存性を示
す図である。

【符号の説明】

１半導体基板２ｎウェル３ソース・ドレイン４ｎ- 領域５ｐ- 領域（局所的パンチスルーストッパー）６ソース・ドレイン７ｎ- 領域（局所的パンチスルーストッパー）８ｐ- 領域１０素子分離１１ゲート酸化膜１２ゲート電極１３チャネル領域１４，１５保護酸化膜１６サイドウォール１７，１８ｐ--領域１９保護酸化膜２１，２２レジストマスク

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−55658（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 21/265 H01L 29/78 H01L 21/336

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板にｎチャネルＭＯＳＦＥＴ及
びｐチャネルＭＯＳＦＥＴを搭載したＣＭＯＳ半導体装
置の製造方法であって、上記半導体基板の上記ｎチャネルＭＯＳＦＥＴのチャネ
ル領域となる部分に閾値制御用不純物を導入する工程
と、上記半導体基板の上記ｐチャネルＭＯＳＦＥＴのチャネ
ル領域となる部分に閾値制御用不純物を導入する工程
と、上記半導体基板上に、上記ｎチャネルＭＯＳＦＥＴのゲ
ート電極及び上記ｐチャネルＭＯＳＦＥＴのゲート電極
を形成する工程と、上記ｎチャネルＭＯＳＦＥＴ及び上記ｐチャネルＭＯＳ
ＦＥＴのゲート電極をマスクとして、上記ｎチャネルＭ
ＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの双方に同時に
低濃度のｐ型不純物のイオン注入を行なって低濃度ｐ型
領域を形成する工程と、上記ｎチャネルＭＯＳＦＥＴ及び上記ｐチャネルＭＯＳ
ＦＥＴのゲート電極をマスクとして、上記ｎチャネルＭ
ＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴの双方に同時に
低濃度のｎ型不純物のイオン注入を行なって低濃度ｎ型
領域を形成する工程と、上記低濃度のｐ型不純物及びｎ型不純物のイオン注入を
行った後、上記ｎチャネルＭＯＳＦＥＴに高濃度のｎ型
不純物を導入してソース・ドレインを形成する工程と、上記低濃度のｐ型不純物及びｎ型不純物のイオン注入を
行った後、上記ｐチャネルＭＯＳＦＥＴに高濃度のｐ型
不純物を導入してソース・ドレインを形成する工程とを
備え、上記ｎチャネルＭＯＳＦＥＴのソース・ドレインとチャ
ネル領域との間に上記低濃度ｐ型領域からなる局所的パ
ンチスルーストッパーを形成し、上記ｐチャネルＭＯＳ
ＦＥＴのソース・ドレインとチャネル領域との間に上記
低濃度ｎ型領域からなる局所的パンチスルーストッパー
を形成することを特徴とするＣＭＯＳ半導体装置の製造
方法。
【請求項２】請求項１記載のＣＭＯＳ半導体装置の製
造方法において、上記低濃度のｐ型不純物及びｎ型不純物のイオン注入を
行った後、上記各ＭＯＳＦＥＴのソース・ドレインを形
成する前に、上記各ゲート電極の側壁にサイドウォール
を形成する工程を備え、上記ｎチャネルＭＯＳＦＥＴのソース・ドレインとチャ
ネル領域との間に上記低濃度ｎ型領域からなるＬＤＤを
形成し、上記ｐチャネルＭＯＳＦＥＴのゲート電極とチ
ャネル領域との間に上記低濃度ｐ型領域からなるＬＤＤ
を形成することを特徴とするＣＭＯＳ半導体装置の製造
方法。
【請求項３】請求項１又は２記載の半導体装置の製造
方法において、上記ｎチャネルＭＯＳＦＥＴ又はｐチャネルＭＯＳＦＥ
Ｔのうちいずれか一方のＭＯＳＦＥＴを形成する領域に
しきい値制御用不純物を導入する工程を備え、上記低濃度のｐ型不純物のイオン注入を行う工程及び上
記低濃度のｎ型不純物のイオン注入を行う工程のうち、
上記一方のＭＯＳＦＥＴのソース・ドレインの不純物と
同じ導電型の不純物のイオン注入を行う工程を、少なく
とも２ステップ以上の大傾角イオン注入法により行なっ
て、上記他方のＭＯＳＦＥＴのチャネル領域にしきい値
制御用不純物を導入する工程を省略するとともに、上記一方のＭＯＳＦＥＴでは、ウェル内に埋込チャネル
領域が形成されていることを特徴とするＣＭＯＳ半導体
装置の製造方法。