JP3060387U - マトリックスキーボード用入力検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 マトリックスキーパッドのための入力検出回
路を提供する。 【解決手段】 回路２０は第一スイッチＳＷ１を介して
キャパシタＣの正端子へ接続された第一電源と、第二ス
イッチＳＷ２を介して正端子へ接続された第二電源とを
有する。キャパシタ負端子はスイッチＳＷ１を介して接
地されている。第一ポートＡは正端子に、第二ポートＢ
は負端子に形成されている。この回路２０のバイアスモ
ードにおいては、スイッチＳＷ１が閉止し、スイッチＳ
Ｗ２が開放すると、ポートＡの電位はＶ１、ポートＢの
電位は０であり、キャパシタＣの電位ＶＣがＶ１へ充電
される。一方、走査モードでは、スイッチＳＷ１が開放
し、スイッチＳＷ２が閉止すると、ポートＡの電位はＶ
２になり、キャパシタＣの電位は電位Ｖ１に維持され、
ポートＢの電位はＶ２−Ｖ１である。ポートＢの電位レ
ベルは、ポートＡとＢとの間の接続状態を決定するため
に使用できる。

Description

【考案の詳細な説明】

【０００１】

【考案の技術分野】

本考案は入力検出回路に関し、特にタッチトーンテレホンのマトリックスキー パッドまたはキーボードに使用される入力検出回路に関する。

【０００２】

【従来の技術】

通常のテレホンキーパッド、即ちタッチトーンモードで使用されているものは 、マトリックス（行列）の形状に構成されている。そのマトリックスは、複数行 Ｒ１−Ｒ４と複数列Ｃ１−Ｃ４のマトリックスピンを有する。図１を参照すると 、抵抗器は特定の行と列とを接続して、特定またはオプションの様々なダイヤル をする選択を可能にさせる。図１の通常のキーパッドは以下の方式で操作される 。使用者が電話機の受話器即ち受信器を持ち上げたとき、回路は「走査オプショ ン」モードに入り、このモードでは、特定の抵抗器接続により示される選択され たオプションが走査または検出される。これらのオプションは以下を含むことが できる。即ち、（１）特定の地域コード以外からの呼び出しの遮断と、（２）パ ルスダイアルモードにおける電話の操作と、（３）他機との間で外部回線を得る ために“９”をダイアルする必要性とである。この走査オプションモードは非常 に迅速に実行され、通常は２０ミリ秒以内である。この走査オプションモードが 完了すると、電話機は「キー押し下げ」モードに入り、このモードでは電話機は 、ダイヤルすべき電話番号を示すものとして回路が認識している特定のキーを使 用者が押し下げることを待機する。

【０００３】 残念ながら、通常のキーパッドは幾つかの欠点を持つ。第一に、オプションが 走査されるとき（即ち、走査オプションモード期間中）にキーが押し下げられる と、エラーが起こり易い。例えば、使用者が受話器を持ち上げる前にキーを押し 下げると、回路は未知のオプションを検出し得るか、或いは既にプログラムされ たオプションを無効にし得る。第二に、従来のキーパッド回路は行を列に接続す る抵抗器を使用し、待機時間期間中（即ち、キーを押し下げる前と押し下げる間 の待機時間）に、抵抗器の電位差が電流を抵抗器に通電させ、電力浪費を生じる 。

【０００４】 従って依然として、従来技術の回路の欠点を克服するマトリックスキーパッド のための入力検出回路、即ち、改良された入力検出回路を与え、オプションの走 査期間中のエラーを防止し、使用期間中の電力損失を最小化する回路に対する必 要性がある。

【０００５】

【考案の概要】

本考案の目的を達成するために、マトリックスキーパッドのための入力検出回 路が与えられ、これは選択されたオプションの走査についてのキャパシタンスの 特性に依存している。特に、本考案は、キャパシタの二つの端子を交叉する電位 差が直ぐには変化しないという原理に依存しており、更にキャパシタンスの充電 および放電特性に依存している。また、スイッチのスイッチオ−バーモードの利 点をとれば、異なる参照電位が形成され、これは適切な電圧変換点の設定と共も に、決定すべき二つの入力／出力ポートの間の回路接続の状態を可能にする。

【０００６】 本考案は特定のキーを交叉するキャパシタを接続することにより上述の原理を 適用する。キャパシタは、その端子を交叉する電位差を発生し、これがキャパシ タの存在の検出に使用される。電位差の結果として発生した信号は、何れのキー がクロスオーバーキャパシタに接続されたかを判断するように処理される。何れ のキーがクロスオーバーキャパシタに接続されたかを知ることにより、電話機の プロセッサは何れの走査オプションがプログラムされているかも知ることになる 。

【０００７】 本考案の入力検出回路は、キーの複数列とキーの複数行との交差と、そのキー の一つについて交差する行と列とに交叉して接続されたキャパシタとにより形成 されたキーのマトリックスを含む。この入力検出回路は更に、キャパシタに交叉 する電位差を発生する回路と、キャパシタに交叉する電位差に応答して、キャパ シタの存在を示す信号を発生する回路とを含む。このキャパシタの存在を示す信 号は、更にプログラム可能なオプションを示し得る。

【０００８】 本考案の一実施例によれば、キャパシタに交叉する電位差を発生する回路は、 キャパシタの正端子に接続されたバイアス区画回路と、キャパシタの負端子に接 続された走査区画回路とを含む。バイアス区画回路は、正端子に接続された第一 のスイッチと、この第一のスイッチを介して正端子に接続された第一の電源と、 正端子に接続された第二のスイッチと、この第二のスイッチを介して正端子に接 続された第二の電源とを含むことができる。走査区画回路は、負端子に接続され た第一のスイッチと、一つのキーが押し下げられたか否かを示す第一の出力と、 キャパシタの存在を示す信号である第二の出力とを含むことができる。キャパシ タの存在を示す信号を発生する回路は、ラッチを更に含むことができ、このラッ チは、一つのキーが押し下げられたことを示す第一の信号がラッチにより受信さ れたならば、第二の出力の送信を防止するように第一と第二の出力に接続されて いる。

【０００９】 本考案の他の実施例によれば、キャパシタにより示されたオプションを使用者 が選択または無効にすることを可能にするように、交差する行と列との間にスイ ッチを接続できる。

【００１０】

【実施例】

以下、本考案を実施するための現在の最良な態様について詳細に説明する。こ の説明は限定的なものではなく、単に本考案の実施例の一般的な原理を説明する 目的のためになされる。本考案の目的は添付の実用新案登録請求の範囲に最もよ く規定されている。特定の例においては、細部の不必要な説明によって本考案の 要旨が不明瞭にならないように、公知の回路および部品については、その詳細な 説明を省略する。

【００１１】 本考案は、選択されたオプションの走査のためのキャパシタンスの特性に依存 するマトリックスキーパッド用入力検出回路を与える。特に本考案はキャパシタ の二つの端子を交叉する電圧差が直ぐには変化しないという原理に依存しており 、更にキャパシタの充電および放電特性に依存する。更に、スイッチの切換モー ドの利点によれば、異なる参照電位が形成され、適当な電圧変換点の設定と共に 、決定すべき二つの入力／出力ポートの間の回路接続の状態を可能とする。

【００１２】 本考案は上述の原理を特定のキーに交叉するキャパシタを接続することにより 適用する。キャパシタは、その存在を検出するために使用されるキャパシタ端子 を交叉する電位差を発生する。電位差に起因して発生した信号は、何れのキーが クロスオーバーキャパシタに接続されたかを決定するように処理される。何れの キーがクロスオーバーキャパシタに接続されたかを知ることにより、電話機のプ ロセッサは、何れの走査オプションがプログラムされているかということも知る 。

【００１３】 図２−４は、本考案が基づいている基本的原理を示し、また、これが非限定的 な例の回路にどのように実施できるかを示す。図５は、図２−４に示される回路 を使用する本考案の入力検出回路をマトリックスキーパッドに使用して示す。図 ６−８は、図２−５の回路により発生した情報を処理するように使用できる回路 の非限定的な例を示す。

【００１４】 図２は単純化された回路２０を示し、この回路は第一のスイッチＳＷ１を介し てキャパシタＣの正端子へ接続された第一の電源と、第二のスイッチＳＷ２を介 してキャパシタＣの正端子へ接続された第二の電源とを有する。キャパシタＣの 負端子は第一のスイッチＳＷ１を介して接地されている。第一の入力／出力（Ｉ ／Ｏ）ピン、即ちポートＡは、キャパシタＣの正端子において規定され、第二の Ｉ／Ｏピン、即ちポートＢは、キャパシタＣの負端子において規定されている。

【００１５】 使用に際しては、回路２０についてのタイミングフレームは二つの連続的なウ ィンドまたはモードで操作される。即ち、バイアスウィンドまたはバイアスモー ドと、走査ウィンドまたは走査モードである。バイアスモードにおいては、第一 のスイッチＳＷ１が閉止して、且つ第二のスイッチＳＷ２が開放したならば、キ ャパシタＣのポートＡにおける負電位ＶＡはＶ１（これは第一の電源の電位であ る）となり、キャパシタＣのポートＢにおける電位は（接地されている故に）０ であり、キャパシタＣの電位ＶＣはＶ１へ充電される。回路２０はここで走査モ ードへ進む。いま、走査モードにおいて、第一のスイッチＳＷ１がここでは開放 して、且つ第二のスイッチＳＷ２が閉止したならばキャパシタＣのポートＡにお ける正電位ＶＡはＶ２（これは第二の電源の電位である）になり、キャパシタＣ の電位ＶＣは電位Ｖ１に維持され、ポートＢにおける電位ＶＢはＶ２−Ｖ１であ る。従って電圧電位とは異なるポートＢにおける電位ＶＢのレベルは、ポートＡ とポートＢとの間の接続の現状の状態を決定するために使用できる。この状態は 、以下の三つの状態のうちの一つの形態を採ることができる。その三つの形態は 、（１）開放（即ち、ポートＡとＢとの間の接続が開放）、（２）短絡（即ち、 ポートＡとの間の接続が既に短絡している）、（３）ポートＡとＢとの間のクロ スオーバーキャパシタの存在である。

【００１６】 図３は本考案に係る実際の回路３０に実施された図２の原理を示す。図２にお けるスイッチＳＷ１およびＳＷ２は、ＰＭＯＳ（Ｐチャンネル金属酸化半導体電 界効果トランジスタ）およびＮＭＯＳ（Ｎチャンネル金属酸化半導体電界効果ト ランジスタ）の形式で設置されており、これらの開放および閉止は、プロセッサ （図示せず）により発生した制御信号により制御される。この回路３０は、バイ アス区画３２および走査区画３４とを含む。バイアス区画３２は、二つのＰＭＯ Ｓ Ｐ１およびＰ２を含み、これらは、電源ＶＤＤへ接続されたソース端と、Ｎ ＭＯＳ Ｎ１のドレーン端に接続されたドレーン端を有する。ＮＭＯＳ Ｎ１の ドレーン端は接地されている。ＰＭＯＳ Ｐ１，Ｐ２およびＮＭＯＳ Ｎ１のド レーン端は、キャパシタＣの正端子においてポートＡへ接続されている。走査区 画３４は二つのＮＭＯＳ Ｎ２，Ｎ３を有し、それらのソース端は接地されてお り、ドレーン端はキャパシタＣの負端子においてポートＢへ接続されている。Ｎ ＭＯＳ Ｎ２およびＮ３のドレーン端も二つの位相インバータ即ちＮＯＴゲート ＮＯＴ１およびＮＯＴ２へ接続されて、それぞれＰＫＥＹ出力信号およびＯＰＴ ＯＵＴ出力信号を生成するようにされている。ゲートＰ１Ｇ，Ｐ２Ｇ，Ｎ１Ｇ， Ｎ２Ｇ，およびＮ３Ｇは、それぞれＰ１，Ｐ２，Ｎ１，Ｎ２，およびＮ３の制御 のための入力端である。

【００１７】 図２と図３を比較すると、図３におけるＰ１Ｇ，Ｎ１ＧおよびＮ２Ｇは、図２ における第一のスイッチＳＷ１に対応し、図３におけるＰ２ＧおよびＮ３Ｇは、 図２における第二のスイッチＳＷ２に対応する。従って、バイアスモードにおい てはキャパシタＣがポートＡとＢとの間に接続されている状態と見なし、Ｐ１Ｇ ，Ｎ１ＧおよびＮ２Ｇ（即ち、第一のスイッチＳＷ１に対応）が閉止して、Ｐ２ ＧおよびＮ３Ｇ（即ち、第二のスイッチＳＷ２に対応）が開放するならば、キャ パシタＣのポートＡにおける正電位ＶＡは、（１／２）ＶＤＤとなり、キャパシ タＣのポートＢにおける正電位ＶＢは（Ｎ２Ｇを介して接地されている故に）、 ０であり、キャパシタＣの電位ＶＣは（１／２）ＶＤＤに充電される。ここで走 査モードにおいては、Ｐ１Ｇ，Ｎ１ＧおよびＮ２Ｇが開放して、Ｐ２ＧおよびＮ ３Ｇが閉止するならば、キャパシタＣのポートＡにおける正電位ＶＡは、ＶＤＤ であり、ポートＢにおける正電位ＶＢは（１／２）ＶＤＤである。表１はポート ＡとＢとの間の接続における三つの状態（短絡、開放、キャパシタ存在）の各々 の期間中の電位を要約する。

【００１８】 表１ ＶＡ ＶＢスイッチ状態 短絡 開放 キャパシタ 短絡 開放 キャパシタ バイアス 1/2VDD 1/2VDD 1/2VDD 1/2VDD 0V 0V ウィンド 走査 VDD VDD VDD VDD 0V 1/2V DD ウィンド 出力信号ＰＫＥＹは、特定のキーが押されたかどうかを示すために用いられる 。キーが押されたなら、ＰＫＥＹ＝０である。キーが押されていなければ、ＰＫ ＥＹ＝１である。

【００１９】 出力信号ＯＰＴＯＵＴは、キーが押されていない場合のみに、ポートＡとＢと の間の接続の現状の状態を決定するために用いられる。従って、キーが押された とすると、ＯＰＴＯＵＴが０に等しいにも拘わらず、ＯＰＴＯＵＴは無効になる 。キーが押されていなければ、ポートＡとＢとの間の接続が「開放」の場合には ＯＰＴＯＵＴ＝１であり、ポートＡとＢとの間のキャパシタが存在する場合には ＯＰＴＯＵＴ＝０である。このようにして、以下の表２にＰＫＥＹとＯＰＴＯＵ Ｔとの間の関係を要約する。

【００２０】 表２ 開放 短絡 キャパシタ存在 ＰＫＥＹ １ ０ １ ＯＰＴＯＵＴ １ ０ ０

【００２１】 図２および図３の操作原理を更に示すために、ＮＯＴ１のモードシフト点を４ ／５ＶＤＤに設定し、ＮＯＴ２のモードシフト点を１／５ＶＤＤに設定するもの とする。いま、ＶＤＤ＝５Ｖであり、ＮＯＴ１’のモードシフト点が４Ｖに設定 され、ＮＯＴ２’のモードシフト点が１Ｖに設定されるものとする。更に、ＮＯ Ｔ１とＮＯＴ２とへ加えられる電位は同じであり、共にＶＢに等しい。というわ けで、以下の表３はＮＯＴ１およびＮＯＴ２についての可能な状態（即ち、ＶＢ ）に基づいてＰＫＥＹとＯＰＴＯＵＴについての可能な値を示す。

【００２２】 表３ VB＞4V 1V＜VB＜4V VB＜1V （短絡） （キャパシタ） （開放） PKEY(NOT1を介して) 0 １ 1 OPTOUT(NOT2を介して) 0 0 1

【００２３】 表３に示されるように、ポートＢにおける電位ＶＢが走査モード期間中に走査 されたとき、ＶＢ＞４Ｖであれば、ポートＡとＢとの間の接続が「短絡」してい る（即ち、キーが押されている）と判断される。ＶＢ＜１Ｖであれば、ポートＡ とＢとの間の接続が「開放」であると判断される。ＶＢが１Ｖと４Ｖとの間であ れば、キャパシタＣがポートＡとＢとの間に接続されていると判断される。表３ は事実上、状態（短絡、開放、キャパシタの存在）による表２をＶＢの値により 示したものであることに留意されたい。

【００２４】 本考案においては、ポートＡとＢとの間が「短絡」である（即ち、キーが押さ れているとき）ならば、ＯＰＴＯＵＴが無効になるようにプログラムされている ことは重要である。これは、ポートＡとＢとの間が「短絡」であるとき、キャパ シタＣがポートＡとＢとの間に存在するとき、キャパシティＣがポートＡとＢと の間に接続されているか否かを決定する他の方式はないためである（図２および ３参照）。従って、以下に詳細に説明される図６および７におけるＲＣラッチ（ ＲＣＬＡＴＣＨ）７０が、ポートＡとＢとの間の「短絡」の存在を正確に決定す るために設けられている。

【００２５】 更に、図３の回路３０は、バイアス区画３２回路と走査区画３４回路との双方 として操作できるように変更可能である。図４は結果的に組み合わせられた回路 ４０を示す。回路４０がポートＡの側でバイアス区画として使用されるとき、Ｎ ２，Ｎ３，ＮＯＴ１およびＮＯＴ２は使用されていない。回路４０がポートＢの 側で走査区画３４として使用されるとき、Ｐ１，Ｐ２およびＮ１は使用されてい ない。

【００２６】 従って、図２−４に示されるように、クロスオーバーキャパシタＣの端子を交 叉する電位の差は、ＰＫＥＹ信号およびＯＰＴＯＵＴ信号を与え、これらの信号 は、キーが押されたか否かを決定するために用いられ、またキーが押されていな いならば、クロスオーバーキャパシタＣがキーを交叉して存在しているか否かを 決定するために用いられる。

【００２７】 図５は、図４の複数の回路４０が、本考案に係るマトリックスキーパッドに関 連して如何にして用いられているかを示す。図５において、Ｋｎｍ（ｎは列、ｍ は行）のキーの４×４行列（マトリックス）キーパッドが４行Ｒ１−Ｒ４と四列 Ｃ１−Ｃ４を有し、キーＫ１１−Ｋ１４の第一列、キーＫ２１−２４の第二列、 キーＫ３１−３４の第三列、キーＫ４１−４４の第四列を有して設けられている 。本考案に係るクロスオーバーキャパシタＣは、キーＫ４２およびＫ２４を交叉 して接続されている。各キーは二つの回路４０に接続且つ制御され、その一方の 回路４０がバイアス区画３２（即ち、ポートＡ）として操作され、他方の回路４ ０が走査区画３４（即ち、ポートＢ）として操作される。更に、各回路４０のＰ １Ｇ，Ｐ２Ｇ，Ｎ１Ｇ，Ｎ２ＧおよびＮ３Ｇは、回路４０への入力を示し、ＰＫ ＥＹおよびＯＰＴＯＵＴが回路４０の出力を示す。

【００２８】 図６における回路５５は、図４および図５の回路４０の入力と出力との接続を 示す。各回路４０への幾つかの入力はパルス発生回路６０により与えられ、これ は図７に示されている。各回路４０からのＰＫＥＹ出力およびＯＰＴＯＵＴ出力 は、入力としてＲＣＬＡＴＣＨ７０へ与えられている。

【００２９】 パルス発生回路６０はシステムクロックＣＬＫ信号およびＥＮＡＢＬＥ信号を 受信し、列回路４０Ｃ１， ４０Ｃ２，４０Ｃ３，および４０Ｃ４の走査を制御 するＣＫ１信号およびＳＣＡＮＣＯＬ信号を発生する。システムクロックＣＬＫ 信号およびＥＮＡＢＬＥ信号も、行回路４０Ｒ１，４０Ｒ２，４０Ｒ３，および ４０Ｒ４の走査を制御するＣＫ３信号およびＳＣＡＮＲＯＷ信号を発生させるた めにパルス発生回路６０により用いられる。これらの回路４０の走査は、各回路 ４０についてのＲＫＥＹ値およびＯＰＴＯＵＴ値を決定するために使用され、そ の値は次いでＲＣＬＡＴＣＨ７０へ与えられる。

【００３０】 図６および図７を参照すると、信号ＯＮＯＦＦＢが電話機の受話器が持ち上げ られているか否かを示すために用いられ、ＥＮＡＢＬＥ信号は電話機の「走査オ プション」モードにおけるキーパッドの走査を初期化するように用いられる。Ｏ ＮＯＦＦＢ＝１のとき（即ち、受話器が未だ持ち上げられていないとき）、全て のポートＡおよびＢにおける電位は浮動レベルに維持され、電話機は外部からの 呼び出しを受信するように待機する。このとき、全ての回路４０の全ての第一の スイッチＳＷ１が開放（即ち、ＮＭＯＳおよびＰＭＯＳは全て閉止）し、ポート ＡおよびＢを交叉する電位の欠乏は電流および電力の浪費がないことを意味する ので、回路４０は全て電力節約モードになる。

【００３１】 いま、ＯＮＯＦＦＢ＝０のとき（即ち、受話器が持ち上げられているとき）、 電話機は外部の電話番号をダイアルするように準備される。このとき、ＥＮＡＢ ＬＥ＝０であるならば、回路は「走査オプションモード」における全てのキーの 走査か、またはキーを押したかの何れかを可能とする。以下に詳細に説明するよ うに、ＯＮＯＦＦＢとＥＮＡＢＬＥとが共に零に等しいとき、押されたキーがな いならば、回路は「走査オプション」モードにおける全てのキーの走査を後述の 方式で初期化する。しかしながら、キーが押されているならば、「走査オプショ ン」動作は停止する。換言すれば、「キー押し下げ」は任意のオプションの走査 に優先して、「走査オプション」モードの実行期間中にオプションが走査される ときに同時にキーが押し下げられる状況を回避する。

【００３２】 しかしながら、このときＥＮＡＢＬＥ＝１であるならば、回路４０はオプショ ンのためにキーを走査しないが、回路４０は待機モードに保持される。換言すれ ば、ＥＮＡＢＬＥ＝１のとき、ＲＣＬＡＴＣＨ７０からの出力ＲＬｍおよびＣＬ ｎ（後述）は高レベルに固定され、ＲＣＬＡＴＣＨ７０からの出力ＳＣｎおよび ＳＲｍ（後述）は低レベルに固定されるが、これは、ＲＣＬＡＴＣＨ７０への入 力ＲｍＰＫＥＹ，ＲｍＯＰＴ，ＣｎＰＫＥＹおよびＣｎＯＰＴ（後述）が出力Ｒ Ｌｍ，ＣＬｎ，ＳＣｎおよびＳＲｍへ影響しないためである。

【００３３】 各回路４０からのＰＫＥＹおよびＯＰＴＯＵＴ出力（ＲｍＰＫＥＹ，ＲｍＯＰ Ｔ，ＣｎＰＫＥＹおよびＣｎＯＰＴ）は、入力としてＲＣＬＡＴＣＨ７０へ与え られる。ＲＣＬＡＴＣＨ７０は、四つの信号ＲＬｍ，ＳＲｍ，ＣＬｎおよびＳＣ ｎを出力する。図８を参照すると、ＲＣＬＡＴＣＨ７０は、行回路４０Ｒ１， ４０Ｒ２，４０Ｒ３および４０Ｒ４からの入力ＰＫＥＹ信号ＲｍＰＫＥＹを（フ リップフロップ７２を介して）実際にラッチし、これらの信号をＲＬｍ信号とし て出力する。同様に、ＲＣＬＡＴＣＨ７０は、列回路４０Ｃ１，４０Ｃ２，４０ Ｃ３および４０Ｃ４からの入力ＰＫＥＹ信号ＣｎＰＫＥＹを（フリップフロップ ７４を介して）ラッチし、これらの信号をＣＬｎ信号として出力する。第一の三 つの行回路４０Ｒ１，４０Ｒ２，４０Ｒ３からの入力ＯＰＴＯＵＴ信号ＲｍＯＰ Ｔは（フリップフロップ７６を介して）ラッチされ、ＲＬｍの値が“１１１１” であれば、以下に説明するように、ＳＲｍ信号として出力される。同様に、第一 の三つの列回路４０Ｃ１，４０Ｃ２，４０Ｃ３からの入力ＯＰＴＯＵＴ ＣｎＯ ＰＴ信号は（フリップフロップ７８を介して）ラッチされ、ＣＬｎの値が“１１ １１”であれば、以下に説明するように、ＳＣｎ信号として出力される。図８に おけるラッチは、Ｄフリップフロップ７２，７４，７６，７８の形式で設けられ ているが、他の形式の通常のラッチ機構も使用できる。

【００３４】 ＲＬｍおよびＣＬｎ信号はキーが押し下げられているか否かを示す。押し下げ られたキーがなければ、ＲＬｍとＣＬｎとは共に常に“１１１１”となる。しか しながらキーが押し下げられているならば、ＲＬｍおよびＣＬｎの値は、押し下 げられた特定のキーに依存して、図１０に記載された値のうちの一つになる。例 えば、キーＫ３４が押し下げられているならば、ＲＬｍは“１１１０”となり、 ＣＬｎは“１１０１”となる。図１０に記載されたＲＬｍおよびＣＬｎの値の決 定に使用された原理は、“０”がキー押し下げが起きた行または列を表す。従っ てキーＫ３４の押し下げは、３列、４行におけるキーが押し下げられたことを意 味するので、ＣＬｎ値の第三桁は“０”であり、ＲＬｍ値の第四桁は“０”であ る。同様に、キーＫ１１の押し下げは、列と行との双方における第一キーが押し 下げられたことを意味するので、ＣＬｎ値とＲＬｍ値とは共に同じであり、“０ １１１”である。

【００３５】 ＣＬｎ値とＲＬｍ値との双方が“１１１１”（即ち、押し下げられているキー はない）であるならば、ＣＫ１およびＣＫ３クロックと、それぞれＣＥおよびＲ Ｅ信号（値“１”を有する）は共に、プロセッサへ与えられるＳＣｎおよびＳＲ ｍの出力を引き起こす。ＳＣｎおよびＳＲｍの出力（即ち、ＯＰＴＯＵＴ値）は 、クロスオーバーキャパシタＣが接続されたキーを示し、プロセッサは、この情 報を選択された適切な走査オプションの判断と実行に用いる。しかしながら、Ｃ Ｌｎ値またはＲＬｍ値の何れかが“１１１１”に等しくない（即ち、キーが押し 下げられている）ならば、ＲＥ信号およびＣＥ信号は“０”に等しくなり、これ らはフリップフロップ７６と７８とをそれぞれ無効にして、ＳＣｎおよびＳＲｍ が出力を持たないようにする。この機構は、本考案においては、電話機の「走査 オプション」モードの実行期間中、オプションが走査されるときに同時にキーが 押し下げられる状況におけるエラーを回避することを可能にする。このような状 況では、「キー押し下げ」が如何なるオプションの走査にも優先する。

【００３６】 ここで図５のマトリックスキーパッド５０の操作について図５，６，８および ９を参照して説明する。図９においては、クロック信号ＣＬＫで示される各相“ Ｘ”がバイアスモードであり、一方、クロック信号ＣＬＫで示される各相“Ｙ” が走査モードである。使用者が受話器を持ち上げると、キーパッド５０が、電話 機の「走査オプション」モードの実行期間中にプロセッサにより走査される。こ のとき、ＲＬｍとＣＬｎは値“１１１１”を有する。

【００３７】 プロセッサは先ず行回路４０Ｒ１−４０Ｒ４からＰＫＥＹおよびＯＰＴＯＵＴ 出力を走査する。そのためには、列回路４０Ｃ１−４０Ｃ４がバイアス区画３２ 回路として働き、行回路４０Ｒ１−４０Ｒ４が走査区画３４回路として働く。図 ９に示されるように、ＳＣＡＮＲＯＷが低(ｌｏｗ)になると、行の走査が生じる 。このときプロセッサは例えば列に沿ってキーＫ４１−Ｋ４４における接続を起 こし、同時にバイアスモードに入るようにする。 キーＫ４１，Ｋ４３およびＫ ４４における接続が「開放」し、クロスオーバーキャパシタがキーＫ４２に存在 するので、列回路４０Ｃ１−４０Ｃ４のポートＡにおける電位ＶＡは２．５Ｖ即 ち（１／２）ＶＤＤ（再び、ＶＤＤ＝５Ｖと見倣す）であり、行回路４０Ｒ１− ４０Ｒ４のポートＢにおける電位ＶＢは０Ｖである。キーＫ４１−４４における 接続が走査モードへ入ったとき、列回路４０Ｃ１−４０Ｃ４のポートＡにおける 電位ＶＡは５Ｖ即ちＶＤＤであり、行回路４０Ｒ１，４０Ｒ３および４０Ｒ４の ポートＢにおける電位ＶＢは０Ｖに維持される。しかしながら、クロスオーバー キャパシタＣがＫ４２において存在しているので、回路４０Ｒ２のポートＢにお ける電位ＶＢは２．５Ｖ即ち（１／２）ＶＤＤになる。これらの結果は上記表１ に示されている。行回路４０Ｒ１，４０Ｒ３および４０Ｒ４については、ＶＢ＜ １Ｖ（ＶＢ＝０Ｖの故）であるので、ＰＫＥＹ＝１（即ち、キーは押し下げられ ていない）、ＯＰＴＯＵＴ＝１（即ち、接続が「開放」している）である。行回 路４０Ｒ２については、１Ｖ＜ＶＢ＜４Ｖ（ＶＢ＝２．５Ｖの故）であるので、 ＰＫＥＹ＝１（即ち、キーは押し下げられていない）、ＯＰＴＯＵＴ＝０（即ち 、キャパシタが存在）である。上記表３を参照されたい。従って、ＲＬｍは、値 “１１１１”を出力し、ＳＲｍは値“１０１”（即ち、４０Ｒ１，４０Ｒ２およ び４０Ｒ３におけるＯＰＴＯＵＴ値は、その順に“１０１”である）を出力する 。図９を参照すると、走査モードについてのクロック信号ＣＬＫの立ち下がり縁 は、ＣＫ３を高（ｈｉｇｈ)にし、これはＳＲｍの値を出力させるようにする。

【００３８】 ここでプロセッサは列回路４０Ｃ１−４０Ｃ４からＰＫＥＹおよびＯＰＴＯＵ Ｔ出力を走査する。そのためには、行回路４０Ｒ１−４０Ｒ４がバイアス区画３ ２回路として働き、列回路４０Ｃ１−４０Ｃ４が走査区画３４回路として働く。 図９に示されるように、ＳＣＡＮＣＯＬが低(ｌｏｗ)になると、列の走査が生じ る。このときプロセッサは例えば行に沿ってキーＫ１１−Ｋ１４における接続を 起こし、同時にバイアスモードに入るようにする。 キーＫ１１−Ｋ４１におけ る接続が全て「開放」し、行回路４０Ｒ１−４０Ｒ４のポートＡにおける電位Ｖ Ａは２．５Ｖ即ち（１／２）ＶＤＤ（再び、ＶＤＤ＝５Ｖと見倣す）であり、列 回路４０Ｃ１−４０Ｃ４のポートＢにおける電位ＶＢは０Ｖである。キーＫ１１ −１４における接続が走査モードへ入ったとき、行回路４０Ｒ１−４０Ｒ４のポ ートＡにおける電位ＶＡは５Ｖであり、列回路４０Ｃ１−４０Ｃ４のポートＢに おける電位ＶＢは０Ｖに維持される。これらの結果も上記表１に示されている。 ＶＢ＜１Ｖ（ＶＢ＝０Ｖの故）であるので、ＰＫＥＹ＝１（即ち、キーは押し下 げられていない）、ＯＰＴＯＵＴ＝１（即ち、接続が「開放」している）である 。上記表３を参照されたい。従って、ＣＬｎは、値“１１１１”を出力し、ＳＣ ｎは値“１１１”を出力する。図９を参照すると、走査モードについてのクロッ ク信号ＣＬＫの立ち下がり縁は、ＣＫ１を高（ｈｉｇｈ)にし、これはＳＣｎの 値を出力させるようにする。

【００３９】 図６および８に関連して上記に説明したように、ＣＬｎ，Ｒｌｍ，ＳＣｎおよ びＳＲｍの出力（これらはＰＫＥＹおよびＯＰＴＯＵＴ値を示す）は次いでＲＣ ＬＡＴＣＨ７０へ送信され、キーＫ４２における特定のキャパシタ接続により示 されるオプションを決定するように処理される。これらのオプションは以下を含 むことができる。即ち、（１）特定の地域コード以外からの呼び出しの遮断と、 （２）パルスダイアルモードにおける電話の操作と、（３）他機との間で外部回 線を得るために“９”をダイアルする必要性とである。

【００４０】 上記に説明した処理は、他の行と列とを上述した方式により交互に走査して、 全てのキーパッドマトリックス５０が走査されるまで続けられる。行と列とが走 査される順序は重要ではない。走査の終了において、他のキャパシタ接続がキー Ｋ２４において検出され、キーＫ２４におけるＰＫＥＹおよびＯＰＴＯＵＴの出 力もＲＣＬＡＣＨ７０へ送信され、キーＫ２４における特定のキャパシタ接続に より示されたオプションを決定するようにプロセッサへ送信される。全てのキー パッドマトリックスが走査された後、電話機は、使用者がダイヤルすべき電話番 号を示す特定のキーを押すことを待つ「キー押し下げ」モードへ入る。特に、キ ーパッドマトリックスは、（ダイヤルされた数を示す）何れのキーが押されたか を調べるように走査される。キーパッドマトリックス５０の走査期間中、キーが 押し下げられたならば（即ち、ＣＬｎ値かまたはＲＬｍ値かの何れかが“１１１ １”に等しくないならば）、図８におけるＲＥ信号およびＣＥ信号は“０”に等 しくなり、これはフリップフロップ７６と７８とをそれぞれ無効にし、上記に説 明したようにＴＳＣｎとＳＲmとが出力を持たないようにする。キーが押し下げ られた後は、プロセッサは「走査オプション」モードへ切換復帰し、押し下げら れたキーが解除された後であって、次のキーが押し下げられる前に、キャパシタ 接続についてキーパッドマトリックスを走査する。

【００４１】 本考案は、電話機が「キー押し下げ」モードにあるときに、使用者が特定のオ プションを選択または無効にすることを可能にするように変更することができる 。例えば、図５へ戻ると、キャパシタ接続をＫＩ２に設けることができ、この場 合、スイッチ８８もこの接続に設けられる。このスイッチ８８が閉止すると、オ プションが「走査オプション」モードで走査されるときに、キーＫ１２における 接続も検出される。逆に、スイッチ８８が開放したとき、オプションが「走査オ プション」モードで走査されるときに、キーＫ１２におけるキャパシタ接続は検 出できない。このスイッチ８８は電話機のハウジングの横に設けられた機械的ス イッチの形式で実現できる。従って、一例として、キーＫ１２におけるキャパシ タ接続をパルスダイアルモードにおける電話機の操作を示すように使用し得る。 電話機の初期操作期間中には、スイッチ８８は初めに開放し得るので、オプショ ンが「走査オプション」モードにおいて初期走査されるときには、操作キーＫ１ ２（およびそれが表示するオプション）におけるキャパシタ接続は検出されない 。使用者が一つの電話番号をダイヤルした後、使用者は次の電話番号をパルスダ イヤルモードでダイヤルしたいと望むことがあり得る。その結果、使用者はスイ ッチ８８を閉止し、オプションがいま走査されたときに、キーＫ１２（およびそ れが表示するオプション）におけるキャパシタ接続が、「走査オプション」モー ドで次に走査されたときに検出されるようにする。その後、使用者がこのオプシ ョンを無効にすることを望むなら、スイッチ８８は再び開放でき、キーＫ１２（ およびそれが表示するオプション）におけるキャパシタ接続は、「走査オプショ ン」モードで次に走査されたときには検出されない。

【００４２】 従って、回路５５，６０および７０が上述の原理および必要性に応じて、回路 ４０からのＰＫＥＹ信号およびＯＰＴＯＵＴ信号に伴う情報を処理するために設 けられている。特定の回路を図６−８に示したが、同様な機能を達成する他の回 路構成を設けることも可能である。

【００４３】 各キーは、キャパシタ接続を持つならば、特定のオプションを表すように予め プログラムされているので、各々の特定の電話機キーパッドは、所望のキーにお いてキャパシタ接続を与えることにより、異なるオプションを有するように予め プログラムできる。従って、図５はＫ１２，Ｋ４２およびＫ２４のみにおけるキ ャパシタ接続を示しているが、この特定の電話機のための所望のオプションを構 築するように何れのキーにおいてもキャパシタ接続を設けることが可能である。

【００４４】 更に、本考案はテレホンキーパッドマトリックスに関連して図示されているが 、これに限定されるものではなく、他のマトリックス入力検出回路、例えばキー ボード、エレクトーンまたは電気的番号錠（electrical numbering lock)のため のマトリックス入力検出回路にも使用できる。

【００４５】 かくして、本考案の入力検出回路およびマトリックスキーパッドは、通常の電 話機キーパッドおよびそれらの回路では実現されていない幾つかの利点を与える 。クロスオーバーキャパシタの使用により、電話機はオプションをいつでも（電 話機が使用者によるキーの押し下げのために待機しているときでさえも）走査で きる。更に、ＰＫＥＹ信号およびＯＰＴＯＵＴ信号のＲＣラッチ７０および論理 は、キーが押し下げられたときに、本考案の入力検出回路が他の全てのオプショ ンを排除することを可能にするので、エラーが回避される。更なる利点は、電力 が節約されることにより実現される。これは、押し下げられているキーがないと き、または走査がなされていない（即ちバイアスモードおよび走査モードにおい て）ときに、全ての回路４０を電力節約モードへ開放する第一のスイッチＳＷ１ を設けることによる。

【００４６】 上述の説明は本考案の特定の実施例に言及しているが、本考案の要旨から逸脱 することなく、多くの変更をなし得ることは明白である。添付の実用新案登録請 求の範囲は、そのような変更例が本考案の目的と要旨との範囲内に包含するよう に意図されている。

【図面の簡単な説明】

【図１】通常の電話機マトリックスキーパッドに使用さ
れる通常の回路の単純化された回路図である。

【図２】本考案の基本原理を示す回路の単純化された回
路図である。

【図３】図２の原理を使用する本考案の一実施例の単純
化された回路図である。

【図４】図３の回路が如何にしてバイアスモードと走査
モードとの双方に操作変更できるかを説明するための単
純化された回路図である。

【図５】本考案に係るキーパッドマトリックスに関連し
て図４の回路の使用を示す単純化された回路図である。

【図６】図４および図５の回路の入力と出力との接続を
示す回路図である。

【図７】図６の回路を制御するパルス発生回路の回路図
である。

【図８】図６のＲＣＬＡＴＣＨの回路図である。

【図９】図６の回路図のタイミング図である。

【図１０】特定のキーが押し下げられたときのＲＬｍお
よびＣＬｎの出力信号を示すチャートである。

【符号の説明】

２０，３０，４０ 回路 ３２ バイアス区画（バイアス区画回路） ３４ 走査区画（走査区画回路） ５０ マトリックスキーパッド ７０ ＲＣラッチ（ラッチ） Ａ 第一ポート Ｂ 第二ポート Ｃ キャパシタ ＳＷ１ 第一のスイッチ ＳＷ２ 第二のスイッチ Ｐ１，Ｐ２ ＰＭＯＳ Ｎ１，Ｎ２，Ｎ３ ＮＭＯＳ Ｒ１，Ｒ２，Ｒ３，Ｒ４ 行 Ｃ１，Ｃ２，Ｃ３，Ｃ４ 列

Claims (20)

【実用新案登録請求の範囲】
1. 【請求項１】 キーパッドのための入力検出回路であっ
   て、 キーの複数の行とキーの複数の列との交差により形成さ
   れたキーのマトリックスと、 前記キーの一つの前記交差する行と列とに交叉して接続
   されたキャパシタと、 キャパシタに交叉する電位差を発生する電位差発生手段
   と、 前記キャパシタに交叉する前記電位差に応答して、前記
   キャパシタの存在を示す信号を発生する信号発生手段と
   を備える回路。
2. 【請求項２】 前記キャパシタの存在を示す信号は、プ
   ログラム可能なオプションを更に示す請求項１記載の回
   路。
3. 【請求項３】 前記キャパシタが正端子と負端子とを含
   み、前記電位差発生手段が、 正端子と負端子とに接続された第一のスイッチと、 この第一のスイッチを介して正端子に接続された第一の
   電源と、 正端子に接続された第二のスイッチと、 この第二のスイッチを介して正端子に接続された第二の
   電源とを含み、 前記負端子が第一のスイッチを介して接地されている請
   求項１または２記載の回路。
4. 【請求項４】 第一のスイッチが閉止し、且つ第二のス
   イッチが開放し、次いで第一のスイッチが開放し、且つ
   第二のスイッチが閉止して、前記キャパシタの前記負端
   子に電位差を発生させるようにする請求項３記載の回
   路。
5. 【請求項５】 前記キャパシタが正端子と負端子とを含
   み、前記電位差発生手段が、 前記正端子に接続されたバイアス区画回路と、 前記負端子に接続された走査区画回路とを含む請求項１
   または２記載の回路。
6. 【請求項６】 前記バイアス区画回路が、 前記正端子に接続された第一のスイッチと、 この第一のスイッチを介して前記正端子に接続された第
   一の電源と、 前記正端子に接続された第二のスイッチと、 この第二のスイッチを介して前記正端子に接続された第
   二の電源とを含む請求項５記載の回路。
7. 【請求項７】 前記走査区画回路が、 前記負端子に接続された第一のスイッチであり、この第
   一のスイッチを介して前記負端子が接地されている第一
   のスイッチと、 一つのキーが押し下げられたか否かを示す第一の出力
   と、 キャパシタの存在を示す信号である第二の出力とを含む
   請求項５記載の回路。
8. 【請求項８】 前記信号発生手段が、前記走査区画回路
   を含む請求項７記載の回路。
9. 【請求項９】 前記信号発生手段が、第一と第二の出力
   に接続されたラッチを更に含む請求項８記載の回路。
10. 【請求項１０】 前記ラッチが、一つのキーが押し下げ
    られたことを示す第一の信号が前記ラッチにより受信さ
    れたならば、第二の出力の送信を防止する請求項９記載
    の回路。
11. 【請求項１１】 第一のスイッチが、ソース端とドレー
    ン端とを有する第一のＰＭＯＳと、ソース端とドレーン
    端とを有するＮＭＯＳと、電源とを含み、 第二のスイッチが、ソース端とドレーン端とを有する第
    二のＰＭＯＳを含み、 第一と第二のＰＭＯＳの前記ドレーン端が前記ＮＭＯＳ
    の前記ドレーン端へ接続され、第一と第二のＰＭＯＳの
    前記ソース端が前記電源へ接続され、前記ＮＭＯＳの前
    記ソース端が接地されている請求項６記載の回路。
12. 【請求項１２】 第一のスイッチが、ソース端とドレー
    ン端とを有するＰＭＯＳを含み、そのソース端が接地さ
    れ、且つそのドレーン端が前記負端子と第一の出力と第
    二の出力に接続されている請求項７記載の回路。
13. 【請求項１３】 前記交差する行と列との間の前記キャ
    パシタに接続されたスイッチを更に含む請求項１記載の
    回路。
14. 【請求項１４】 キーパッドのための入力検出回路であ
    って、 キーの複数の行とキーの複数の列との交差により形成さ
    れたキーのマトリックスであり、各々のキーが第一のポ
    ートおよび第二のポートを規定する接続を有するマトリ
    ックスと、 複数のバイアス区画回路であり、その各々が異なるキー
    の第一のポートへ接続されたバイアス区画回路と、 複数の走査区画回路であり、その各々が異なるキーの第
    二のポートへ接続された走査区画回路と、 一つの前記キーの第一ポートおよび第二のポートに交叉
    して接続された少なくとも一つのキャパシタとを備える
    回路。
15. 【請求項１５】 前記各バイアス区画回路が、 前記キーの第一ポートに接続された第一のスイッチと、 この第一のスイッチを介して前記キーと同一のキーの第
    一ポートへ接続された第一の電源と、 前記同一のキーの第一ポートへ接続された第二のスイッ
    チと、 この第二のスイッチを介して前記同一のキーへ接続され
    た第二の電源とを含む請求項１４記載の回路。
16. 【請求項１６】 前記走査区画回路が、 前記同一のキーの第二ポートへ接続された第三のスイッ
    チと、この第三のスイッチを介して前記同一のキーの第
    二ポートが接地されている第三のスイッチと、 前記同一のキーが押し下げられたか否かを示す第一の出
    力と、 前記キャパシタが前記同一のキーの第一ポートおよび第
    二ポートを交叉して接続されているか否かを示す第二の
    出力と含む請求項１５記載の回路。
17. 【請求項１７】 第一と第二の出力に接続されたラッチ
    を更に含む請求項１６記載の回路。
18. 【請求項１８】 前記ラッチが、前記キーが押し下げら
    れたことを示す第一出力が前記ラッチにより受信された
    ならば、第二の出力の送信を防止する請求項１７記載の
    回路。
19. 【請求項１９】 前記キーの第一と第二のポートを交叉
    するキャパシタへ接続されたスイッチを更に含む請求項
    １４記載の回路。
20. 【請求項２０】 キャパシタを交叉する電位差を発生す
    る回路であって、 正端子と負端子とを有するキャパシタと、 前記正端子と負端子とへ接続された第一のスイッチと、 この第一のスイッチを介して前記正端子に接続された第
    一の電源と、 前記正端子に接続された第二のスイッチと、 この第二のスイッチを介して前記正端子に接続された第
    二の電源とを含み、 前記負端子が第一のスイッチを介して接地されている回
    路。