JP3051445B2 - Semiconductor thin film transistor and method of manufacturing the same - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体薄膜トランジスタおよびその製造
方法に関するものである。Description: TECHNICAL FIELD The present invention relates to a semiconductor thin film transistor and a method for manufacturing the same.
半導体装置の低消費電力化および高集積化を図るため
に、CMOS回路を構成するＰチャネルトランジスタを半導
体薄膜トランジスタに置き換えることが、特にスタティ
ックRAM等で行われている。この半導体薄膜トランジス
タについて以下説明する。In order to achieve low power consumption and high integration of a semiconductor device, a P-channel transistor constituting a CMOS circuit is replaced with a semiconductor thin film transistor, particularly in a static RAM or the like. This semiconductor thin film transistor will be described below.
第５図（ａ）〜（ｄ）は従来の半導体薄膜トランジス
タの製造方法を示す工程順断面図である。5 (a) to 5 (d) are process sectional views showing a conventional method for manufacturing a semiconductor thin film transistor.
まず、シリコン基板１上に厚い酸化膜よりなる絶縁膜
２を形成した後、半導体薄膜トランジスタのゲート電極
３となる多結晶シリコンあるいは金属材料のパターンを
形成する（第５図（ａ））。First, after an insulating film 2 made of a thick oxide film is formed on a silicon substrate 1, a pattern of polycrystalline silicon or a metal material to be a gate electrode 3 of a semiconductor thin film transistor is formed (FIG. 5A).
つぎに、ゲート電極３の上に例えばCVD・SiO2膜を形
成し、ゲート絶縁膜５とする。この上に多結晶シリコン
の薄膜を堆積し、半導体薄膜トランジスタのしきい値電
圧設定のためのイオン注入を行った後、ゲート電極３の
両側に延在する多結晶シリコンのパターン６を形成する
（第５図（ｂ））。Next, for example, a CVD-SiO 2 film is formed on the gate electrode 3 to form a gate insulating film 5. A polycrystalline silicon thin film is deposited thereon, ion-implanted for setting a threshold voltage of the semiconductor thin film transistor, and then a polycrystalline silicon pattern 6 extending on both sides of the gate electrode 3 is formed (the second pattern). FIG. 5 (b)).
つぎに、ゲート電極３の上部にフォトレジストパター
ン14を形成し、BF2のイオン注入を行うことにより半導
体薄膜トランジスタのソース・ドレインとなるp+拡散層
８を形成する（第５図（ｃ））。Next, a photoresist pattern 14 is formed on the gate electrode 3 and BF 2 ions are implanted to form ap + diffusion layer 8 serving as a source / drain of the semiconductor thin film transistor (FIG. 5C). .
その後、層間絶縁膜９を形成し、コンタクト孔を開口
し、電極10を形成して、半導体薄膜トランジスタが完成
する（第５図（ｄ））。Thereafter, an interlayer insulating film 9 is formed, a contact hole is opened, an electrode 10 is formed, and a semiconductor thin film transistor is completed (FIG. 5D).
このように、シリコン基板１上にＰチャネル半導体薄
膜トランジスタが形成され、シリコン基板１上に別に形
成されたＮチャネルトランジスタ（図示せず）と接続す
ることにより、CMOS回路が形成される。このようにして
CMOS回路を形成することにより、半導体基板表面のＮウ
エル内にＰチャネルトランジスタを形成する通常の場合
と比較して、Ｐチャネル用のウエル形成の必要性がな
く、また、Ｎチャネルトランジスタの上にＰチャネルト
ランジスタの形成が可能になる等、CMOS回路の高集積化
が可能になる。As described above, the P-channel semiconductor thin-film transistor is formed on the silicon substrate 1 and connected to an N-channel transistor (not shown) separately formed on the silicon substrate 1 to form a CMOS circuit. Like this
By forming a CMOS circuit, there is no need to form a P-channel well in comparison with a normal case in which a P-channel transistor is formed in an N-well on the surface of a semiconductor substrate. High integration of a CMOS circuit, such as formation of a P-channel transistor, becomes possible.
しかしながら上記従来の構成および製造方法では、チ
ャネル長を決定するソース・ドレインとなるp+拡散層８
の形成にフォトレジストパターン14を使用しているた
め、フォトリソグラフィ技術の限界でチャネル長が決定
され、微細なチャネル長を有する半導体薄膜トランジス
タを形成することが困難であった。However, in the above-described conventional configuration and manufacturing method, the p + diffusion layer 8 serving as the source / drain determining the channel length is used.
Since the photoresist pattern 14 is used to form the thin film transistor, the channel length is determined by the limit of the photolithography technique, and it is difficult to form a semiconductor thin film transistor having a fine channel length.
この発明の目的は、微細なチャネル長を有する半導体
薄膜トランジスタおよびその簡単な製造方法を提供する
ことである。An object of the present invention is to provide a semiconductor thin film transistor having a fine channel length and a simple manufacturing method thereof.
請求項（１）記載の半導体薄膜トランジスタは、段差
を有する基板と、この基板の段差部に形成したゲート電
極と、このゲート電極表面に形成したゲート絶縁膜と、
このゲート絶縁膜を介してゲート電極と対向する段差部
を有するように形成した半導体薄膜とを備えている。そ
して、半導体薄膜の段差部をチャネル部とし、このチャ
ネル部の両側をソース・ドレイン領域としている。A semiconductor thin film transistor according to claim 1, wherein the substrate has a step, a gate electrode formed on the step of the substrate, and a gate insulating film formed on the surface of the gate electrode.
A semiconductor thin film formed to have a step portion facing the gate electrode with the gate insulating film interposed therebetween. The step portion of the semiconductor thin film is used as a channel portion, and both sides of the channel portion are used as source / drain regions.
請求項（２）記載の半導体薄膜トランジスタの製造方
法は、まず、絶縁基板上にゲート電極とこのゲート電極
上の絶縁膜とからなる２層膜パターンを形成する。そし
て、ゲート電極の側壁部を覆うようにゲート絶縁膜を形
成し、ゲート絶縁膜上にゲート電極と対向する段差部を
有する半導体薄膜を形成する。そして、半導体薄膜の段
差部が影になる入射角度でイオン注入を行いソース・ド
レイン領域となる拡散層を形成する。In the method of manufacturing a semiconductor thin film transistor according to claim (2), first, a two-layer film pattern including a gate electrode and an insulating film on the gate electrode is formed on an insulating substrate. Then, a gate insulating film is formed so as to cover the side wall of the gate electrode, and a semiconductor thin film having a step portion facing the gate electrode is formed on the gate insulating film. Then, ion implantation is performed at an incident angle at which the step portion of the semiconductor thin film is shadowed to form a diffusion layer serving as source / drain regions.
請求項（３）記載の半導体薄膜トランジスタは、段差
を有する一導電型の半導体基板と、この半導体基板の段
差部に形成した他導電型のゲート電極と、このゲート電
極表面に形成したゲート絶縁膜と、このゲート絶縁膜を
除く半導体基板上に形成した絶縁膜と、この絶縁膜およ
びゲート絶縁膜上にゲート電極と対向する段差部を有す
るように形成した半導体薄膜とを備えている。そして、
半導体薄膜の段差部をチャネル部とし、このチャネル部
の両側をソース・ドレイン領域としている。The semiconductor thin film transistor according to claim 3, wherein a semiconductor substrate of one conductivity type having a step, a gate electrode of another conductivity type formed on a step portion of the semiconductor substrate, and a gate insulating film formed on a surface of the gate electrode. An insulating film formed on the semiconductor substrate excluding the gate insulating film, and a semiconductor thin film formed on the insulating film and the gate insulating film so as to have a step facing the gate electrode. And
The step portion of the semiconductor thin film is a channel portion, and both sides of the channel portion are source / drain regions.
請求項（４）記載の半導体薄膜トランジスタの製造方
法は、まず、一導電型の半導体基板表面にエッチングに
より段差を形成し、この段差部以外を絶縁膜で覆う。そ
して、この絶縁膜で覆われていない半導体基板の段差部
にゲート電極となる他導電型の拡散層を形成し、この拡
散層表面にゲート絶縁膜を形成し、このゲート絶縁膜お
よび絶縁膜上に拡散層と対向する段差部を有する半導体
薄膜を形成する。そして、この半導体薄膜上に絶縁膜材
料を堆積しこの堆積した絶縁膜材料を異方性エッチング
し半導体薄膜の段差部に絶縁膜材料を残存させて側壁ス
ペーサを形成し、その後、側壁スペーサをマスクにして
半導体薄膜にイオン注入を行いソース・ドレイン領域と
なる拡散層を形成する。In the method of manufacturing a semiconductor thin film transistor according to claim (4), first, a step is formed on the surface of the semiconductor substrate of one conductivity type by etching, and an area other than the step is covered with an insulating film. A diffusion layer of another conductivity type serving as a gate electrode is formed on a step portion of the semiconductor substrate which is not covered with the insulating film, and a gate insulating film is formed on the surface of the diffusion layer. Then, a semiconductor thin film having a step portion facing the diffusion layer is formed. Then, an insulating film material is deposited on the semiconductor thin film, and the deposited insulating film material is anisotropically etched so that the insulating film material remains on the step portion of the semiconductor thin film to form a sidewall spacer. Then, ion implantation is performed on the semiconductor thin film to form a diffusion layer serving as a source / drain region.
請求項（５）記載の半導体薄膜トランジスタの製造方
法は、まず、一導電型の半導体基板表面にエッチングに
より段差を形成し、この段差部以外を絶縁膜で覆う。そ
して、この絶縁膜で覆われていない半導体基板の段差部
にゲート電極となる他導電型の拡散層を形成し、この拡
散層表面にゲート絶縁膜を形成し、このゲート絶縁膜お
よび絶縁膜上に拡散層と対向する段差部を有する半導体
薄膜を形成する。そして、半導体薄膜の段差部が影にな
る入射角度でイオン注入を行いソース・ドレイン領域と
なる拡散層を形成する。In the method of manufacturing a semiconductor thin film transistor according to claim (5), first, a step is formed on the surface of the semiconductor substrate of one conductivity type by etching, and portions other than the step are covered with an insulating film. A diffusion layer of another conductivity type serving as a gate electrode is formed on a step portion of the semiconductor substrate which is not covered with the insulating film, and a gate insulating film is formed on the surface of the diffusion layer. Then, a semiconductor thin film having a step portion facing the diffusion layer is formed. Then, ion implantation is performed at an incident angle at which the step portion of the semiconductor thin film is shadowed to form a diffusion layer serving as a source / drain region.
この発明の構成によれば、段差を有する基板の段差部
にゲート電極を形成し、このゲート電極表面にゲート絶
縁膜を形成し、このゲート絶縁膜を介してゲート電極と
対向する段差部を有する半導体薄膜を形成している。そ
して、半導体薄膜の段差部をチャネル部とし、このチャ
ネル部の両側をソース・ドレイン領域とすることによ
り、半導体薄膜トランジスタのチャネル長は段差部の高
低差に依存するため、微細な段差を形成することで微細
なチャネル長を有する半導体薄膜トランジスタを実現す
ることができるとともに簡単に製造することができる。According to the configuration of the present invention, the gate electrode is formed on the step portion of the substrate having the step, the gate insulating film is formed on the surface of the gate electrode, and the step portion facing the gate electrode via the gate insulating film is provided. A semiconductor thin film is formed. By forming the step portion of the semiconductor thin film as a channel portion and forming the source / drain regions on both sides of the channel portion, a fine step is formed because the channel length of the semiconductor thin film transistor depends on the height difference of the step portion. Thus, a semiconductor thin film transistor having a fine channel length can be realized and can be easily manufactured.
まず、この発明の実施例を説明する前にその基礎とな
る例について第１図を参照しながら説明する。First, before describing an embodiment of the present invention, an example serving as a basis will be described with reference to FIG.
第１図はこの発明の実施例の基礎となる例の半導体薄
膜トランジスタの製造方法を示す工程順断面図である。FIG. 1 is a step-by-step cross-sectional view showing a method of manufacturing a semiconductor thin film transistor of an example which is a basis of an embodiment of the present invention.
まず、シリコン基板１上に膜厚300nm以上の厚いCVD・
SiO2膜よりなる絶縁膜２を堆積した後で、例えば膜厚30
0nmの燐を高濃度で拡散した多結晶シリコンまたは金属
シリサイド等のゲート電極材料を堆積し、さらにその上
に例えば膜厚200nmのCVD・SiO2膜を堆積する。そして、
これらの膜をフォトリソグラフィ技術でパターン形成し
た後、反応性イオンエッチングにより異方的にエッチン
グし、絶縁膜２上にゲート電極３とCVD・SiO2膜４との
２層膜パターンを形成する。（第１図（ａ））。First, a thick CVD film having a thickness of 300 nm or more is formed on the silicon substrate 1.
After depositing the insulating film 2 made of a SiO 2 film, for example,
A gate electrode material such as polycrystalline silicon or metal silicide in which 0 nm of phosphorus is diffused at a high concentration is deposited, and a 200 nm-thickness CVD / SiO 2 film is further deposited thereon. And
After these films are patterned by photolithography, they are anisotropically etched by reactive ion etching to form a two-layer film pattern of the gate electrode 3 and the CVD / SiO 2 film 4 on the insulating film 2. (FIG. 1 (a)).
つぎに、例えば膜厚30nmのCVD・SiO2膜を堆積し、半
導体薄膜トランジスタのゲート絶縁膜５とする。さらに
この上に例えば膜厚40nmの多結晶シリコンを堆積し、所
望のしきい値電圧設定のためのイオン注入と熱処理とを
施した後、段差とその周辺に延在する多結晶シリコンの
パターン６をフォトリソグラフィ技術とエッチングによ
り形成する。（第１図（ｂ））。Next, a CVD / SiO 2 film having a thickness of, for example, 30 nm is deposited to form a gate insulating film 5 of the semiconductor thin film transistor. Further, polycrystalline silicon having a thickness of, for example, 40 nm is deposited thereon, ion-implanted and heat-treated to set a desired threshold voltage, and then a polycrystalline silicon pattern 6 extending around the step and its periphery is formed. Is formed by photolithography and etching. (FIG. 1 (b)).
その後、例えば膜厚50nmのCVD・SiO2膜を堆積し、こ
の膜を反応性イオンエッチングにより異方的にエッチン
グして、多結晶シリコンのパターン６の段差部側壁にCV
D・SiO2膜からなる側壁スペーサ７を形成する。そし
て、この側壁スペーサ７をマスクにして、例えば注入量
２×1015cm-2でBF2のイオン注入を行い、半導体薄膜ト
ランジスタのソース・ドレインとなるp+拡散層８を形成
する。多結晶シリコンのパターン６の段差部は高濃度の
硼素が拡散されない領域となり、この部分が半導体薄膜
トランジスタのチャネル部6aとなる（第１図（ｃ））。Thereafter, a CVD / SiO 2 film having a thickness of, for example, 50 nm is deposited, and this film is anisotropically etched by reactive ion etching to form a CV on the side wall of the step of the polycrystalline silicon pattern 6.
A side wall spacer 7 made of a D · SiO 2 film is formed. Then, using this side wall spacer 7 as a mask, BF 2 ions are implanted at an implantation amount of 2 × 10 15 cm −2 , for example, to form ap + diffusion layer 8 serving as a source / drain of the semiconductor thin film transistor. The step portion of the polycrystalline silicon pattern 6 is a region where high concentration boron is not diffused, and this portion becomes a channel portion 6a of the semiconductor thin film transistor (FIG. 1 (c)).
さらに、層間絶縁膜９を形成し、コンタクト孔を開口
し、金属電極10を形成して、半導体薄膜トランジスタが
完成する（第１図（ｄ））。Further, an interlayer insulating film 9 is formed, a contact hole is opened, a metal electrode 10 is formed, and a semiconductor thin film transistor is completed (FIG. 1 (d)).
以上の第１図で示した例によれば、薄膜トランジスタ
のチャネル長は側壁スペーサ７の大きさで決定されるこ
とになり、ほぼゲート電極３の膜厚程度の非常に微細な
チャネル長が実現できる。According to the example shown in FIG. 1, the channel length of the thin film transistor is determined by the size of the side wall spacer 7, and a very small channel length of about the thickness of the gate electrode 3 can be realized. .
第１の実施例 この発明の第１の実施例を第２図を参照しながら説明
する。First Embodiment A first embodiment of the present invention will be described with reference to FIG.
第２図はこの発明による半導体薄膜トランジスタの製
造方法を示す工程順断面図である。FIG. 2 is a sectional view showing a method of manufacturing a semiconductor thin film transistor according to the present invention in the order of steps.
第２図（ａ），（ｂ）に示す工程は第１図（ａ），
（ｂ）に示す工程と同じであり、説明は省略する。The steps shown in FIGS. 2A and 2B correspond to FIGS.
The process is the same as the process shown in FIG.
第２図（ｂ）の多結晶シリコンのパターン６を形成し
た後、BF2のイオン注入8aを多結晶シリコンのパターン
６の段差部側壁およびその近傍に直接注入されない角度
で行なう。すなわち、第２図（ｃ）に示すように、多結
晶シリコンのパターン６の段差部が影になる入射角度
（基板法線とのなす角度が０゜〜45゜の範囲）でイオン
注入8aを行い、半導体薄膜トランジスタのソース・ドレ
インとなるp+拡散層８を形成する。また、このとき多結
晶シリコンのパターン６の段差部は高濃度で硼素が拡散
されない領域となり、この部分が半導体薄膜トランジス
タのチャネル部6aとなる（第２図（ｃ））。After forming the pattern 6 of polycrystalline silicon of FIG. 2 (b), carried out at an angle not injected directly ion implantation 8a of BF 2 with the step portion side wall and near its pattern 6 of polycrystalline silicon. In other words, as shown in FIG. 2 (c), the ion implantation 8a is performed at an incident angle where the step of the polycrystalline silicon pattern 6 becomes a shadow (an angle between the normal to the substrate and the normal to the substrate is in a range of 0 ° to 45 °). Then, ap + diffusion layer 8 serving as a source / drain of the semiconductor thin film transistor is formed. At this time, the step portion of the polycrystalline silicon pattern 6 becomes a region where boron is not diffused at a high concentration, and this portion becomes a channel portion 6a of the semiconductor thin film transistor (FIG. 2 (c)).
その後、層間絶縁膜９を形成し、コンタクト孔を開口
し、金属電極10を形成して、半導体薄膜トランジスタが
完成する（第２図（ｄ））。Thereafter, an interlayer insulating film 9 is formed, a contact hole is opened, a metal electrode 10 is formed, and a semiconductor thin film transistor is completed (FIG. 2 (d)).
以上の第１の実施例によっても第１図で示した例と同
様に、薄膜トランジスタのチャネル長はほぼゲート電極
３の膜厚程度の非常に微細なチャネル長が実現できる。According to the above-described first embodiment, as in the example shown in FIG. 1, a very small channel length of the thin film transistor, which is almost equal to the thickness of the gate electrode 3, can be realized.
第２の実施例 この発明の第２の実施例を第３図を参照しながら説明
する。Second Embodiment A second embodiment of the present invention will be described with reference to FIG.
第３図はこの発明による半導体薄膜トランジスタの製
造方法を示す工程順断面図である。FIG. 3 is a process sectional view showing a method for manufacturing a semiconductor thin film transistor according to the present invention.
まず、Ｐ型シリコン基板31上に膜厚200nmのCVD・SiO2
膜を堆積する。そして、この上にフォトリソグラフィ技
術でフォトレジストパターンを形成した後、反応性イオ
ンエッチングによりCVD・SiO2膜を異方的にエッチング
して絶縁膜11を形成し、さらにＰ型シリコン基板31を30
0nmの深さで異方的にエッチングし、Ｐ型シリコン基板3
1に段差を設ける。その後、Ｐ型シリコン基板31の段差
部およびその近傍と絶縁膜11上とを除きLOCOS法を用い
て酸化し、フィールド酸化膜12を形成する（第３図
（ａ））。First, a 200 nm-thick CVD SiO 2 film is formed on a P-type silicon substrate 31.
Deposit the film. Then, after forming a photoresist pattern thereon by a photolithography technique, the CVD / SiO 2 film is anisotropically etched by reactive ion etching to form an insulating film 11, and further, a P-type silicon substrate 31 is formed.
Etching anisotropically at a depth of 0 nm, the P-type silicon substrate 3
Step 1 is provided. Thereafter, except for the step portion and the vicinity thereof of the P-type silicon substrate 31 and on the insulating film 11, the substrate is oxidized by the LOCOS method to form the field oxide film 12 (FIG. 3A).
つぎに、フィールド酸化膜12や絶縁膜11で覆われずに
露出しているＰ型シリコン基板31の段差部およびその近
傍に、砒素（As）を注入量４×1015cm-2でイオン注入
し、n+拡散層13を形成する。このイオン注入の注入角度
は、Ｐ型シリコン基板31の段差部（垂直面）およびその
近傍（水平面）の両者に注入されるように両面と45゜前
後をなすことが望ましい。このように形成されたn+拡散
層13は薄膜トランジスタのゲート電極となるものであ
る。その後、n+拡散層13の表面に熱酸化法あるいはCVD
法により膜厚300nmのゲート絶縁膜５を形成する（第３
図（ｂ））。Next, arsenic (As) is ion-implanted into the stepped portion of the P-type silicon substrate 31 which is exposed without being covered with the field oxide film 12 and the insulating film 11 and in the vicinity thereof at a dose of 4 × 10 15 cm −2. Then, an n + diffusion layer 13 is formed. The implantation angle of this ion implantation is desirably about 45 ° with both sides so as to be implanted into both the step (vertical plane) of the P-type silicon substrate 31 and its vicinity (horizontal plane). The n + diffusion layer 13 thus formed serves as a gate electrode of the thin film transistor. Thereafter, thermal oxidation or CVD on the surface of the n + diffusion layer 13
The gate insulating film 5 having a thickness of 300 nm is formed by the
Figure (b).
つぎに、膜厚40nmの多結晶シリコンを堆積し、所望の
しきい値電圧設定のためのイオン注入と熱処理とを施し
た後、段差とその周辺に延在する多結晶シリコンのパタ
ーン６をフォトリソグラフィ技術とエッチングにより形
成する（第３図（ｃ））。Next, polycrystalline silicon having a thickness of 40 nm is deposited, ion-implanted and heat-treated to set a desired threshold voltage, and then a step and the polycrystalline silicon pattern 6 extending around the step are photo-etched. It is formed by lithography and etching (FIG. 3 (c)).
その後、例えば膜厚50nmのCVD・SiO2膜を堆積し、こ
の膜を反応性イオンエッチングにより異方的にエッチン
グして、多結晶シリコンのパターン６の段差部側壁にCV
D・SiO2膜からなる側壁スペーサ７を形成する。そし
て、この側壁スペーサ７をマスクにして、例えば注入量
２×1015cm-2でBF2のイオン注入を行い、半導体薄膜ト
ランジスタのソース・ドレインとなるp+拡散層８を形成
する。多結晶シリコンのパターン６の段差部は高濃度の
硼素が拡散されない領域となり、この部分が半導体薄膜
トランジスタのチャネル部6aとなる（第３図（ｄ））。Thereafter, a CVD / SiO 2 film having a thickness of, for example, 50 nm is deposited, and this film is anisotropically etched by reactive ion etching to form a CV on the side wall of the step of the polycrystalline silicon pattern 6.
A side wall spacer 7 made of a D · SiO 2 film is formed. Then, using this side wall spacer 7 as a mask, BF 2 ions are implanted at an implantation amount of 2 × 10 15 cm −2 , for example, to form ap + diffusion layer 8 serving as a source / drain of the semiconductor thin film transistor. The step portion of the polycrystalline silicon pattern 6 is a region where high-concentration boron is not diffused, and this portion becomes a channel portion 6a of the semiconductor thin film transistor (FIG. 3D).
さらに、層間絶縁膜９を形成し、コンタクト孔を開口
し、金属電極10を形成して、半導体薄膜トランジスタが
完成する（第３図（ｅ））。Further, an interlayer insulating film 9 is formed, a contact hole is opened, a metal electrode 10 is formed, and a semiconductor thin film transistor is completed (FIG. 3E).
以上の第２の実施例によれば、薄膜トランジスタのチ
ャネル長は側壁スペーサ７の大きさで決定されることに
なり、ほぼＰ型シリコン基板31の段差程度の非常に微細
なチャネル長が実現できる。According to the second embodiment described above, the channel length of the thin film transistor is determined by the size of the side wall spacer 7, and a very small channel length of about the level difference of the P-type silicon substrate 31 can be realized.
なお、第２の実施例において、絶縁膜11をCVD・SiO2
膜により形成したが、この絶縁膜11は、フィールド酸化
膜12と同時に同様の形成法で行うことも可能である。Note that, in the second embodiment, the insulating film 11 was formed by CVD / SiO 2
Although formed of a film, the insulating film 11 can be formed simultaneously with the field oxide film 12 by the same forming method.
第３の実施例 この発明の第３の実施例を第４図を参照しながら説明
する。Third Embodiment A third embodiment of the present invention will be described with reference to FIG.
第４図はこの発明による半導体薄膜トランジスタの製
造方法を示す工程順断面図である。FIG. 4 is a process sectional view showing a method for manufacturing a semiconductor thin film transistor according to the present invention.
第４図（ａ）〜（ｃ）に示す工程は第３図（ａ）〜
（ｃ）に示す工程と同じであり、説明は省略する。The steps shown in FIGS. 4 (a) to 4 (c) correspond to FIGS.
This is the same as the step shown in (c), and the description is omitted.
第４図（ｃ）の多結晶シリコンのパターン６を形成し
た後、BF2のイオン注入8aを多結晶シリコンのパターン
６の段差部側壁およびその近傍に直接注入されない角度
で行う。すなわち、第４図（ｄ）に示すように、多結晶
シリコンのパターン６の段差部が影になる入射角度（基
板法線とのなす角度が０゜〜45゜の範囲）でイオン注入
8aを行い、半導体薄膜トランジスタのソース・ドレイン
となるp+拡散層８を形成する。また、このとき多結晶シ
リコンのパターン６の段差部は高濃度の硼素が拡散され
ない領域となり、この部分が半導体薄膜トランジスタの
チャネル部6aとなる（第４図（ｄ））。After forming the pattern 6 of polycrystalline silicon of FIG. 4 (c), carried out at an angle not injected directly ion implantation 8a of BF 2 with the step portion side wall and near its pattern 6 of polycrystalline silicon. That is, as shown in FIG. 4 (d), ion implantation is performed at an incident angle (an angle between the normal to the substrate and the normal of the substrate is in a range of 0 ° to 45 °) at which a stepped portion of the polycrystalline silicon pattern 6 becomes a shadow.
Step 8a is performed to form ap + diffusion layer 8 serving as a source / drain of the semiconductor thin film transistor. At this time, the step portion of the polycrystalline silicon pattern 6 becomes a region where high-concentration boron is not diffused, and this portion becomes the channel portion 6a of the semiconductor thin film transistor (FIG. 4D).
その後、層間絶縁膜９を形成し、コンタクト孔を開口
し、金属電極10を形成して、半導体薄膜トランジスタが
完成する（第４図（ｅ））。Thereafter, an interlayer insulating film 9 is formed, a contact hole is opened, a metal electrode 10 is formed, and a semiconductor thin film transistor is completed (FIG. 4 (e)).
以上の第３の実施例によっても第２の実施例と同様
に、薄膜トランジスタのチャネル長はほぼＰ型シリコン
基板31の段差程度の非常に微細なチャネル長が実現でき
る。According to the third embodiment as well, as in the second embodiment, the channel length of the thin film transistor can be realized as a very small channel length of about the level difference of the P-type silicon substrate 31.
なお、第３の実施例においても第２の実施例と同様
に、絶縁膜11をCVD・SiO2膜により形成したが、この絶
縁膜11は、フィールド酸化膜12と同時に同様の形成法で
行うことも可能である。In the third embodiment, as in the second embodiment, the insulating film 11 is formed of a CVD / SiO 2 film. The insulating film 11 is formed simultaneously with the field oxide film 12 by the same forming method. It is also possible.
上記第１ないし第３の実施例では、半導体薄膜トラン
ジスタのチャネル部6aおよびソース・ドレインとなるp+
拡散層８を多結晶シリコンで構成したが、他の半導体材
料あるいは多結晶シリコンをレーザ照射等による手段で
再結晶化した単結晶シリコンを用いてもよいことは言う
までもない。In the first to third embodiments, the channel portion 6a of the semiconductor thin film transistor and the p +
Although the diffusion layer 8 is made of polycrystalline silicon, it goes without saying that other semiconductor materials or single crystal silicon obtained by recrystallizing polycrystalline silicon by means of laser irradiation or the like may be used.
また、上記実施例では、シリコン基板1,31上への半導
体薄膜トランジスタの形成について述べたが、他の基板
例えば、ガラス基板上に半導体薄膜トランジスタを形成
することも同様に可能である。In the above embodiment, the formation of the semiconductor thin film transistor on the silicon substrates 1 and 31 has been described. However, the formation of the semiconductor thin film transistor on another substrate such as a glass substrate is also possible.
さらに、半導体薄膜トランジスタとしてＰチャネルト
ランジスタの形成を実施例としたが、Ｎチャネルトラン
ジスタの形成についても同様に行うことができる。Further, although a P-channel transistor is formed as a semiconductor thin film transistor in the embodiment, an N-channel transistor can be formed in the same manner.
この発明の半導体薄膜トランジスタおよびその製造方
法は、段差を有する基板の段差部にゲート電極を形成
し、このゲート電極表面にゲート絶縁膜を形成し、この
ゲート絶縁膜を介してゲート電極と対向する段差部を有
する半導体薄膜を形成している。そして、半導体薄膜の
段差部をチャネル部とし、このチャネル部の両側をソー
ス・ドレイン領域とすることにより、半導体薄膜トラン
ジスタのチャネル長は段差部の高低差に依存するため、
微細な段差を形成することで微細なチャネル長を有する
半導体薄膜トランジスタを実現することができるととも
に簡単に製造することができる。According to a semiconductor thin film transistor and a method for manufacturing the same of the present invention, a gate electrode is formed on a step portion of a substrate having a step, a gate insulating film is formed on a surface of the gate electrode, and a step facing the gate electrode via the gate insulating film is formed. A semiconductor thin film having a portion is formed. By setting the step portion of the semiconductor thin film as a channel portion and setting both sides of the channel portion as source / drain regions, the channel length of the semiconductor thin film transistor depends on the height difference of the step portion.
By forming a fine step, a semiconductor thin film transistor having a fine channel length can be realized and easily manufactured.
第１図（ａ）〜（ｄ）はこの発明の実施例の基礎となる
例の半導体薄膜トランジスタの製造方法を示す工程順断
面図、第２図（ａ）〜（ｄ）はこの発明の第１の実施例
の半導体薄膜トランジスタの製造方法を示す工程順断面
図、第３図（ａ）〜（ｅ）はこの発明の第２の実施例の
半導体薄膜トランジスタの製造方法を示す工程順断面
図、第４図（ａ）〜（ｅ）はこの発明の第３の実施例の
半導体薄膜トランジスタの製造方法を示す工程順断面
図、第５図（ａ）〜（ｄ）は従来の半導体薄膜トランジ
スタの製造方法を示す工程順断面図である。 １……シリコン基板、2,11……絶縁膜、３……ゲート電
極、４……CVD・SiO2膜、５……ゲート絶縁膜、６……
多結晶シリコンのパターン、6a……チャネル部、７……
側壁スペーサ、８……p+拡散層、8a……イオン注入、12
……フィールド酸化膜、13……n+拡散層、31……Ｐ型シ
リコン基板1 (a) to 1 (d) are sectional views in the order of steps showing a method of manufacturing a semiconductor thin film transistor of an example which is a basis of an embodiment of the present invention, and FIGS. 2 (a) to 2 (d) are first sectional views of the present invention. 3 (a) to 3 (e) are cross-sectional views in the order of steps showing a method for manufacturing the semiconductor thin film transistor according to the second embodiment of the present invention, and FIGS. 5A to 5E are cross-sectional views in the order of steps showing a method for manufacturing a semiconductor thin film transistor according to a third embodiment of the present invention, and FIGS. 5A to 5D show a conventional method for manufacturing a semiconductor thin film transistor. FIG. 1 ...... silicon substrate, 2,11 ...... insulating film, 3 ...... gate electrode, 4 ...... CVD · SiO 2 film, 5 ...... gate insulating film, 6 ......
Polycrystalline silicon pattern, 6a ... channel part, 7 ...
Side wall spacer, 8: p + diffusion layer, 8a: ion implantation, 12
…… Field oxide film, 13 …… n + diffusion layer, 31 …… P-type silicon substrate
Claims (5)
形成したゲート電極と、このゲート電極表面に形成した
ゲート絶縁膜と、このゲート絶縁膜を介して前記ゲート
電極と対向する段差部を有するように形成した半導体薄
膜とを備え、 この半導体薄膜の段差部をチャネル部とし、このチャネ
ル部の両側をソース・ドレイン領域としたことを特徴と
する半導体薄膜トランジスタ。1. A substrate having a step, a gate electrode formed on a step of the substrate, a gate insulating film formed on a surface of the gate electrode, and a step facing the gate electrode via the gate insulating film. A semiconductor thin film transistor comprising: a semiconductor thin film formed so as to have: a step portion of the semiconductor thin film serving as a channel portion; and both sides of the channel portion serving as source / drain regions.
上の絶縁膜とからなる２層膜パターンを形成する工程
と、前記ゲート電極の側壁部を覆うようにゲート絶縁膜
を形成する工程と、このゲート絶縁膜上に前記ゲート電
極と対向する段差部を有する半導体薄膜を形成する工程
と、この半導体薄膜の段差部が影になる入射角度でイオ
ン注入を行いソース・ドレイン領域となる拡散層を形成
する工程とを含む半導体薄膜トランジスタの製造方法。2. A step of forming a two-layer film pattern including a gate electrode and an insulating film on the gate electrode on an insulating substrate, and a step of forming a gate insulating film so as to cover a side wall of the gate electrode. Forming a semiconductor thin film having a stepped portion facing the gate electrode on the gate insulating film; and a diffusion layer serving as a source / drain region by performing ion implantation at an incident angle at which the stepped portion of the semiconductor thin film is shadowed. Forming a semiconductor thin film transistor.
の半導体基板の段差部に形成した他導電型のゲート電極
と、このゲート電極表面に形成したゲート絶縁膜と、こ
のゲート絶縁膜を除く前記半導体基板上に形成した絶縁
膜と、この絶縁膜および前記ゲート絶縁膜上に前記ゲー
ト電極と対向する段差部を有するように形成した半導体
薄膜とを備え、 この半導体薄膜の段差部をチャネル部とし、このチャネ
ル部の両側をソース・ドレイン領域としたことを特徴と
する半導体薄膜トランジスタ。3. A semiconductor substrate of one conductivity type having a level difference, a gate electrode of another conductivity type formed on a level difference portion of the semiconductor substrate, a gate insulating film formed on a surface of the gate electrode, and a gate insulating film. Excluding an insulating film formed on the semiconductor substrate, and a semiconductor thin film formed on the insulating film and the gate insulating film so as to have a step facing the gate electrode; And a source / drain region on both sides of the channel portion.
より段差を形成する工程と、この段差部以外を絶縁膜で
覆う工程と、この絶縁膜で覆われていない前記半導体基
板の段差部にゲート電極となる他導電型の拡散層を形成
する工程と、この拡散層表面にゲート絶縁膜を形成する
工程と、このゲート絶縁膜および前記絶縁膜上に前記拡
散層と対向する段差部を有する半導体薄膜を形成する工
程と、この半導体薄膜上に絶縁膜材料を堆積しこの堆積
した絶縁膜材料を異方性エッチングし前記半導体薄膜の
段差部に前記絶縁膜材料を残存させて側壁スペーサを形
成する工程と、この側壁スペーサをマスクにして前記半
導体薄膜にイオン注入を行いソース・ドレイン領域とな
る拡散層を形成する工程とを含む半導体薄膜トランジス
タの製造方法。4. A step of forming a step on the surface of a semiconductor substrate of one conductivity type by etching, a step of covering an area other than the step with an insulating film, and a step of forming a gate on the step of the semiconductor substrate not covered with the insulating film. A step of forming a diffusion layer of another conductivity type serving as an electrode, a step of forming a gate insulating film on the surface of the diffusion layer, and a semiconductor having a step portion facing the diffusion layer on the gate insulating film and the insulating film Forming a thin film, depositing an insulating film material on the semiconductor thin film, anisotropically etching the deposited insulating film material, and leaving the insulating film material at a step portion of the semiconductor thin film to form a sidewall spacer. A method of manufacturing a semiconductor thin film transistor, comprising: a step of forming a diffusion layer serving as a source / drain region by performing ion implantation on the semiconductor thin film using the sidewall spacer as a mask.
より段差を形成する工程と、この段差部以外を絶縁膜で
覆う工程と、この絶縁膜で覆われていない前記半導体基
板の段差部にゲート電極となる他導電型の拡散層を形成
する工程と、この拡散層表面にゲート絶縁膜を形成する
工程と、このゲート絶縁膜および前記絶縁膜上に前記拡
散層と対向する段差部を有する半導体薄膜を形成する工
程と、この半導体薄膜の段差部が影になる入射角度でイ
オン注入を行いソース・ドレイン領域となる拡散層を形
成する工程とを含む半導体薄膜トランジスタの製造方
法。5. A step of forming a step on the surface of a semiconductor substrate of one conductivity type by etching, a step of covering a portion other than the step with an insulating film, and a step of forming a gate on the step of the semiconductor substrate not covered with the insulating film. A step of forming a diffusion layer of another conductivity type serving as an electrode, a step of forming a gate insulating film on the surface of the diffusion layer, and a semiconductor having a step portion facing the diffusion layer on the gate insulating film and the insulating film A method for manufacturing a semiconductor thin film transistor, comprising: a step of forming a thin film; and a step of forming a diffusion layer serving as a source / drain region by performing ion implantation at an incident angle at which a step portion of the semiconductor thin film is shadowed.
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