JP3047883B2 - テストモードを有する半導体装置の出力回路 - Google Patents
テストモードを有する半導体装置の出力回路Info
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- JP3047883B2 JP3047883B2 JP10067443A JP6744398A JP3047883B2 JP 3047883 B2 JP3047883 B2 JP 3047883B2 JP 10067443 A JP10067443 A JP 10067443A JP 6744398 A JP6744398 A JP 6744398A JP 3047883 B2 JP3047883 B2 JP 3047883B2
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Description
【０００１】
【発明の属する技術分野】本発明はテストモードを有す
る半導体装置の出力回路に関し、特にビット圧縮テスト
機能を備えた出力回路に関する。
る半導体装置の出力回路に関し、特にビット圧縮テスト
機能を備えた出力回路に関する。
【０００２】
【従来の技術】図３はビット圧縮テスト機能を備えた出
力回路のデータ出力部の構成を示すブロック図である。
読み出し動作時、読み出しバス（Ｂ１Ｔ、Ｂ１Ｎ）、・
・・（ＢｎＴ、ＢｎＮ）には選択されたメモリセルから
読み出されるｎビットの読み出しデータが出力され、こ
れらのデータはデータラッチ回路１０１−１〜１０１−
ｎによってラッチされる。データラッチ回路１０１−１
〜１０１−ｎの出力信号（Ｄ１Ｔ、Ｄ１Ｎ）、・・・
（ＤｎＴ、ＤｎＮ）は、通常モード時は出力回路部１０
２−１〜１０２−ｎに入力され、各出力端子１０３−１
〜１０３−ｎにデータが出力される。ビット圧縮テスト
モード時は、データラッチ回路１０１−１〜１０１−ｎ
の出力信号Ｄ１Ｔ〜ＤｎＴはビット圧縮回路４に入力さ
れ、任意のビット数に圧縮される。図３の例では１ビッ
トに圧縮され、データは出力回路部１０２−１にのみ入
力され、出力端子３−１にのみ出力される。テストモー
ド信号及びクロック信号はラッチ信号発生回路１０５に
入力され、このラッチ信号発生回路１０５から出力され
たラッチ信号はラッチ回路１０１−１〜１０１−ｎに入
力されると共に、出力回路部１０２−１〜１０２−ｎに
入力される。電源投入回路１０６から出力された電源投
入信号は出力回路部１０２−１〜１０２−ｎに入力され
る。
力回路のデータ出力部の構成を示すブロック図である。
読み出し動作時、読み出しバス（Ｂ１Ｔ、Ｂ１Ｎ）、・
・・（ＢｎＴ、ＢｎＮ）には選択されたメモリセルから
読み出されるｎビットの読み出しデータが出力され、こ
れらのデータはデータラッチ回路１０１−１〜１０１−
ｎによってラッチされる。データラッチ回路１０１−１
〜１０１−ｎの出力信号（Ｄ１Ｔ、Ｄ１Ｎ）、・・・
（ＤｎＴ、ＤｎＮ）は、通常モード時は出力回路部１０
２−１〜１０２−ｎに入力され、各出力端子１０３−１
〜１０３−ｎにデータが出力される。ビット圧縮テスト
モード時は、データラッチ回路１０１−１〜１０１−ｎ
の出力信号Ｄ１Ｔ〜ＤｎＴはビット圧縮回路４に入力さ
れ、任意のビット数に圧縮される。図３の例では１ビッ
トに圧縮され、データは出力回路部１０２−１にのみ入
力され、出力端子３−１にのみ出力される。テストモー
ド信号及びクロック信号はラッチ信号発生回路１０５に
入力され、このラッチ信号発生回路１０５から出力され
たラッチ信号はラッチ回路１０１−１〜１０１−ｎに入
力されると共に、出力回路部１０２−１〜１０２−ｎに
入力される。電源投入回路１０６から出力された電源投
入信号は出力回路部１０２−１〜１０２−ｎに入力され
る。
【０００３】次に、従来から使用されている電源投入時
の出力回路の出力ハイインピーダンス化について説明す
る。通常、半導体装置では電源投入時にシステム上で誤
動作を起こさないように、電源投入時にのみ発生するリ
セット信号を作成して出力トランジスタをオフにする。
の出力回路の出力ハイインピーダンス化について説明す
る。通常、半導体装置では電源投入時にシステム上で誤
動作を起こさないように、電源投入時にのみ発生するリ
セット信号を作成して出力トランジスタをオフにする。
【０００４】図４は電源投入時の電源と電源投入回路１
０６の電源投入信号（出力トランジスタリセット信号）
の波形の一例を示す。電源が上昇するに従って電源投入
信号も上昇し、一定の時間がたつと、電源投入信号はＬ
ＯＷレベルに戻る。この信号の波形は一例であるが、こ
のような信号を使用すれば、図５に示す出力回路におい
て、出力トランジスタ４、１４、２２、２９をオフでき
る。但し、このような回路の動作は電源の立ち上がり時
間などに依存し、必ず電源投入信号が出力されるとは限
らない。
０６の電源投入信号（出力トランジスタリセット信号）
の波形の一例を示す。電源が上昇するに従って電源投入
信号も上昇し、一定の時間がたつと、電源投入信号はＬ
ＯＷレベルに戻る。この信号の波形は一例であるが、こ
のような信号を使用すれば、図５に示す出力回路におい
て、出力トランジスタ４、１４、２２、２９をオフでき
る。但し、このような回路の動作は電源の立ち上がり時
間などに依存し、必ず電源投入信号が出力されるとは限
らない。
【０００５】図５は従来の出力回路を示す回路図であ
る。図６は８ビットの場合の通常の読み出し動作時のタ
イミングチャート、図７はラッチ信号発生回路１０５を
示す回路図である。これらの具体的な回路例を示す図を
使用して、読み出し動作及びビット圧縮テストモード時
の動作について具体的に説明する。
る。図６は８ビットの場合の通常の読み出し動作時のタ
イミングチャート、図７はラッチ信号発生回路１０５を
示す回路図である。これらの具体的な回路例を示す図を
使用して、読み出し動作及びビット圧縮テストモード時
の動作について具体的に説明する。
【０００６】先ず、通常の読み出し動作時について説明
する。図７のラッチ信号発生回路１０５は、遅延回路３
７により、クロック信号を遅延させてラッチ信号Ｌ１を
作成する。通常の読み出し動作では、テストモード信号
はＬＯＷレベルとなっており、読み出しバスＢ１Ｔ、Ｂ
１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図７のラッチ信号発
生回路１０５でクロック信号を遅延させて作成されたラ
ッチ信号Ｌ１によってデータラッチ回路１０１−１〜１
０１−８でラッチされる。
する。図７のラッチ信号発生回路１０５は、遅延回路３
７により、クロック信号を遅延させてラッチ信号Ｌ１を
作成する。通常の読み出し動作では、テストモード信号
はＬＯＷレベルとなっており、読み出しバスＢ１Ｔ、Ｂ
１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図７のラッチ信号発
生回路１０５でクロック信号を遅延させて作成されたラ
ッチ信号Ｌ１によってデータラッチ回路１０１−１〜１
０１−８でラッチされる。
【０００７】図５の出力回路部１０２−１〜１０２−８
は出力回路部にラッチ回路が存在する構成となってお
り、通常読み出し時のデータ伝達パスに論理を追加して
伝達時間を遅らせたくないため、ビット圧縮テストモー
ド時に、データ出力用回路はラッチ回路のＮＡＮＤ素子
７、１６、３１、３４にインバータ素子１０，３２を介
して電源投入信号が入力され、ＮＡＮＤ素子９、１８に
はテスト結果信号ＯＵＴ１、ＯＵＴ２が入力されてい
る。ラッチされた信号Ｄ１Ｔ、Ｄ１Ｎ〜Ｄ８Ｔ、Ｄ８Ｎ
はラッチ信号Ｌ２によって出力回路部１０２−１〜１０
２−８でラッチされ、各出力端子１０３−１〜１０３−
８に出力される。
は出力回路部にラッチ回路が存在する構成となってお
り、通常読み出し時のデータ伝達パスに論理を追加して
伝達時間を遅らせたくないため、ビット圧縮テストモー
ド時に、データ出力用回路はラッチ回路のＮＡＮＤ素子
７、１６、３１、３４にインバータ素子１０，３２を介
して電源投入信号が入力され、ＮＡＮＤ素子９、１８に
はテスト結果信号ＯＵＴ１、ＯＵＴ２が入力されてい
る。ラッチされた信号Ｄ１Ｔ、Ｄ１Ｎ〜Ｄ８Ｔ、Ｄ８Ｎ
はラッチ信号Ｌ２によって出力回路部１０２−１〜１０
２−８でラッチされ、各出力端子１０３−１〜１０３−
８に出力される。
【０００８】次に、データ圧縮テストモード時について
説明する。図８はデータ圧縮テストモード時のタイミン
グチャート図、図９はデータビット数が８ビットの場合
のビット圧縮回路を示す回路図である。読み出しバスＢ
１Ｔ、Ｂ１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図７のラッ
チ信号発生回路で作成されたラッチ信号Ｌ１によってデ
ータラッチ回路１０１−１〜１０１−８でラッチされ
る。ラッチされた信号Ｄ１Ｔ〜Ｄ８Ｔは、図９のデータ
圧縮回路で１ビットに圧縮される。
説明する。図８はデータ圧縮テストモード時のタイミン
グチャート図、図９はデータビット数が８ビットの場合
のビット圧縮回路を示す回路図である。読み出しバスＢ
１Ｔ、Ｂ１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図７のラッ
チ信号発生回路で作成されたラッチ信号Ｌ１によってデ
ータラッチ回路１０１−１〜１０１−８でラッチされ
る。ラッチされた信号Ｄ１Ｔ〜Ｄ８Ｔは、図９のデータ
圧縮回路で１ビットに圧縮される。
【０００９】図９のデータ圧縮回路はＤ１Ｔ〜Ｄ８Ｔの
全てのデータが同一か否かを判定する論理回路である。
Ｄ１Ｔ〜Ｄ８Ｔが同一であると、テスト結果出力信号Ｏ
ＵＴ１はＬＯＷレベル、テスト結果出力信号ＯＵＴ２は
ＨＩＧＨレベルとなり、１つでも異なるデータがある
と、テスト結果出力信号ＯＵＴ１はＨＩＧＨレベル、テ
スト結果出力信号ＯＵＴ２はＬＯＷレベルとなる。
全てのデータが同一か否かを判定する論理回路である。
Ｄ１Ｔ〜Ｄ８Ｔが同一であると、テスト結果出力信号Ｏ
ＵＴ１はＬＯＷレベル、テスト結果出力信号ＯＵＴ２は
ＨＩＧＨレベルとなり、１つでも異なるデータがある
と、テスト結果出力信号ＯＵＴ１はＨＩＧＨレベル、テ
スト結果出力信号ＯＵＴ２はＬＯＷレベルとなる。
【００１０】つまり、テスト結果出力信号ＯＵＴ１がＬ
ＯＷレベル、テスト結果出力信号ＯＵＴ２がＨＩＧＨレ
ベルの場合はテストをパス、テスト結果出力信号ＯＵＴ
１がＨＩＧＨレベル、テスト結果出力信号ＯＵＴ２がＬ
ＯＷレベルの場合はテストをフェイルと判定される。
ＯＷレベル、テスト結果出力信号ＯＵＴ２がＨＩＧＨレ
ベルの場合はテストをパス、テスト結果出力信号ＯＵＴ
１がＨＩＧＨレベル、テスト結果出力信号ＯＵＴ２がＬ
ＯＷレベルの場合はテストをフェイルと判定される。
【００１１】また、テストモード信号によってビット圧
縮テストモード以外ではテスト結果出力信号ＯＵＴ１、
ＯＵＴ２はＬＯＷレベルに固定される論理となってい
る。また、ラッチ信号Ｌ２は出力回路部に入力される信
号でテストモード信号とクロック信号の論理で作成され
ているのでテストモード時はＬＯＷレベルに固定され
る。従って、出力回路部のトランスファトランジスタ
２、１２、２０、２６は閉じたままとなる。ビット圧縮
回路で１ビットに圧縮されたテスト結果出力信号ＯＵＴ
１、ＯＵＴ２は出力回路部のラッチ回路部のＮＡＮＤ素
子９及びＮＡＮＤ素子１８に入力され、テスト結果出力
信号ＯＵＴ１がＬＯＷレベル、テスト結果出力信号ＯＵ
Ｔ２がＨＩＧＨレベルのときは、出力トランジスタ４が
オフ、出力トランジスタ１４がオンとなり、出力端子１
０３−１にＬＯＷデータが出力され、テスト結果出力信
号ＯＵＴ１がＨＩＧＨレベル、テスト結果出力信号ＯＵ
Ｔ２がＬＯＷレベルのときは出力トランジスタ４がオ
ン、出力トランジスタ１４がオフとなり、出力端子１０
３−１にＨＩＧＨデータが出力される。
縮テストモード以外ではテスト結果出力信号ＯＵＴ１、
ＯＵＴ２はＬＯＷレベルに固定される論理となってい
る。また、ラッチ信号Ｌ２は出力回路部に入力される信
号でテストモード信号とクロック信号の論理で作成され
ているのでテストモード時はＬＯＷレベルに固定され
る。従って、出力回路部のトランスファトランジスタ
２、１２、２０、２６は閉じたままとなる。ビット圧縮
回路で１ビットに圧縮されたテスト結果出力信号ＯＵＴ
１、ＯＵＴ２は出力回路部のラッチ回路部のＮＡＮＤ素
子９及びＮＡＮＤ素子１８に入力され、テスト結果出力
信号ＯＵＴ１がＬＯＷレベル、テスト結果出力信号ＯＵ
Ｔ２がＨＩＧＨレベルのときは、出力トランジスタ４が
オフ、出力トランジスタ１４がオンとなり、出力端子１
０３−１にＬＯＷデータが出力され、テスト結果出力信
号ＯＵＴ１がＨＩＧＨレベル、テスト結果出力信号ＯＵ
Ｔ２がＬＯＷレベルのときは出力トランジスタ４がオ
ン、出力トランジスタ１４がオフとなり、出力端子１０
３−１にＨＩＧＨデータが出力される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路には以下に示す問題点がある。即ち、
電源投入時に電源投入信号が出力されないような電源投
入条件において、誤ってビット圧縮テストモードに入っ
ている場合、出力回路部のラッチ信号Ｌ２がオフ状態で
固定となり、テスト結果を出力しない出力回路部にどち
らのデータがラッチされているかわからず、出力端子に
データが出力され続ける可能性がある。
た従来の出力回路には以下に示す問題点がある。即ち、
電源投入時に電源投入信号が出力されないような電源投
入条件において、誤ってビット圧縮テストモードに入っ
ている場合、出力回路部のラッチ信号Ｌ２がオフ状態で
固定となり、テスト結果を出力しない出力回路部にどち
らのデータがラッチされているかわからず、出力端子に
データが出力され続ける可能性がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、電源投入時に誤ってビット圧縮テストモー
ドに入っている場合も出力端子からデータが出力される
ことを回避することができるテストモードを有する半導
体装置の出力回路を提供することを目的とする。
のであって、電源投入時に誤ってビット圧縮テストモー
ドに入っている場合も出力端子からデータが出力される
ことを回避することができるテストモードを有する半導
体装置の出力回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本願第１発明に係るテス
トモードを有する半導体装置の出力回路は、データビッ
ト数を内部で圧縮してテスト結果を一部の出力ピンに出
力するテストモードを有する半導体装置の出力回路であ
って、電源と接地との間に直列接続されたハイ出力用の
ＭＯＳトランジスタ及びロウ出力用のＭＯＳトランジス
タと、これらのトランジスタの相互接続点に接続された
出力端子と、前記各トランジスタのゲートに接続された
ラッチ回路とを有し、前記テストモードの際、テストモ
ードの出力結果を出力する出力回路部では、テストモー
ドを示す信号によって前記ラッチ回路に設けたトランス
ファトランジスタが閉じられているテストモードを有す
る半導体装置の出力回路において、前記テストモードの
出力結果を出力しない出力回路部のラッチ回路にも前記
テストモードを示す信号を入力し、前記ハイ出力用及び
ロウ出力用トランジスタをオフすることを特徴とする。
トモードを有する半導体装置の出力回路は、データビッ
ト数を内部で圧縮してテスト結果を一部の出力ピンに出
力するテストモードを有する半導体装置の出力回路であ
って、電源と接地との間に直列接続されたハイ出力用の
ＭＯＳトランジスタ及びロウ出力用のＭＯＳトランジス
タと、これらのトランジスタの相互接続点に接続された
出力端子と、前記各トランジスタのゲートに接続された
ラッチ回路とを有し、前記テストモードの際、テストモ
ードの出力結果を出力する出力回路部では、テストモー
ドを示す信号によって前記ラッチ回路に設けたトランス
ファトランジスタが閉じられているテストモードを有す
る半導体装置の出力回路において、前記テストモードの
出力結果を出力しない出力回路部のラッチ回路にも前記
テストモードを示す信号を入力し、前記ハイ出力用及び
ロウ出力用トランジスタをオフすることを特徴とする。
【００１５】本願第２発明に係るテストモードを有する
半導体装置の出力回路は、データビット数を内部で圧縮
してテスト結果を一部の出力ピンに出力するテストモー
ドを有する半導体装置の出力回路において、テストモー
ドの出力結果を出力する１又は複数の第１の出力回路部
とテストモードの出力結果を出力しない１又は複数の第
２の出力回路部とを有し、前記第１の出力回路部は、電
源と接地との間に直列接続されたハイ出力用のＭＯＳト
ランジスタ及びロウ出力用のＭＯＳトランジスタと、こ
れらのトランジスタの相互接続点に接続された出力端子
と、前記ハイ出力用トランジスタのゲートに第１ラッチ
回路を介してハイ又はロウの信号を入力させる第１手段
と、前記ロウ出力用トランジスタのゲートに第２ラッチ
回路を介してハイ又はロウの信号を入力させる第２手段
と、を有し、前記第２の出力回路部は、電源と接地との
間に直列接続されたハイ出力用のＭＯＳトランジスタ及
びロウ出力用のＭＯＳトランジスタと、これらのトラン
ジスタの相互接続点に接続された出力端子と、前記ハイ
出力用トランジスタのゲートに第３ラッチ回路を介して
ハイ又はロウの信号を入力させる第３手段と、前記ロウ
出力用トランジスタのゲートに第４ラッチ回路を介して
ハイ又はロウの信号を入力させる第４手段と、を有し、
テストモード時には、テストモードを示す信号を前記第
１及び第２ラッチ回路に与えてそのトランスファトラン
ジスタを閉じると共に、前記第３及び第４ラッチ回路に
も前記テストモードを示す信号を与えて前記ハイ出力用
及びロウ出力用トランジスタをオフすることを特徴とす
る。
半導体装置の出力回路は、データビット数を内部で圧縮
してテスト結果を一部の出力ピンに出力するテストモー
ドを有する半導体装置の出力回路において、テストモー
ドの出力結果を出力する１又は複数の第１の出力回路部
とテストモードの出力結果を出力しない１又は複数の第
２の出力回路部とを有し、前記第１の出力回路部は、電
源と接地との間に直列接続されたハイ出力用のＭＯＳト
ランジスタ及びロウ出力用のＭＯＳトランジスタと、こ
れらのトランジスタの相互接続点に接続された出力端子
と、前記ハイ出力用トランジスタのゲートに第１ラッチ
回路を介してハイ又はロウの信号を入力させる第１手段
と、前記ロウ出力用トランジスタのゲートに第２ラッチ
回路を介してハイ又はロウの信号を入力させる第２手段
と、を有し、前記第２の出力回路部は、電源と接地との
間に直列接続されたハイ出力用のＭＯＳトランジスタ及
びロウ出力用のＭＯＳトランジスタと、これらのトラン
ジスタの相互接続点に接続された出力端子と、前記ハイ
出力用トランジスタのゲートに第３ラッチ回路を介して
ハイ又はロウの信号を入力させる第３手段と、前記ロウ
出力用トランジスタのゲートに第４ラッチ回路を介して
ハイ又はロウの信号を入力させる第４手段と、を有し、
テストモード時には、テストモードを示す信号を前記第
１及び第２ラッチ回路に与えてそのトランスファトラン
ジスタを閉じると共に、前記第３及び第４ラッチ回路に
も前記テストモードを示す信号を与えて前記ハイ出力用
及びロウ出力用トランジスタをオフすることを特徴とす
る。
【００１６】この第２発明のテストモードを有する半導
体装置の出力回路において、前記第３及び第４ラッチ回
路は、出力端が前記ハイ出力用又はロウ出力用トランジ
スタのゲートに接続されたインバータと、このインバー
タの出力端に入力端が接続され前記インバータの入力端
に出力端が接続されたＮＡＮＤ素子と、前記ＮＡＮＤ素
子の他方の入力端に出力端が接続されたＮＯＲ素子と、
を有し、前記ＮＯＲ素子には、電源投入信号及びテスト
モード信号を入力するように構成することができる。
体装置の出力回路において、前記第３及び第４ラッチ回
路は、出力端が前記ハイ出力用又はロウ出力用トランジ
スタのゲートに接続されたインバータと、このインバー
タの出力端に入力端が接続され前記インバータの入力端
に出力端が接続されたＮＡＮＤ素子と、前記ＮＡＮＤ素
子の他方の入力端に出力端が接続されたＮＯＲ素子と、
を有し、前記ＮＯＲ素子には、電源投入信号及びテスト
モード信号を入力するように構成することができる。
【００１７】一方、前記第３及び第４ラッチ回路は、出
力端が前記ハイ出力用又はロウ出力用トランジスタのゲ
ートに接続されたＮＯＲ素子と、このＮＯＲ素子の出力
端に入力端が接続され前記ＮＯＲ素子の一方の入力端に
出力端が接続されたＮＡＮＤ素子と、前記ＮＡＮＤ素子
の他方の入力端に出力端が接続されたインバータと、を
有し、前記インバータには電源投入信号を入力し、前記
ＮＯＲ素子の他方の入力端には、テストモード信号を入
力するように構成することもできる。
力端が前記ハイ出力用又はロウ出力用トランジスタのゲ
ートに接続されたＮＯＲ素子と、このＮＯＲ素子の出力
端に入力端が接続され前記ＮＯＲ素子の一方の入力端に
出力端が接続されたＮＡＮＤ素子と、前記ＮＡＮＤ素子
の他方の入力端に出力端が接続されたインバータと、を
有し、前記インバータには電源投入信号を入力し、前記
ＮＯＲ素子の他方の入力端には、テストモード信号を入
力するように構成することもできる。
【００１８】また、前記第１及び第２ラッチ回路は、出
力端が前記ハイ出力用又はロウ出力用トランジスタのゲ
ートに接続されたインバータと、このインバータの出力
端に入力端が接続されたＮＡＮＤ素子と、このＮＡＮＤ
素子の出力端と前記インバータの入力端との間に接続さ
れたトランスファトランジスタと、を有し、前記ＮＡＮ
Ｄ素子の他方の入力端には電源投入信号の反転信号を入
力すると共に、前記トランスファトランジスタのゲート
にはテストモード信号の反転信号を入力するように構成
することができる。
力端が前記ハイ出力用又はロウ出力用トランジスタのゲ
ートに接続されたインバータと、このインバータの出力
端に入力端が接続されたＮＡＮＤ素子と、このＮＡＮＤ
素子の出力端と前記インバータの入力端との間に接続さ
れたトランスファトランジスタと、を有し、前記ＮＡＮ
Ｄ素子の他方の入力端には電源投入信号の反転信号を入
力すると共に、前記トランスファトランジスタのゲート
にはテストモード信号の反転信号を入力するように構成
することができる。
【００１９】更に、前記第１の出力回路部は、テスト結
果出力信号及び電源投入信号の反転信号が入力されるＮ
ＡＮＤ回路と、このＮＡＮＤ回路の出力端と前記インバ
ータの入力端との間に接続された第２トランスファゲー
トとを有し、この第２トランスファトランジスタのゲー
トにはテストモード信号を入力するように構成すること
ができる。
果出力信号及び電源投入信号の反転信号が入力されるＮ
ＡＮＤ回路と、このＮＡＮＤ回路の出力端と前記インバ
ータの入力端との間に接続された第２トランスファゲー
トとを有し、この第２トランスファトランジスタのゲー
トにはテストモード信号を入力するように構成すること
ができる。
【００２０】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る出力回路を示す回路図である。HIGHデータ
出力用Ｎ型ＭＯＳトランジスタ４と、LOWデータ出力用
Ｎ型ＭＯＳトランジスタ１４とが電源と接地との間に直
列に接続されている。両トランジスタの接続点に出力端
子１０３−１が接続されている。ラッチされた信号Ｄ１
Ｔは２段のインバータ１，３を経てトランジスタ４のゲ
ートに入力される。インバータ１とインバータ３との間
にはＮ型ＭＯＳトランジスタ２が接続されており、この
トランジスタ２はラッチ信号Ｌ２によりオン・オフされ
る。同様に、トランジスタ１４のゲートには、ラッチさ
れた信号Ｄ１Ｎが入力されるインバータ１１、ラッチ信
号Ｌ２によりオン・オフされるＮ型トランジスタ１２及
びインバータ１３の直列接続体が接続されている。
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る出力回路を示す回路図である。HIGHデータ
出力用Ｎ型ＭＯＳトランジスタ４と、LOWデータ出力用
Ｎ型ＭＯＳトランジスタ１４とが電源と接地との間に直
列に接続されている。両トランジスタの接続点に出力端
子１０３−１が接続されている。ラッチされた信号Ｄ１
Ｔは２段のインバータ１，３を経てトランジスタ４のゲ
ートに入力される。インバータ１とインバータ３との間
にはＮ型ＭＯＳトランジスタ２が接続されており、この
トランジスタ２はラッチ信号Ｌ２によりオン・オフされ
る。同様に、トランジスタ１４のゲートには、ラッチさ
れた信号Ｄ１Ｎが入力されるインバータ１１、ラッチ信
号Ｌ２によりオン・オフされるＮ型トランジスタ１２及
びインバータ１３の直列接続体が接続されている。
【００２１】インバータ３、１３の出力は夫々ＮＡＮＤ
素子７、１６の一方の入力に接続され、ＮＡＮＤ素子
７，１６の他方の入力には電源投入信号のインバータ１
０による反転信号が入力される。また、この電源投入信
号の反転信号はＮＡＮＤ素子９、１８の一方の入力にも
与えられる。ＮＡＮＤ素子９，１８の他方の入力には、
夫々テスト結果出力信号ＯＵＴ１、ＯＵＴ２が入力され
る。
素子７、１６の一方の入力に接続され、ＮＡＮＤ素子
７，１６の他方の入力には電源投入信号のインバータ１
０による反転信号が入力される。また、この電源投入信
号の反転信号はＮＡＮＤ素子９、１８の一方の入力にも
与えられる。ＮＡＮＤ素子９，１８の他方の入力には、
夫々テスト結果出力信号ＯＵＴ１、ＯＵＴ２が入力され
る。
【００２２】ＮＡＮＤ素子７，９の出力は夫々Ｎ型ＭＯ
Ｓトランジスタ６，８を介してインバータ３とトランジ
スタ２との間に与えられる。また、ＮＡＮＤ素子１６，
１８の出力はＮ型ＭＯＳトランジスタ１５，１７を介し
てインバータ１３とトランジスタ１２との間に与えられ
る。トランジスタ６，１５のゲートにはテストモード信
号をインバータ５により反転した信号が入力され、トラ
ンジスタ８，１７のゲートにはテストモード信号が入力
される。
Ｓトランジスタ６，８を介してインバータ３とトランジ
スタ２との間に与えられる。また、ＮＡＮＤ素子１６，
１８の出力はＮ型ＭＯＳトランジスタ１５，１７を介し
てインバータ１３とトランジスタ１２との間に与えられ
る。トランジスタ６，１５のゲートにはテストモード信
号をインバータ５により反転した信号が入力され、トラ
ンジスタ８，１７のゲートにはテストモード信号が入力
される。
【００２３】一方、出力端子１０３−２〜１０３−８
は、夫々、電源と接地との間に直列に接続されたHIGHデ
ータ出力用Ｎ型ＭＯＳトランジスタ２２とLOWデータ出
力用ＭＯＳトランジスタ２９との間に接続されている。
トランジスタ２２のゲートには、ラッチされた信号Ｄ２
Ｔ〜Ｄ８Ｔが入力されるインバータ１９と、ラッチ信号
Ｌ２によりオン・オフされるＮ型ＭＯＳトランジスタ２
０と、インバータ２１との直列接続体が接続されてお
り、インバータ２１の出力はＮＡＮＤ素子２３の一方の
入力に与えられ、ＮＡＮＤ素子２３の出力はインバータ
２１の入力に与えられる。同様に、トランジスタ２９の
ゲートには、ラッチされた信号Ｄ２Ｎ〜Ｄ８Ｎが入力さ
れるインバータ２５と、ラッチ信号Ｌ２によりオン・オ
フされるＮ型ＭＯＳトランジスタ２６と、インバータ２
７との直列接続体が接続されている。そして、インバー
タ２７の出力はＮＡＮＤ素子２８にも与えられ、ＮＡＮ
Ｄ素子２８の出力はインバータ２７の入力に与えられ
る。
は、夫々、電源と接地との間に直列に接続されたHIGHデ
ータ出力用Ｎ型ＭＯＳトランジスタ２２とLOWデータ出
力用ＭＯＳトランジスタ２９との間に接続されている。
トランジスタ２２のゲートには、ラッチされた信号Ｄ２
Ｔ〜Ｄ８Ｔが入力されるインバータ１９と、ラッチ信号
Ｌ２によりオン・オフされるＮ型ＭＯＳトランジスタ２
０と、インバータ２１との直列接続体が接続されてお
り、インバータ２１の出力はＮＡＮＤ素子２３の一方の
入力に与えられ、ＮＡＮＤ素子２３の出力はインバータ
２１の入力に与えられる。同様に、トランジスタ２９の
ゲートには、ラッチされた信号Ｄ２Ｎ〜Ｄ８Ｎが入力さ
れるインバータ２５と、ラッチ信号Ｌ２によりオン・オ
フされるＮ型ＭＯＳトランジスタ２６と、インバータ２
７との直列接続体が接続されている。そして、インバー
タ２７の出力はＮＡＮＤ素子２８にも与えられ、ＮＡＮ
Ｄ素子２８の出力はインバータ２７の入力に与えられ
る。
【００２４】而して、本実施例に係る出力回路が、図５
に示す従来の出力回路と異なる点は、ＮＡＮＤ素子２
３，２８の他方の入力端に、ＮＯＲ素子２４の出力が入
力され、このＮＯＲ素子２４には電源投入信号とテスト
モード信号が入力される点である。その他の構成は図５
に示す従来の出力回路と同様である。
に示す従来の出力回路と異なる点は、ＮＡＮＤ素子２
３，２８の他方の入力端に、ＮＯＲ素子２４の出力が入
力され、このＮＯＲ素子２４には電源投入信号とテスト
モード信号が入力される点である。その他の構成は図５
に示す従来の出力回路と同様である。
【００２５】次に、このように構成された本実施例の出
力回路の動作について説明する。読み出し及びビット圧
縮テストモード時の動作は従来と同様である。即ち、通
常の読み出し動作時には、図７のラッチ信号発生回路１
０５の遅延回路３７により、クロック信号を遅延させて
ラッチ信号Ｌ１を作成する。通常の読み出し動作では、
テストモード信号はＬＯＷレベルとなっており、読み出
しバスＢ１Ｔ、Ｂ１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図
７のラッチ信号発生回路１０５でクロック信号を遅延さ
せて作成されたラッチ信号Ｌ１によってデータラッチ回
路１０１−１〜１０１−８でラッチされる。
力回路の動作について説明する。読み出し及びビット圧
縮テストモード時の動作は従来と同様である。即ち、通
常の読み出し動作時には、図７のラッチ信号発生回路１
０５の遅延回路３７により、クロック信号を遅延させて
ラッチ信号Ｌ１を作成する。通常の読み出し動作では、
テストモード信号はＬＯＷレベルとなっており、読み出
しバスＢ１Ｔ、Ｂ１Ｎ〜Ｂ８Ｔ、Ｂ８Ｎのデータは、図
７のラッチ信号発生回路１０５でクロック信号を遅延さ
せて作成されたラッチ信号Ｌ１によってデータラッチ回
路１０１−１〜１０１−８でラッチされる。
【００２６】ビット圧縮テストモード時に、データ出力
用の出力回路部１０２−１においては、ラッチ回路のＮ
ＡＮＤ素子７、１６にインバータ１０を介して電源投入
信号が入力され、ＮＡＮＤ素子９、１８にはテスト結果
信号ＯＵＴ１、ＯＵＴ２が入力される。テスト結果信号
ＯＵＴ１、ＯＵＴ２は、従来と同様にしてビット圧縮回
路１０４にて生成される（図８，９）。ラッチされた信
号Ｄ１Ｔ、Ｄ１Ｎはラッチ信号Ｌ２によって出力回路部
１０２−１でラッチされ、出力端子１０３−１に出力さ
れる。このテストモード時のデータ出力用の出力回路部
の動作は図５に示す従来の出力回路部と同様である。
用の出力回路部１０２−１においては、ラッチ回路のＮ
ＡＮＤ素子７、１６にインバータ１０を介して電源投入
信号が入力され、ＮＡＮＤ素子９、１８にはテスト結果
信号ＯＵＴ１、ＯＵＴ２が入力される。テスト結果信号
ＯＵＴ１、ＯＵＴ２は、従来と同様にしてビット圧縮回
路１０４にて生成される（図８，９）。ラッチされた信
号Ｄ１Ｔ、Ｄ１Ｎはラッチ信号Ｌ２によって出力回路部
１０２−１でラッチされ、出力端子１０３−１に出力さ
れる。このテストモード時のデータ出力用の出力回路部
の動作は図５に示す従来の出力回路部と同様である。
【００２７】テストモード時に圧縮されたデータを出力
しない出力回路部１０２−２〜１０２−８においては、
従来の出力回路部と動作が異なる。即ち、テストモード
時に圧縮されたデータを出力しない出力回路部１０２−
２〜１０２−８においては、ＮＯＲ素子２４に、ラッチ
信号Ｌ２を停止させるテストモード信号と同じ信号が入
力され、ラッチ回路部のＮＡＮＤ素子２３、２８の他方
の入力に伝達される。これにより、出力トランジスタが
オフされるので、ラッチ信号Ｌ２がテストモード信号に
よってＬＯＷレベルに固定されれば、テストモード時に
データが出力されない出力回路部１０２−２〜１０２−
８の出力端子１０３−２〜１０３−８からは決してデー
タが出力されることはない。また、電源投入時に誤って
ビット圧縮テストモードになっていたとしても、出力ト
ランジスタはテストモード信号によって確実にオフでき
ることになる。
しない出力回路部１０２−２〜１０２−８においては、
従来の出力回路部と動作が異なる。即ち、テストモード
時に圧縮されたデータを出力しない出力回路部１０２−
２〜１０２−８においては、ＮＯＲ素子２４に、ラッチ
信号Ｌ２を停止させるテストモード信号と同じ信号が入
力され、ラッチ回路部のＮＡＮＤ素子２３、２８の他方
の入力に伝達される。これにより、出力トランジスタが
オフされるので、ラッチ信号Ｌ２がテストモード信号に
よってＬＯＷレベルに固定されれば、テストモード時に
データが出力されない出力回路部１０２−２〜１０２−
８の出力端子１０３−２〜１０３−８からは決してデー
タが出力されることはない。また、電源投入時に誤って
ビット圧縮テストモードになっていたとしても、出力ト
ランジスタはテストモード信号によって確実にオフでき
ることになる。
【００２８】次に、図２を参照して本件発明の第２実施
例について説明する。本実施例が図１に示す実施例と異
なる点は、テストモード時に圧縮されたデータを出力し
ない出力回路部１０２−２〜１０２−８へのテストモー
ド信号の入力位置である。図２に示すように、トランジ
スタ２２及びトランジスタ２９のゲートと、夫々トラン
ジスタ２０及び２６との間には、図１のインバータ２
１，２７の代わりに、ＮＯＲ素子３０，３３が接続され
ている。テストモード信号はこのＮＯＲ素子３０，３３
の他方の入力に入力されるようになっている。そして、
ＮＯＲ素子３０，３３の出力は夫々ＮＡＮＤ素子３１，
３４の一方の入力に与えられ、ＮＡＮＤ素子３１，３４
の他方の入力には電源投入信号をインバータ３２により
反転した信号が与えられる。
例について説明する。本実施例が図１に示す実施例と異
なる点は、テストモード時に圧縮されたデータを出力し
ない出力回路部１０２−２〜１０２−８へのテストモー
ド信号の入力位置である。図２に示すように、トランジ
スタ２２及びトランジスタ２９のゲートと、夫々トラン
ジスタ２０及び２６との間には、図１のインバータ２
１，２７の代わりに、ＮＯＲ素子３０，３３が接続され
ている。テストモード信号はこのＮＯＲ素子３０，３３
の他方の入力に入力されるようになっている。そして、
ＮＯＲ素子３０，３３の出力は夫々ＮＡＮＤ素子３１，
３４の一方の入力に与えられ、ＮＡＮＤ素子３１，３４
の他方の入力には電源投入信号をインバータ３２により
反転した信号が与えられる。
【００２９】本実施例においては、ラッチ信号Ｌ２を停
止させるテストモード信号と同じ信号がＮＯＲ素子３
０、３３に入力され、出力トランジスタがオフされるの
で、ラッチ信号Ｌ２がテストモード信号によってＬＯＷ
レベルに固定されれば、テストモード時にデータを出力
されない出力回路部１０２−２〜１０２−８の出力端子
１０３−２〜１０３−８からは決してデータが出力され
ることはない。
止させるテストモード信号と同じ信号がＮＯＲ素子３
０、３３に入力され、出力トランジスタがオフされるの
で、ラッチ信号Ｌ２がテストモード信号によってＬＯＷ
レベルに固定されれば、テストモード時にデータを出力
されない出力回路部１０２−２〜１０２−８の出力端子
１０３−２〜１０３−８からは決してデータが出力され
ることはない。
【００３０】なお、本実施例においても、読み出し及び
ビット圧縮テストモード時の圧縮されたデータを出力す
る出力回路部１０２−１の動作は従来と同様であるので
その説明は省略する。
ビット圧縮テストモード時の圧縮されたデータを出力す
る出力回路部１０２−１の動作は従来と同様であるので
その説明は省略する。
【００３１】
【発明の効果】以上説明したように、本発明の出力回路
は、ビット圧縮テストモード時に出力回路のラッチ信号
を停止させる信号と同一の信号を、データを出力しない
出力回路部に入力することによって、ハイ又はロウの出
力用トランジスタを確実にオフにすることができる。
は、ビット圧縮テストモード時に出力回路のラッチ信号
を停止させる信号と同一の信号を、データを出力しない
出力回路部に入力することによって、ハイ又はロウの出
力用トランジスタを確実にオフにすることができる。
【図１】本発明の第１実施例に係る出力回路を示す回路
図である。
図である。
【図２】本発明の第２実施例に係る出力回路を示す回路
図である。
図である。
【図３】ビット圧縮テスト回路を有する半導体装置の構
成を示すブロック図である。
成を示すブロック図である。
【図４】電源投入時の電源投入信号波形を示す図であ
る。
る。
【図５】従来の出力回路を示す回路図である。
【図６】読み出し動作時における信号波形図である。
【図７】ラッチ信号発生回路を示す回路図である。
【図８】ビット圧縮テストモード動作時における信号波
形図である。
形図である。
【図９】ビット圧縮回路を示す回路図である。
【符号の説明】 １，３、５、１０、１１、１３、１９、２１、２５、２
７、３２、３６、４０：インバータ ６、８ 、１２、１５、１７、２０、２６：Ｎ型ＭＯＳ
トランジスタ ４、２２：ＨＩＧＨデータ出力用Ｎ型ＭＯＳトランジス
タ ７，９、１６、１８、２３、２８、３１、３４、３５、
３８：ＮＡＮＤ素子 １４、２９：ＬＯＷデータ出力用Ｎ型ＭＯＳトランジス
タ ４、２４，３０、３３、３９：ＮＯＲ素子 ３７：遅延回路 １０１−１〜１０１−ｎ：ラッチ回路 １０２−１〜１０２−ｎ：出力回路 １０３−１〜１０３−ｎ：出力端子 １０４：ビット圧縮回路 １０５：ラッチ信号発生回路 １０６：電源投入回路
７、３２、３６、４０：インバータ ６、８ 、１２、１５、１７、２０、２６：Ｎ型ＭＯＳ
トランジスタ ４、２２：ＨＩＧＨデータ出力用Ｎ型ＭＯＳトランジス
タ ７，９、１６、１８、２３、２８、３１、３４、３５、
３８：ＮＡＮＤ素子 １４、２９：ＬＯＷデータ出力用Ｎ型ＭＯＳトランジス
タ ４、２４，３０、３３、３９：ＮＯＲ素子 ３７：遅延回路 １０１−１〜１０１−ｎ：ラッチ回路 １０２−１〜１０２−ｎ：出力回路 １０３−１〜１０３−ｎ：出力端子 １０４：ビット圧縮回路 １０５：ラッチ信号発生回路 １０６：電源投入回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (6)
- 【請求項１】 データビット数を内部で圧縮してテスト
結果を一部の出力ピンに出力するテストモードを有する
半導体装置の出力回路であって、電源と接地との間に直
列接続されたハイ出力用のＭＯＳトランジスタ及びロウ
出力用のＭＯＳトランジスタと、これらのトランジスタ
の相互接続点に接続された出力端子と、前記各トランジ
スタのゲートに接続されたラッチ回路とを有し、前記テ
ストモードの際、テストモードの出力結果を出力する出
力回路部では、テストモードを示す信号によって前記ラ
ッチ回路に設けたトランスファトランジスタが閉じられ
ているテストモードを有する半導体装置の出力回路にお
いて、前記テストモードの出力結果を出力しない出力回
路部のラッチ回路にも前記テストモードを示す信号を入
力し、前記ハイ出力用及びロウ出力用トランジスタをオ
フすることを特徴とするテストモードを有する半導体装
置の出力回路。 - 【請求項２】 データビット数を内部で圧縮してテスト
結果を一部の出力ピンに出力するテストモードを有する
半導体装置の出力回路において、テストモードの出力結
果を出力する１又は複数の第１の出力回路部とテストモ
ードの出力結果を出力しない１又は複数の第２の出力回
路部とを有し、前記第１の出力回路部は、電源と接地と
の間に直列接続されたハイ出力用のＭＯＳトランジスタ
及びロウ出力用のＭＯＳトランジスタと、これらのトラ
ンジスタの相互接続点に接続された出力端子と、前記ハ
イ出力用トランジスタのゲートに第１ラッチ回路を介し
てハイ又はロウの信号を入力させる第１手段と、前記ロ
ウ出力用トランジスタのゲートに第２ラッチ回路を介し
てハイ又はロウの信号を入力させる第２手段と、を有
し、前記第２の出力回路部は、電源と接地との間に直列
接続されたハイ出力用のＭＯＳトランジスタ及びロウ出
力用のＭＯＳトランジスタと、これらのトランジスタの
相互接続点に接続された出力端子と、前記ハイ出力用ト
ランジスタのゲートに第３ラッチ回路を介してハイ又は
ロウの信号を入力させる第３手段と、前記ロウ出力用ト
ランジスタのゲートに第４ラッチ回路を介してハイ又は
ロウの信号を入力させる第４手段と、を有し、テストモ
ード時には、テストモードを示す信号を前記第１及び第
２ラッチ回路に与えてそのトランスファトランジスタを
閉じると共に、前記第３及び第４ラッチ回路にも前記テ
ストモードを示す信号を与えて前記ハイ出力用及びロウ
出力用トランジスタをオフすることを特徴とするテスト
モードを有する半導体装置の出力回路。 - 【請求項３】 前記第３及び第４ラッチ回路は、出力端
が前記ハイ出力用又はロウ出力用トランジスタのゲート
に接続されたインバータと、このインバータの出力端に
入力端が接続され前記インバータの入力端に出力端が接
続されたＮＡＮＤ素子と、前記ＮＡＮＤ素子の他方の入
力端に出力端が接続されたＮＯＲ素子と、を有し、前記
ＮＯＲ素子には、電源投入信号及びテストモード信号を
入力することを特徴とする請求項２に記載のテストモー
ドを有する半導体装置の出力回路。 - 【請求項４】 前記第３及び第４ラッチ回路は、出力端
が前記ハイ出力用又はロウ出力用トランジスタのゲート
に接続されたＮＯＲ素子と、このＮＯＲ素子の出力端に
入力端が接続され前記ＮＯＲ素子の一方の入力端に出力
端が接続されたＮＡＮＤ素子と、前記ＮＡＮＤ素子の他
方の入力端に出力端が接続されたインバータと、を有
し、前記インバータには電源投入信号を入力し、前記Ｎ
ＯＲ素子の他方の入力端には、テストモード信号を入力
することを特徴とする請求項２に記載のテストモードを
有する半導体装置の出力回路。 - 【請求項５】 前記第１及び第２ラッチ回路は、出力端
が前記ハイ出力用又はロウ出力用トランジスタのゲート
に接続されたインバータと、このインバータの出力端に
入力端が接続されたＮＡＮＤ素子と、このＮＡＮＤ素子
の出力端と前記インバータの入力端との間に接続された
トランスファトランジスタと、を有し、前記ＮＡＮＤ素
子の他方の入力端には電源投入信号の反転信号を入力す
ると共に、前記トランスファトランジスタのゲートには
テストモード信号の反転信号を入力することを特徴とす
る請求項２に記載のテストモードを有する半導体装置の
出力回路。 - 【請求項６】 前記第１の出力回路部は、テスト結果出
力信号及び電源投入信号の反転信号が入力されるＮＡＮ
Ｄ回路と、このＮＡＮＤ回路の出力端と前記インバータ
の入力端との間に接続された第２トランスファゲートと
を有し、この第２トランスファトランジスタのゲートに
はテストモード信号を入力することを特徴とする請求項
２乃至５のいずれか１項に記載のテストモードを有する
半導体装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067443A JP3047883B2 (ja) | 1998-03-17 | 1998-03-17 | テストモードを有する半導体装置の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067443A JP3047883B2 (ja) | 1998-03-17 | 1998-03-17 | テストモードを有する半導体装置の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11264860A JPH11264860A (ja) | 1999-09-28 |
| JP3047883B2 true JP3047883B2 (ja) | 2000-06-05 |
Family
ID=13345087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067443A Expired - Fee Related JP3047883B2 (ja) | 1998-03-17 | 1998-03-17 | テストモードを有する半導体装置の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047883B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8557877B2 (en) | 2009-06-10 | 2013-10-15 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
| US8642246B2 (en) | 2007-02-26 | 2014-02-04 | Honeywell International Inc. | Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof |
| US8864898B2 (en) | 2011-05-31 | 2014-10-21 | Honeywell International Inc. | Coating formulations for optical elements |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9664739B2 (en) | 1999-11-23 | 2017-05-30 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US9134370B2 (en) | 1999-11-23 | 2015-09-15 | Mentor Graphics Corporation | Continuous application and decompression of test patterns and selective compaction of test responses |
| US7302624B2 (en) | 2003-02-13 | 2007-11-27 | Janusz Rajski | Adaptive fault diagnosis of compressed test responses |
| ATE532133T1 (de) | 2003-02-13 | 2011-11-15 | Mentor Graphics Corp | Komprimieren von testantworten unter verwendung eines kompaktors |
| US7437640B2 (en) | 2003-02-13 | 2008-10-14 | Janusz Rajski | Fault diagnosis of compressed test responses having one or more unknown states |
| US7509550B2 (en) | 2003-02-13 | 2009-03-24 | Janusz Rajski | Fault diagnosis of compressed test responses |
| CN101405609B (zh) | 2006-02-17 | 2012-11-14 | 明导公司 | 多级测试响应压缩器 |
-
1998
- 1998-03-17 JP JP10067443A patent/JP3047883B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8642246B2 (en) | 2007-02-26 | 2014-02-04 | Honeywell International Inc. | Compositions, coatings and films for tri-layer patterning applications and methods of preparation thereof |
| US8557877B2 (en) | 2009-06-10 | 2013-10-15 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
| US8784985B2 (en) | 2009-06-10 | 2014-07-22 | Honeywell International Inc. | Anti-reflective coatings for optically transparent substrates |
| US8864898B2 (en) | 2011-05-31 | 2014-10-21 | Honeywell International Inc. | Coating formulations for optical elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11264860A (ja) | 1999-09-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |