JP3033793B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3033793B2
JP3033793B2 JP3291285A JP29128591A JP3033793B2 JP 3033793 B2 JP3033793 B2 JP 3033793B2 JP 3291285 A JP3291285 A JP 3291285A JP 29128591 A JP29128591 A JP 29128591A JP 3033793 B2 JP3033793 B2 JP 3033793B2
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semiconductor
semiconductor region
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ground potential
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満 清水
秀壮 藤井
健二 沼田
政春 和田
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、大規模集積回路(L
SI)などの半導体装置に係り、特に入力保護回路部の
素子構造に関する。
BACKGROUND OF THE INVENTION The present invention relates to a large scale integrated circuit (L
In particular, the present invention relates to an element structure of an input protection circuit unit.

【0002】[0002]

【従来の技術】一般に、LSIなどの半導体装置は、そ
の外部端子に偶発的に高電圧が印加されたり、人体など
に帯電した静電気が外部端子に放電される静電放電(El
ectroStatic Discharge;ESD)が生じた時、チップ
内部の素子を破壊してしまう。その対策として、通常、
LSI内部の素子を守るために入力保護回路が設けられ
ている。
2. Description of the Related Art Generally, in a semiconductor device such as an LSI, a high voltage is accidentally applied to an external terminal of the device, or an electrostatic discharge (El) in which static electricity charged on a human body is discharged to an external terminal.
When ectroStatic Discharge (ESD) occurs, the elements inside the chip are destroyed. As a countermeasure,
An input protection circuit is provided to protect elements inside the LSI.

【0003】図1は、従来のLSI、例えば1Mビット
のダイナミック・ランダム・アクセス・メモリ(DRA
M)における入力保護回路部の素子構造の一例を示すも
のである。ここで、21はP型半導体基板、22は上記P型
基板21の表面領域の一部に形成され、外部信号が入力さ
れる入力パッド25に接続されているn+ 型の第1の半導
体領域(n+ 拡散層)、23および24は上記P型基板21の
表面領域の一部に形成され、接地電位Vssが印加される
n+ 型の第2の半導体領域(n+ 拡散層)である。上記
入力パッド25にはLSIの図示せぬ入力回路部が接続さ
れている。
FIG. 1 shows a conventional LSI, for example, a dynamic random access memory (DRA) of 1 Mbit.
3 shows an example of the element structure of the input protection circuit section in M). Here, 21 is a P-type semiconductor substrate, 22 is an n + -type first semiconductor region formed on a part of the surface region of the P-type substrate 21 and connected to an input pad 25 to which an external signal is inputted. (N + diffusion layers) 23 and 24 are n + -type second semiconductor regions (n + diffusion layers) formed in part of the surface region of the P-type substrate 21 and to which the ground potential Vss is applied. . The input pad 25 is connected to an input circuit (not shown) of the LSI.

【0004】図2は、図1に示す入力保護回路部の等価
回路を示すものである。26は入力パッド25とn+ 拡散層
22との間の抵抗成分、27は前記n+ 拡散層22と前記P型
基板21と前記n+ 拡散層23,24 とにより形成される寄生
バイポーラトランジスタ(NPNトランジスタ)であ
る。この寄生バイポーラトランジスタ27のベース電位
は、基板21の電位であり、通常はバックゲートバイアス
電位VBBが与えられている。
FIG. 2 shows an equivalent circuit of the input protection circuit shown in FIG. 26 is an input pad 25 and an n + diffusion layer
Reference numeral 27 denotes a resistance component between the N + diffusion layer 22 and a parasitic bipolar transistor (NPN transistor) formed by the n + diffusion layer 22, the P-type substrate 21, and the n + diffusion layers 23 and 24. The base potential of the parasitic bipolar transistor 27 is the potential of the substrate 21, and is normally supplied with the back gate bias potential VBB .

【0005】上記構成の入力保護回路部は、入力パッド
25に接続されている図示せぬ外部端子に偶発的に大電圧
が印加されたり、静電放電が生じた時、この入力パッド
25に接続されているn+ 拡散層22から近傍のn+ 拡散層
23,24 へ過剰な電流が流れてLSI内部の回路の素子な
どの破壊を防いでいる。
[0005] The input protection circuit section having the above-described structure includes an input pad.
When a large voltage is accidentally applied to an external terminal (not shown) connected to 25 or an electrostatic discharge occurs, this input pad is
25 from the n + diffusion layer 22 connected to the n + diffusion layer
Excessive current flows to 23 and 24 to prevent destruction of circuit elements inside the LSI.

【0006】[0006]

【発明が解決しようとする課題】しかし、前記寄生バイ
ポーラトランジスタ27のベース電位は、バックゲートバ
イアス電位VBBとなっている。このバックゲートバイア
ス電位VBBは、半導体基板21内に設けられている図示せ
ぬメモリセルアレイ部やセル周辺回路部のトランジスタ
で使用している。このため、静電放電により図示せぬ外
部端子から入力パッド25に過剰な電流が流れた時、半導
体基板21へ大量の量の電流が流れて基板電位が不安定に
なり、前記メモリセルアレイ部やセル周辺回路部のトラ
ンジスタが破壊されるおそれがある。
However, the base potential of the parasitic bipolar transistor 27 is the back gate bias potential VBB . This back gate bias potential V BB is used in transistors in a memory cell array section and a cell peripheral circuit section (not shown) provided in the semiconductor substrate 21. Therefore, when an excessive current flows from an external terminal (not shown) to the input pad 25 due to electrostatic discharge, a large amount of current flows to the semiconductor substrate 21 and the substrate potential becomes unstable, and the memory cell array unit and the The transistor in the cell peripheral circuit may be destroyed.

【0007】また、集積回路のテストに際して、前記入
力パッド25に接続されている図示せぬ外部端子には、所
定の負の電位(VIL)が印加される。すると、上記入力
パッド25に接続されているn+ 拡散層22から発生する少
数キャリアが半導体基板21へ流れ出てバックゲートバイ
アス電位VBBを不安定にさせる。このため、やはり入力
保護回路部以外で、バックゲートバイアス電位VBBを使
用しているトランジスタが誤動作を起こすことがある。
In testing an integrated circuit, a predetermined negative potential (V IL ) is applied to an external terminal (not shown) connected to the input pad 25. Then, minority carriers generated from the n + diffusion layer 22 connected to the input pad 25 flow out to the semiconductor substrate 21 to make the back gate bias potential V BB unstable. For this reason, a transistor using the back gate bias potential V BB may cause a malfunction other than the input protection circuit section.

【0008】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、外部から
信号が供給される入力パッドに、静電放電により過剰な
電流が流れた場合においても、基板電位を安定に保持で
き、入力保護回路部以外の回路で、基板電位を使用して
いるトランジスタの破壊を防止することができ、信頼性
の高い入力保護回路部を備えた半導体装置を提供しよう
とするものである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and an object of the present invention is to solve the problem when an excessive current flows due to electrostatic discharge to an input pad to which a signal is externally supplied. In addition, a semiconductor device having a highly reliable input protection circuit unit that can stably maintain the substrate potential and prevent the transistors using the substrate potential from being destroyed in circuits other than the input protection circuit unit. It is something to offer.

【0009】また、この発明の他の目的は、入力パッド
にテスト用の負の入力電位(VIL)を印加した場合にお
いても、基板電位を安定に保持でき、入力保護回路部以
外の回路で、基板電位を使用しているトランジスタの誤
動作を防止することができ、信頼性の高い入力保護回路
部を備えた半導体装置を提供しようとするものである。
It is another object of the present invention to stably maintain a substrate potential even when a negative input potential (V IL ) for testing is applied to an input pad, and to provide a circuit other than the input protection circuit section. Another object of the present invention is to provide a semiconductor device having a highly reliable input protection circuit portion, which can prevent a malfunction of a transistor using a substrate potential and can provide a highly reliable input protection circuit portion.

【0010】[0010]

【課題を解決するための手段】この発明は、上記課題を
解決するため、N型の半導体基板と、この半導体基板の
表面領域の一部に形成されたP型のウェル領域と、この
ウェル領域の表面領域の一部に形成され、外部信号が入
力される入力パッドに接続されたN型の第1の半導体領
域と、前記ウェル領域の表面領域で前記第1の半導体領
域の両側にそれぞれ形成され、接地電位がそれぞれ印加
されるN型の第2の半導体領域と、前記ウェル領域の表
面領域に設けられ、前記第2の半導体領域の近傍且つ第
1、第2の半導体領域を囲んで配置され、接地電位が印
加されるP型の第3の半導体領域とを有し、前記ウェル
領域は、前記第1,第2,第3の半導体領域以外の半導
体領域を含まず、前記半導体基板内に設けられた他の半
導体回路から独立し、且つ前記第1の半導体領域、ウェ
ル領域及び第2の半導体領域は入力パッドと接地電位間
に寄生バイポーラトランジスタを形成し、前記第1の半
導体領域、ウェル領域及び第3の半導体領域は入力パッ
ドと接地電位間に前記寄生バイポーラトランジスタと並
列接続された寄生ダイオードを形成している。
According to the present invention, there is provided an N-type semiconductor substrate, a P-type well region formed in a part of a surface region of the semiconductor substrate, and an N-type semiconductor substrate. An N-type first semiconductor region formed in a part of the surface region of the semiconductor device and connected to an input pad to which an external signal is input; and formed on both sides of the first semiconductor region in the surface region of the well region. And an N-type second semiconductor region to which a ground potential is applied, and a surface region of the well region, which is provided near the second semiconductor region and surrounding the first and second semiconductor regions. And a P-type third semiconductor region to which a ground potential is applied, wherein the well region does not include a semiconductor region other than the first, second, and third semiconductor regions. Independent of other semiconductor circuits provided in The first semiconductor region, the well region, and the second semiconductor region form a parasitic bipolar transistor between an input pad and a ground potential; and the first semiconductor region, the well region, and the third semiconductor region are connected to an input pad. A parasitic diode connected in parallel with the parasitic bipolar transistor is formed between the pad and the ground potential.

【0011】また、この発明は、N型の半導体基板と、
この半導体基板の表面領域の一部に形成され、他の回路
領域とは区別された保護回路専用のP型のウェル領域
と、このウェル領域の表面領域の一部に形成され、外部
信号が入力される入力パッドに接続されたN型の第1の
半導体領域と、前記ウェル領域の表面領域で前記第1の
半導体領域の両側にそれぞれ形成され、接地電位がそれ
ぞれ印加されるN型の第2の半導体領域と、前記ウェル
領域の表面領域に設けられ、前記第2の半導体領域に接
し且つ第1、第2の半導体領域を囲んで配置され、接地
電位が印加されるP型の第3の半導体領域とを有し、前
記第1の半導体領域、ウェル領域及び第2の半導体領域
は入力パッドと接地電位間に寄生バイポーラトランジス
タを形成し、前記第1の半導体領域、ウェル領域及び第
3の半導体領域は入力パッドと接地電位間に前記寄生バ
イポーラトランジスタと並列接続された寄生ダイオード
を形成している。さらに、前記第1の半導体領域は、前
記入力パッドの近傍に配設されている。また、前記ウェ
ル領域の内部で、前記第1の半導体領域の下側に接して
N型のウェル領域が形成されている。
The present invention also provides an N-type semiconductor substrate,
A P-type well region formed in a part of the surface region of the semiconductor substrate and dedicated to the protection circuit, which is distinguished from other circuit regions, and formed in a part of the surface region of the well region to receive an external signal. and the N-type first semiconductor region which is connected to an input pad that is, the well region, respectively formed in the surface region on both sides of the first semiconductor region, a second N-type ground potential is applied, respectively And a P-type third region provided in the surface region of the well region, in contact with the second semiconductor region, surrounding the first and second semiconductor regions, and applied with a ground potential. A semiconductor region, wherein the first semiconductor region, the well region, and the second semiconductor region form a parasitic bipolar transistor between an input pad and a ground potential, and the first semiconductor region, the well region, and the third semiconductor region. Semiconductor area Forming the parasitic bipolar transistor and connected in parallel parasitic diode between the pad and the ground potential. Further, the first semiconductor region is provided near the input pad. In addition, in contact with a lower side of the first semiconductor region inside the well region.
An N-type well region is formed.

【0012】さらに、この発明は、N型の半導体基板
と、この半導体基板の表面領域の一部に形成され、接地
電位より低い電位が供給されたP型の第1のウェル領域
と、この第1のウェル領域に形成され、入力パッドから
の外部信号を受けるメモリ回路と、前記半導体基板の表
面領域の一部に形成されたP型の第2のウェル領域と、
この第2のウェル領域の表面領域の一部に形成され、前
記入力パッドに接続されたN型の第1の半導体領域と、
前記第2のウェル領域の表面領域で、前記第1の半導体
領域の両側にそれぞれ形成され、接地電位が印加された
N型の第2の半導体領域と、前記第2のウェル領域の表
面領域で、前記第2の半導体領域の前記第1の半導体領
域側とは反対側で前記第2の半導体領域の近傍に形成さ
れ、接地電位が印加されたP型の第3の半導体領域とを
具備し、前記第1の半導体領域、第2のウェル領域及び
第2の半導体領域は入力パッドと接地電位間に寄生バイ
ポーラトランジスタを形成し、前記第1の半導体領域、
第2のウェル領域及び第3の半導体領域は入力パッドと
接地電位間に前記寄生バイポーラトランジスタと並列接
続された寄生ダイオードを形成している。
Further, the present invention provides an N-type semiconductor substrate, a P-type first well region formed in a part of a surface region of the semiconductor substrate and supplied with a potential lower than the ground potential, A memory circuit formed in one well region and receiving an external signal from an input pad; a P-type second well region formed in a part of a surface region of the semiconductor substrate;
An N-type first semiconductor region formed in a part of the surface region of the second well region and connected to the input pad;
A ground potential is applied to the surface of the second well region on both sides of the first semiconductor region.
An N-type second semiconductor region and a surface region of the second well region, which is formed in the vicinity of the second semiconductor region on the side opposite to the first semiconductor region side of the second semiconductor region. And a P-type third semiconductor region to which a ground potential is applied, wherein the first semiconductor region, the second well region, and the second semiconductor region have a parasitic bipolar transistor between an input pad and a ground potential. Forming the first semiconductor region;
The second well region and the third semiconductor region form a parasitic diode connected in parallel with the parasitic bipolar transistor between the input pad and the ground potential.

【0013】また、この発明は、N型の半導体基板と、
この半導体基板の表面領域の一部に形成されたP型のウ
ェル領域と、このウェル領域の表面領域の一部に形成さ
れ、外部信号が入力される入力パッドに接続されたN型
の第1の半導体領域と、前記ウェル領域の表面領域で、
前記第1の半導体領域の両側にそれぞれ形成され、接地
電位が印加されたN型の第2の半導体領域と、前記ウェ
ル領域の表面領域で、前記第2の半導体領域の前記第1
の半導体領域側とは反対側で前記第2の半導体領域の近
傍に形成されたP型の第3の半導体領域と、一端が前記
第3の半導体領域に接続され、他端が接地電位に接続さ
れた抵抗素子とを具備し、前記第1の半導体領域、ウェ
ル領域及び第2の半導体領域は入力パッドと接地電位間
に寄生バイポーラトランジスタを形成し、前記第1の半
導体領域、ウェル領域及び第3の半導体領域は入力パッ
ドと接地電位間に前記寄生バイポーラトランジスタと並
列接続された寄生ダイオードを形成している。
Further, the present invention provides an N-type semiconductor substrate,
And the P-type well region formed in a part of the surface region of the semiconductor substrate, is formed on a part of the surface area of the well region, N-type connected to an input pad an external signal is input <br / A first semiconductor region and a surface region of the well region,
An N-type second semiconductor region formed on both sides of the first semiconductor region, to which a ground potential is applied, and a first region of the second semiconductor region in a surface region of the well region;
A third P-type semiconductor region formed in the vicinity of the second semiconductor region on the side opposite to the semiconductor region side, and one end connected to the third semiconductor region and the other end connected to the ground potential Wherein the first semiconductor region, the well region, and the second semiconductor region form a parasitic bipolar transistor between an input pad and a ground potential, and the first semiconductor region, the well region, and the second semiconductor region. The third semiconductor region forms a parasitic diode connected in parallel with the parasitic bipolar transistor between the input pad and the ground potential.

【0014】さらに、この発明は、N型の半導体基板
と、この半導体基板の表面領域の一部に形成され、接地
電位より低い電位が供給されたP型の第1のウェル領域
と、この第1のウェル領域に形成され、入力パッドから
の外部信号を受けるメモリ回路と、前記半導体基板の表
面領域の一部に形成されたP型の第2のウェル領域と、
この第2のウェル領域の表面領域の一部に形成され、前
記入力パッドに接続されたN型の第1の半導体領域と、
前記第2のウェル領域の表面領域で、前記第1の半導体
領域の両側にそれぞれ形成され、接地電位が印加された
N型の第2の半導体領域と、前記第2のウェル領域の表
面領域で、前記第2の半導体領域の前記第1の半導体領
域側とは反対側で前記第2の半導体領域の近傍に形成さ
れたP型の第3の半導体領域と、一端が前記第3の半導
体領域に接続され、他端が接地電位に接続された抵抗素
子とを具備し、前記第1の半導体領域、第2のウェル領
域及び第2の半導体領域は入力パッドと接地電位間に寄
生バイポーラトランジスタを形成し、前記第1の半導体
領域、第2のウェル領域及び第3の半導体領域は入力パ
ッドと接地電位間に前記寄生バイポーラトランジスタと
並列接続された寄生ダイオードを形成している。
The present invention further provides an N-type semiconductor substrate, a P-type first well region formed in a part of a surface region of the semiconductor substrate, and supplied with a potential lower than the ground potential, A memory circuit formed in one well region and receiving an external signal from an input pad; a P-type second well region formed in a part of a surface region of the semiconductor substrate;
An N-type first semiconductor region formed in a part of the surface region of the second well region and connected to the input pad;
A ground potential is applied to the surface of the second well region on both sides of the first semiconductor region.
An N-type second semiconductor region and a surface region of the second well region, which is formed in the vicinity of the second semiconductor region on the side opposite to the first semiconductor region side of the second semiconductor region. A third P-type semiconductor region, and a resistance element having one end connected to the third semiconductor region and the other end connected to the ground potential, wherein the first semiconductor region and the second The well region and the second semiconductor region form a parasitic bipolar transistor between the input pad and the ground potential, and the first semiconductor region, the second well region and the third semiconductor region form the parasitic bipolar transistor between the input pad and the ground potential. A parasitic diode connected in parallel with the parasitic bipolar transistor is formed.

【0015】また、この発明は、N型の半導体基板と、
この半導体基板の表面領域の一部に形成され、他の回路
領域とは区別された保護回路専用のP型のウェル領域
と、このウェル領域の表面領域の一部に形成され、外部
信号が入力される入力パッドに接続されたN型の第1の
半導体領域と、前記ウェル領域の表面領域で前記第1の
半導体領域の両側にそれぞれ形成され、接地電位がそれ
ぞれ印加されるN型の第2の半導体領域と、前記ウェル
領域の表面領域に設けられ、前記第2の半導体領域に接
し且つ第1、第2の半導体領域を囲んで配置されたP型
の第3の半導体領域と、一端が前記第3の半導体領域に
接続され、他端が接地電位に接続された抵抗素子とを具
備し、前記第1の半導体領域、ウェル領域及び第2の半
導体領域は入力パッドと接地電位間に寄生バイポーラト
ランジスタを形成し、前記第1の半導体領域、ウェル領
域及び第3の半導体領域は入力パッドと接地電位間に寄
生ダイオードを形成し、この寄生ダイオードのカソード
は前記寄生バイポーラトランジスタのコレクタに直接接
続されている。
Further, the present invention provides an N-type semiconductor substrate,
A P-type well region formed in a part of the surface region of the semiconductor substrate and dedicated to the protection circuit, which is distinguished from other circuit regions, and formed in a part of the surface region of the well region to receive an external signal. and the N-type first semiconductor region which is connected to an input pad that is, the well region, respectively formed in the surface region on both sides of the first semiconductor region, a second N-type ground potential is applied, respectively And a P-type third semiconductor region provided in a surface region of the well region and in contact with the second semiconductor region and surrounding the first and second semiconductor regions. And a resistance element having one end connected to the third semiconductor region and the other end connected to the ground potential, wherein the first semiconductor region, the well region, and the second semiconductor region are connected to an input pad and a ground. Form a parasitic bipolar transistor between potentials And said first semiconductor region, the well region and the third semiconductor region is a parasitic diode formed between the input pad ground potential, the cathode of the parasitic diode is connected directly to the collector of the parasitic bipolar transistor.

【0016】[0016]

【0017】[0017]

【0018】[0018]

【0019】[0019]

【作用】すなわち、この発明は、N型の半導体基板内に
P型のウェル領域を設け、このウェル領域内に入力パッ
ドに接続されたN型の第1の半導体領域、この第1の半
導体領域の両側に設けられ接地電位が供給されるN型
第2の半導体領域、及びこの第2の半導体領域の近傍且
つ第1、第2の半導体領域を囲んで配置され、接地電位
が印加されるP型の第3の半導体領域とを設けることに
より、入力パッドと接地間に寄生バイポーラトランジス
タと、寄生ダイオードの並列回路を形成している。この
ため、入力パッドに静電放電により過剰な電流が流れた
場合、寄生バイポーラトランジスタが導通し、過剰な電
流を第1の半導体領域から第2の半導体領域へ流すこと
ができる。しかも、入力保護回路は専用のウエル領域内
に形成され、入力保護回路と他の回路は分離され、さら
に寄生バイポーラトランジスタのベース電位、すなわ
ち、ウエル領域の電位はバックゲートバイアス電位とは
異なり接地電位である。このため、バイポーラトランジ
スタに過剰な電流が流れた場合においても、内部回路の
破壊を防止できる。さらに、入力パッドにテスト用の負
電位が印加されて、第1の半導体領域とウエル領域が順
方向にバイアスされ、第1の半導体領域から少数キャリ
アが発生した場合においても、ウエル領域は他の回路と
独立し、接地電位とされているため、前記発生したキャ
リアによりバックゲートバイアスが変動せず、内部回路
のデータの破壊を防止できる。
In other words, the present invention relates to an N-type semiconductor substrate.
Provided a P-type well region, a first semiconductor region of the connected N-type to the input pad to the well region, a second N-type ground potential is provided on both sides of the first semiconductor region is provided And a P-type third semiconductor region which is arranged near the second semiconductor region and surrounding the first and second semiconductor regions and to which a ground potential is applied. A parallel circuit of a parasitic bipolar transistor and a parasitic diode is formed between the ground and the ground. Therefore, when an excessive current flows through the input pad due to electrostatic discharge, the parasitic bipolar transistor becomes conductive, and an excessive current can flow from the first semiconductor region to the second semiconductor region. In addition, the input protection circuit is formed in a dedicated well region, the input protection circuit is separated from other circuits, and the base potential of the parasitic bipolar transistor, that is, the potential of the well region is different from the back gate bias potential and is different from the ground potential. It is. Therefore, even if an excessive current flows through the bipolar transistor, the internal circuit can be prevented from being destroyed. Further, even when a negative potential for testing is applied to the input pad to bias the first semiconductor region and the well region in the forward direction and minority carriers are generated from the first semiconductor region, the well region remains in the other region. Since the potential is independent of the circuit and is set to the ground potential, the back gate bias does not fluctuate due to the generated carrier, and the destruction of data in the internal circuit can be prevented.

【0020】また、入力保護回路部がウェル領域で囲ま
れて他のトランジスタから独立しており、しかも、寄生
バイポーラトランジスタのベース電位は、バックゲート
バイアス電位ではなく、接地電位等の一定電位に設定さ
れている。このため、入力パッドに偶発的に大電圧や静
電放電が印加されウェル領域へ大量の電流が流れたとし
ても、基板電位が不安定になることはなく、入力保護回
路部以外で基板電位を使用している他のトランジスタの
破壊を防止できる。さらに、第1の半導体領域の直下に
ウェル領域を形成することにより、過大な電流から第1
の半導体領域を保護することができる。
Further, the input protection circuit section is surrounded by a well region and is independent of other transistors, and the base potential of the parasitic bipolar transistor is set to a fixed potential such as a ground potential instead of a back gate bias potential. Have been. Therefore, even if a large voltage or electrostatic discharge is accidentally applied to the input pad and a large amount of current flows to the well region, the substrate potential does not become unstable, and the substrate potential is reduced except in the input protection circuit section. Destruction of other transistors used can be prevented. Further, by forming the well region immediately below the first semiconductor region, the first region can be prevented from an excessive current.
Semiconductor region can be protected.

【0021】また、抵抗や複数の電位を用いて第3の半
導体領域を第2の半導体領域より低電位とすることによ
り、寄生ダイオードが容易に導通しにくくなり、しか
も、寄生ダイオードのアノード側に独立した電位発生回
路から電位を供給することにより、寄生ダイオードが導
通した場合においても、基板電位が不安定になることが
なく、入力保護回路部以外の基板電位を使用している他
の回路の誤動作を防止できる。
Further, by setting the third semiconductor region to a lower potential than the second semiconductor region by using a resistor or a plurality of potentials, it becomes difficult for the parasitic diode to easily conduct, and the parasitic diode is connected to the anode side of the parasitic diode. By supplying the potential from the independent potential generation circuit, even when the parasitic diode becomes conductive, the substrate potential does not become unstable, and other circuits using the substrate potential other than the input protection circuit section are used. Malfunction can be prevented.

【0022】[0022]

【実施例】以下、この発明の一実施例について、図面を
参照して説明する。図3、図4は、この発明の第1の実
施例を示すものであり、LSI、例えば16Mビットの
DRAMにおける入力保護回路部の素子構造の一例を示
している。
An embodiment of the present invention will be described below with reference to the drawings. FIGS. 3 and 4 show the first embodiment of the present invention and show an example of the element structure of an input protection circuit section in an LSI, for example, a 16 Mbit DRAM.

【0023】図3、図4に示す入力保護回路部IPC にお
いて、N型半導体基板11の表面領域の一部には、P型の
ウェル領域(Pウェル)17が形成されている。このPウ
ェル17の表面領域の一部には、n+ 型の第1の半導体領
域(n+ 拡散層)12が形成され、この第1の半導体領域
12には、外部信号が入力される入力パッド18が接続され
ている。この入力パッド18は、第1の半導体領域12の近
傍に設けられており、この入力パッド18は、例えばイン
バータ回路によって構成された集積回路の入力回路INに
接続されるとともに、外部から信号が印加される外部端
子16に接続されている。
In the input protection circuit section IPC shown in FIGS. 3 and 4, a P-type well region (P-well) 17 is formed in a part of the surface region of the N-type semiconductor substrate 11. An n + -type first semiconductor region (n + diffusion layer) 12 is formed in a part of the surface region of the P-well 17.
An input pad 18 to which an external signal is input is connected to 12. The input pad 18 is provided near the first semiconductor region 12. The input pad 18 is connected to an input circuit IN of an integrated circuit constituted by, for example, an inverter circuit, and receives an external signal. Connected to an external terminal 16.

【0024】上記Pウェル17の表面領域の一部で、第1
の半導体領域12の両側には、n+ 型の第2の半導体領域
(n+ 拡散層)13、14が形成されている。これら第2の
半導体領域13、14には、一定電位例えば接地電位Vssが
それぞれ印加されている。上記Pウェル17の表面領域の
一部で、第2の半導体領域13、14の周囲には、p+ 型の
第3の半導体領域(p+ 拡散層)15が形成されている。
この第3の半導体領域15は、前記第2の半導体領域13に
沿った部分15a と、前記第2の半導体領域14に沿った部
分15bとを有している。この第3の半導体領域15には、
一定電位例えば接地電位Vssが印加されている。したが
って、ウェル領域17の電位は、第3の半導体領域15を介
して接地電位Vssに設定されている。
A part of the surface area of the P well 17
On both sides of the semiconductor region 12, n + type second semiconductor regions (n + diffusion layers) 13 and 14 are formed. A constant potential, for example, a ground potential Vss is applied to these second semiconductor regions 13 and 14, respectively. A part of the surface region of the P-well 17 and around the second semiconductor regions 13 and 14 are formed a third semiconductor region (p + diffusion layer) 15 of p + type.
The third semiconductor region 15 has a portion 15a along the second semiconductor region 13 and a portion 15b along the second semiconductor region 14. In this third semiconductor region 15,
A constant potential, for example, a ground potential Vss is applied. Therefore, the potential of the well region 17 is set to the ground potential Vss via the third semiconductor region 15.

【0025】上記ウェル領域17は、前記第1,第2,第
3の半導体領域12,13,14,15 以外の半導体領域を含まな
い。つまり、図3に示すように、入力保護回路部は1つ
の独立したウェル領域17に設けられており、他の回路
は、前記半導体基板11内に、ウェル領域17とは別に設け
られたP型のウェル領域17a 内に形成されている。この
ウェル領域17a 内には、メモリセルアレイ部を構成する
メモリセルMCが設けられている。このメモリセルMCは例
えばMOSトランジスタ17b やキャパシタ17c によって
構成されている。さらに、ウェル領域17a 内には、図示
せぬセル周辺回路部などが形成されるとともに、p+ 拡
散層17d が形成されている。このp+ 拡散層17d には一
定電位、例えばバックゲートバイアス電位VBBが印加さ
れている。したがって、ウェル領域17a の電位は、p+
拡散層17d を介して電位VBBに設定されている。
The well region 17 does not include any semiconductor regions other than the first, second, and third semiconductor regions 12, 13, 14, and 15. That is, as shown in FIG. 3, the input protection circuit section is provided in one independent well region 17, and the other circuits are provided in the semiconductor substrate 11 in a P-type circuit provided separately from the well region 17. Is formed in the well region 17a. In the well region 17a, memory cells MC forming a memory cell array portion are provided. This memory cell MC is composed of, for example, a MOS transistor 17b and a capacitor 17c. Further, in the well region 17a, a cell peripheral circuit portion (not shown) and the like are formed, and ap + diffusion layer 17d is formed. A constant potential, for example, a back gate bias potential VBB is applied to the p + diffusion layer 17d. Therefore, the potential of well region 17a becomes p +
The potential V BB is set via the diffusion layer 17d.

【0026】図5は、図3、図4に示す入力保護回路部
IPC の等価回路を示している。19は前記n+ 拡散層12と
前記Pウェル17と前記n+ 拡散層13,14 とにより形成さ
れる寄生トランジスタ(NPNトランジスタ)である。
10は前記n+ 拡散層12と前記Pウェル17と前記p+ 拡散
層15とにより形成される寄生ダイオードである。
FIG. 5 shows the input protection circuit shown in FIGS.
The equivalent circuit of IPC is shown. Reference numeral 19 denotes a parasitic transistor (NPN transistor) formed by the n + diffusion layer 12, the P well 17, and the n + diffusion layers 13 and 14.
Reference numeral 10 denotes a parasitic diode formed by the n + diffusion layer 12, the P well 17, and the p + diffusion layer 15.

【0027】上記構成によれば、入力保護回路部IPC に
寄生トランジスタ19および寄生ダイオード10が形成さ
れ、入力保護回路部IPCは、N型基板11内のウェル領域1
7によって囲まれ、メモリセルアレイ部やセル周辺回路
部を構成するトランジスタから独立している。しかも、
この寄生トランジスタ19のベース電位、つまり、Pウェ
ル17の電位は、バックゲートバイアス電位VBBではな
く、接地電位Vssに設定されている。
According to the above configuration, the parasitic transistor 19 and the parasitic diode 10 are formed in the input protection circuit section IPC, and the input protection circuit section IPC is connected to the well region 1 in the N-type substrate 11.
It is surrounded by 7 and is independent of the transistors that make up the memory cell array and cell peripheral circuitry. Moreover,
The base potential of the parasitic transistor 19, i.e., the potential of the P-well 17, rather than the back gate bias potential V BB, is set to the ground potential Vss.

【0028】これにより、入力パッド18に接続されてい
る外部端子16に偶発的に大電圧が印加されたり、外部端
子16に静電放電が生じた時、入力パッド18に接続されて
いる寄生トランジスタ19に過剰な電流が流れ、メモリセ
ルアレイ部やセル周辺回路部の内部には流れない。した
がって、集積回路内部の回路素子の破壊を防ぐことが可
能である。この場合、過剰な電流が流れた時にPウェル
領域17へかなりの量の電流が流れたとしても、基板電位
が不安定になることはなく、メモリセルアレイ部やセル
周辺回路部のトランジスタが破壊されることがない。
Thus, when a large voltage is accidentally applied to the external terminal 16 connected to the input pad 18 or an electrostatic discharge occurs in the external terminal 16, the parasitic transistor connected to the input pad 18 Excess current flows through 19 and does not flow into the memory cell array section or the cell peripheral circuit section. Therefore, it is possible to prevent the destruction of the circuit element inside the integrated circuit. In this case, even if a considerable amount of current flows to the P well region 17 when an excessive current flows, the substrate potential does not become unstable, and the transistors in the memory cell array portion and the cell peripheral circuit portion are destroyed. Never.

【0029】また、集積回路のテストにおいて、前記入
力パッド18に接続されている外部端子16にテスト用の負
の入力電位(VIL)が印加され、寄生ダイオード10に電
流が流れたとしても、この実施例の場合、基板電位を安
定に保持することができる。したがって、入力保護回路
部IPC以外のトランジスタが誤動作を起こすことがな
い。図6は、この発明の第2の実施例を示すものであ
り、第1の実施例と同一部分には、同一符号を付し異な
る部分についてのみ説明する。この第2の実施例におい
て、前記n+ 拡散層13はp+ 拡散層15a と連なり、前記
n+ 拡散層14はp+ 拡散層15b と連なっている。
In the test of the integrated circuit, even if a negative input potential (V IL ) for testing is applied to the external terminal 16 connected to the input pad 18 and a current flows through the parasitic diode 10, In the case of this embodiment, the substrate potential can be stably held. Therefore, transistors other than the input protection circuit unit IPC do not malfunction. FIG. 6 shows a second embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals, and only different parts will be described. In the second embodiment, the n + diffusion layer 13 is connected to a p + diffusion layer 15a, and the n + diffusion layer 14 is connected to a p + diffusion layer 15b.

【0030】この第2の実施例によっても、前述した第
1の実施例とほぼ同様の効果を得ることができる。しか
も、第2の半導体領域と第3の半導体領域とを互いに接
して形成しているため、入力保護回路の占有面積を縮小
でき、半導体装置全体の形状を小型化できる。この実施
例において、静電放電対策を強化するためには、n+拡
散層12とn+ 拡散層13,14 とをより接近させ、寄生トラ
ンジスタ19の動作速度を向上させることが好ましい。図
7は、この発明の第3の実施例を示すものであり、第1
の実施例と同一部分には、同一符号を付し異なる部分に
ついてのみ説明する。
[0030] The second embodiment also, it is Rukoto obtain substantially the same effect as the first embodiment described above. Only
Also, the second semiconductor region and the third semiconductor region are connected to each other.
Occupied area of the input protection circuit
The size of the entire semiconductor device can be reduced. In this embodiment, in order to strengthen the measures against electrostatic discharge, it is preferable that the n + diffusion layer 12 and the n + diffusion layers 13 and 14 are brought closer to each other to improve the operation speed of the parasitic transistor 19. FIG. 7 shows a third embodiment of the present invention.
The same parts as those of the embodiment are denoted by the same reference numerals, and only different parts will be described.

【0031】この実施例において、前記ウェル領域17の
内部で、前記n+ 拡散層12の直下には、Nウェル30が形
成されている。この構成によれば、静電放電時に、Nウ
ェル30により、過大な電流からn+ 拡散層12を保護する
ことができ、n+ 拡散層12の破壊を防止できる。図8
は、この発明の第4の実施例を示すものであり、第1の
実施例と同一部分には、同一符号を付し異なる部分につ
いてのみ説明する。
In this embodiment, an N well 30 is formed inside the well region 17 and immediately below the n + diffusion layer 12. According to this configuration, at the time of electrostatic discharge, the N + diffusion layer 12 can be protected from an excessive current by the N well 30, and the n + diffusion layer 12 can be prevented from being destroyed. FIG.
Shows a fourth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals, and only different parts will be described.

【0032】この実施例において、n+ 拡散層13とp+
拡散層15a の相互間距離a、およびn+ 拡散層14とp+
拡散層15b の相互間距離aは、n+ 拡散層12とn+ 拡散
層13n+ の相互間距離b、および拡散層12とn+ 拡散層
14の相互間距離bより大きくされている。この距離bは
この集積回路のデザインルール以上との長さとされてい
る。図9は、図8に示す入力保護回路部IPC の等価回路
を示すものであり、第1の実施例と同一部分には、同一
符号を付し異なる部分についてのみ説明する。
In this embodiment, n + diffusion layer 13 and p +
The distance a between the diffusion layers 15a and the n + diffusion layer 14 and p +
The distance a between the diffusion layers 15b is the distance b between the n + diffusion layer 12 and the n + diffusion layer 13n +, and the distance a between the diffusion layer 12 and the n + diffusion layer.
It is made larger than the distance b between the fourteen. The distance b is longer than the design rule of the integrated circuit. FIG. 9 shows an equivalent circuit of the input protection circuit unit IPC shown in FIG. 8. The same parts as those in the first embodiment are denoted by the same reference numerals, and only different parts will be described.

【0033】この実施例の場合、寄生ダイオード10のア
ノードと接地電位Vssの相互間には、寄生抵抗20が接続
されている。この寄生抵抗20は、n+ 拡散層12とp+ 拡
散層15a,15b との間の寄生ウェル抵抗である。
In this embodiment, a parasitic resistor 20 is connected between the anode of the parasitic diode 10 and the ground potential Vss. The parasitic resistance 20 is a parasitic well resistance between the n + diffusion layer 12 and the p + diffusion layers 15a and 15b.

【0034】この実施例によっても第1の実施例と同様
の効果を得ることができる。しかも、この実施例におい
ては、第1の実施例に比べて、p+ 拡散層15a,15b がウ
ェル領域17の外周縁部に形成され、n+ 拡散層12とp+
拡散層15a との間の寄生抵抗20、およびn+ 拡散層12と
p+ 拡散層15b との間の寄生抵抗20が大きくされてい
る。このため、テスト用の負の入力電位(VIL)が印加
された場合などにおいて、パッド18に寄生ダイオード
10の順方向電圧VF だけ接地電位Vssよりも低い負電位
が入力した際においても、寄生抵抗20の作用により、寄
生ダイオード10がオンし難くなる。したがって、集積回
路全体に大電流が流れることがなく、従来のようなファ
ンクション不良が発生しなくなる。図10、図11は、
この発明の第5の実施例を示すものであり、第1の実施
例と同一部分には、同一符号を付し異なる部分について
のみ説明する。
According to this embodiment, the same effect as that of the first embodiment can be obtained. Moreover, in this embodiment, the p @ + diffusion layers 15a and 15b are formed on the outer peripheral portion of the well region 17 and the n @ + diffusion layer 12 and the p @ + diffusion layer are different from those of the first embodiment.
The parasitic resistance 20 between the diffusion layer 15a and the parasitic resistance 20 between the n + diffusion layer 12 and the p + diffusion layer 15b is increased. Therefore, when a negative input potential (V IL ) for test is applied, a parasitic diode
In case that only the entered negative potential lower than the ground potential Vss forward voltage V F of 10 also, by the action of the parasitic resistance 20, a parasitic diode 10 is hardly turned. Therefore, a large current does not flow through the entire integrated circuit, and the conventional functional failure does not occur. FIG. 10 and FIG.
This shows a fifth embodiment of the present invention. The same parts as those in the first embodiment are denoted by the same reference numerals, and only different parts will be described.

【0035】図10、図11において、p+ 拡散層15a
は抵抗素子31を介して接地電位Vssに接続され、p+ 拡
散層15bは抵抗素子32を介して接地電位Vssに接続され
ている。
10 and 11, the p + diffusion layer 15a
Is connected to the ground potential Vss via the resistance element 31, and the p + diffusion layer 15b is connected to the ground potential Vss via the resistance element 32.

【0036】具体的には、図11に示すように、p+ 拡
散層15a,15b は、それぞれ第1のアルミニウム配線層1
Alを介して抵抗素子31,32 の一端部に接続され、これ
ら抵抗素子31,32 の他端部は、第1のアルミニウム配線
層1Alの上方に設けられた第2のアルミニウム配線層
2Alを介して接地電位Vssに接続されている。この第
2のアルミニウム配線層2Alはn+ 拡散層12,13 に接
続されている。前記抵抗素子31,32 は、例えば10KΩ
程度のポリシリコンによって構成されている。これら抵
抗素子31,32 は、拡散抵抗などを用いることも可能であ
る。
More specifically, as shown in FIG. 11, the p + diffusion layers 15a and 15b
One end of each of the resistance elements 31 and 32 is connected through Al, and the other end of each of the resistance elements 31 and 32 is connected through a second aluminum wiring layer 2Al provided above the first aluminum wiring layer 1Al. Connected to the ground potential Vss. This second aluminum wiring layer 2Al is connected to n @ + diffusion layers 12,13. The resistance elements 31 and 32 are, for example, 10 KΩ.
It is composed of a certain degree of polysilicon. These resistance elements 31 and 32 can use diffusion resistance or the like.

【0037】この実施例の場合、接地電位Vssは抵抗素
子31,32 をそれぞれ介してp+ 拡散層15a,15b に供給さ
れているため、p+ 拡散層15a,15b の電位は接地電位V
ssより低い。したがって、入力パッド18に例えばテスト
用の負の入力電位(VIL)が印加され、入力パッド18の
電位が寄生ダイオード10の順方向電圧VF だけ接地電位
Vssよりも低くなった場合においても、抵抗31,32 の作
用により、寄生ダイオード10がオンし難くなる。したが
って、集積回路全体に大電流が流れることがなく、従来
のようなファンクション不良が発生しなくなる。
In this embodiment, the ground potential Vss is supplied to the p + diffusion layers 15a and 15b via the resistance elements 31 and 32, respectively, so that the potential of the p + diffusion layers 15a and 15b is
lower than ss. Thus, the negative input potentials for example test input pad 18 (V IL) is applied, even when the potential of the input pad 18 is lower than the forward voltage V F by the ground potential Vss of the parasitic diode 10, The action of the resistors 31 and 32 makes it difficult for the parasitic diode 10 to turn on. Therefore, a large current does not flow through the entire integrated circuit, and the conventional functional failure does not occur.

【0038】また、この構成によれば、静電放電時やテ
スト用の負の入力電位(VIL)の印加時に、基板電位を
安定に保持でき、入力保護回路部以外の回路を構成する
トランジスタの破壊を防止できる。
Further, according to this configuration, the substrate potential can be stably held at the time of electrostatic discharge or application of a negative input potential (VIL) for testing, and the transistors constituting the circuits other than the input protection circuit section can be maintained. Destruction can be prevented.

【0039】[0039]

【0040】[0040]

【0041】[0041]

【0042】[0042]

【0043】[0043]

【0044】[0044]

【0045】[0045]

【0046】[0046]

【0047】その他、この発明は上記実施例に限定され
るものではなく、発明の要旨を変えない範囲において、
種々変形実施可能なことは勿論である。
In addition, the present invention is not limited to the above-described embodiment, but may be modified within the scope of the invention.
Needless to say, various modifications can be made.

【0048】[0048]

【発明の効果】以上、詳述したようにこの発明によれ
ば、静電放電時あるいはテスト用の負電位(VIL)印加
時に、基板電位が不安定になることを防止でき、入力保
護回路部以外の基板電位を使用しているトランジスタの
破壊あるいは誤動作を防止し得る信頼性の高い入力保護
回路部を備えた半導体装置を提供できる。
As described above in detail, according to the present invention, it is possible to prevent the substrate potential from becoming unstable at the time of electrostatic discharge or at the time of applying a test negative potential (VIL). It is possible to provide a semiconductor device having a highly reliable input protection circuit which can prevent destruction or malfunction of a transistor using a substrate potential other than the above.

【図面の簡単な説明】[Brief description of the drawings]

【図1】従来の半導体装置の入力保護回路部を示す断面
図。
FIG. 1 is a cross-sectional view showing an input protection circuit section of a conventional semiconductor device.

【図2】図1に示す入力保護回路部の等価回路図。FIG. 2 is an equivalent circuit diagram of the input protection circuit unit shown in FIG.

【図3】この発明の第1の実施例を示す断面図。FIG. 3 is a sectional view showing a first embodiment of the present invention.

【図4】図3に示す入力保護回路部のパターンを示す平
面図。
FIG. 4 is an exemplary plan view showing a pattern of the input protection circuit unit shown in FIG. 3;

【図5】図3に示す入力保護回路部の等価回路図。FIG. 5 is an equivalent circuit diagram of the input protection circuit unit shown in FIG. 3;

【図6】この発明の第2の実施例を示す断面図。FIG. 6 is a sectional view showing a second embodiment of the present invention.

【図7】この発明の第3の実施例を示す断面図。FIG. 7 is a sectional view showing a third embodiment of the present invention.

【図8】この発明の第4の実施例を示す断面図。FIG. 8 is a sectional view showing a fourth embodiment of the present invention.

【図9】図8に示す入力保護回路部の等価回路図。9 is an equivalent circuit diagram of the input protection circuit unit shown in FIG.

【図10】この発明の第5の実施例を示す断面図。FIG. 10 is a sectional view showing a fifth embodiment of the present invention.

【図11】図10の要部のパターンを示す平面図。FIG. 11 is a plan view showing a pattern of a main part of FIG. 10;

【符号の説明】[Explanation of symbols]

10…寄生ダイオード、11…N型半導体基板、12…n+ 型
の第1の半導体領域(n+ 拡散層)、13、14…n+ 型の
第2の半導体領域(n+ 拡散層)、15a,15b …p+ 型の
第3の半導体領域(p+ 拡散層)、16…外部端子、17…
P型のウェル領域(Pウェル)、18…入力パッド、19…
寄生トランジスタ(NPNトランジスタ)、20…寄生抵
抗、31、32…抵抗素子、IPC …入力保護回路部、IN…入
力回路、Vss…接地電位。
10 ... parasitic diode, 11 ... N-type semiconductor substrate, 12 ... n + type first semiconductor region (n + diffusion layer), 13, 14 ... n + type second semiconductor region (n + diffusion layer), 15a, 15b ... p + -type third semiconductor region (p + diffusion layer), 16 ... external terminal, 17 ...
P-type well region (P-well), 18 ... input pad, 19 ...
Parasitic transistor (NPN transistor), 20: parasitic resistance, 31, 32: resistive element, IPC: input protection circuit section, IN: input circuit, Vss: ground potential.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤井 秀壮 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 沼田 健二 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (72)発明者 和田 政春 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝総合研究所内 (56)参考文献 特開 平1−286354(JP,A) 特開 昭63−137478(JP,A) 特開 平2−119262(JP,A) 特開 昭58−121663(JP,A) 特開 昭51−39065(JP,A) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hideyoshi Fujii 1st Toshiba Research Institute, Komukai-ku, Kawasaki-shi, Kanagawa Prefecture (72) Inventor Kenji Numata Kenji Numata Komukai-Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa No. 1 Toshiba Research Institute, Inc. (72) Inventor Masaharu Wada No. 1, Komukai Toshiba-cho, Koyuki-ku, Kawasaki-shi, Kanagawa Prefecture Toshiba Research Institute, Inc. (56) References JP-A-1-286354 (JP, A) JP-A-63-137478 (JP, A) JP-A-2-119262 (JP, A) JP-A-58-121663 (JP, A) JP-A-51-39065 (JP, A)

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成されたP型のウ
ェル領域と、 このウェル領域の表面領域の一部に形成され、外部信号
が入力される入力パッドに接続されたN型の第1の半導
体領域と、 前記ウェル領域の表面領域で前記第1の半導体領域の両
側にそれぞれ形成され、接地電位がそれぞれ印加される
N型の第2の半導体領域と、 前記ウェル領域の表面領域に設けられ、前記第2の半導
体領域の近傍且つ第1、第2の半導体領域を囲んで配置
され、接地電位が印加されるP型の第3の半導体領域と
を有し、 前記ウェル領域は、前記第1,第2,第3の半導体領域
以外の半導体領域を含まず、前記半導体基板内に設けら
れた他の半導体回路から独立し、且つ前記第1の半導体
領域、ウェル領域及び第2の半導体領域は入力パッドと
接地電位間に寄生バイポーラトランジスタを形成し、前
記第1の半導体領域、ウェル領域及び第3の半導体領域
は入力パッドと接地電位間に前記寄生バイポーラトラン
ジスタと並列接続された寄生ダイオードを形成すること
を特徴とする半導体装置。
An N-type semiconductor substrate, a P-type well region formed in a part of a surface region of the semiconductor substrate, and an external signal are formed in a part of a surface region of the well region. An N-type first semiconductor region connected to an input pad, and a ground potential formed on both sides of the first semiconductor region in a surface region of the well region.
An N-type second semiconductor region, a P region provided in a surface region of the well region, disposed near the second semiconductor region and surrounding the first and second semiconductor regions, and applied with a ground potential. and a third semiconductor region of the mold, said well region, said first, second, does not contain a semiconductor region other than the third semiconductor region, the other semiconductor circuit provided in the semiconductor substrate Independently, the first semiconductor region, the well region, and the second semiconductor region form a parasitic bipolar transistor between an input pad and a ground potential, and the first semiconductor region, the well region, and the third semiconductor region are A semiconductor device, wherein a parasitic diode connected in parallel with the parasitic bipolar transistor is formed between an input pad and a ground potential.
【請求項2】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成され、他の回路
領域とは区別された保護回路専用のP型のウェル領域
と、 このウェル領域の表面領域の一部に形成され、外部信号
が入力される入力パッドに接続されたN型の第1の半導
体領域と、 前記ウェル領域の表面領域で前記第1の半導体領域の両
側にそれぞれ形成され、接地電位がそれぞれ印加される
N型の第2の半導体領域と、 前記ウェル領域の表面領域に設けられ、前記第2の半導
体領域に接し且つ第1、第2の半導体領域を囲んで配置
され、接地電位が印加されるP型の第3の半導体領域と
を有し、 前記第1の半導体領域、ウェル領域及び第2の半導体領
域は入力パッドと接地電位間に寄生バイポーラトランジ
スタを形成し、前記第1の半導体領域、ウェル領域及び
第3の半導体領域は入力パッドと接地電位間に前記寄生
バイポーラトランジスタと並列接続された寄生ダイオー
ドを形成することを特徴とする半導体装置。
2. An N-type semiconductor substrate, a P-type well region formed in a part of a surface region of the semiconductor substrate and dedicated to a protection circuit and distinguished from other circuit regions; and a surface of the well region. An N-type first semiconductor region formed in a part of the region and connected to an input pad to which an external signal is input; and an N-type first semiconductor region formed on both sides of the first semiconductor region in a surface region of the well region; Ground potential is applied respectively
An N-type second semiconductor region; and a P which is provided in a surface region of the well region, is in contact with the second semiconductor region, surrounds the first and second semiconductor regions, and is applied with a ground potential. and a third semiconductor region of the mold, said first semiconductor region, the well region and the second semiconductor region is a parasitic bipolar transistor is formed between the input pad ground voltage, said first semiconductor region, the well A semiconductor device, wherein the region and the third semiconductor region form a parasitic diode connected in parallel with the parasitic bipolar transistor between an input pad and a ground potential.
【請求項3】 前記第1の半導体領域は、前記入力パッ
ドの近傍に配設されていることを特徴とする請求項1又
は2記載の半導体装置。
3. The semiconductor device according to claim 1, wherein the first semiconductor region is provided near the input pad.
【請求項4】 前記ウェル領域の内部で、前記第1の半
導体領域の下側に接してN型のウェル領域が形成されて
いることを特徴とする請求項1項記載の半導体装置。
4. The semiconductor device according to claim 1, wherein an N-type well region is formed inside said well region and in contact with a lower side of said first semiconductor region.
【請求項5】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成され、接地電位
より低い電位が供給されたP型の第1のウェル領域と、 この第1のウェル領域に形成され、入力パッドからの外
部信号を受けるメモリ回路と、 前記半導体基板の表面領域の一部に形成されたP型の第
2のウェル領域と、 この第2のウェル領域の表面領域の一部に形成され、前
記入力パッドに接続されたN型の第1の半導体領域と、 前記第2のウェル領域の表面領域で、前記第1の半導体
領域の両側にそれぞれ形成され、接地電位が印加された
N型の第2の半導体領域と、 前記第2のウェル領域の表面領域で、前記第2の半導体
領域の前記第1の半導体領域側とは反対側で前記第2の
半導体領域の近傍に形成され、接地電位が印加された
の第3の半導体領域とを具備し、 前記第1の半導体領域、第2のウェル領域及び第2の半
導体領域は入力パッドと接地電位間に寄生バイポーラト
ランジスタを形成し、前記第1の半導体領域、第2のウ
ェル領域及び第3の半導体領域は入力パッドと接地電位
間に前記寄生バイポーラトランジスタと並列接続された
寄生ダイオードを形成することを特徴とする半導体装
置。
5. An N-type semiconductor substrate; a P-type first well region formed in a part of a surface region of the semiconductor substrate and supplied with a potential lower than a ground potential; A memory circuit that receives an external signal from an input pad; a second P-type well region formed in a part of a surface region of the semiconductor substrate; An N-type first semiconductor region formed in a portion and connected to the input pad; and a surface region of the second well region formed on both sides of the first semiconductor region, and a ground potential is applied. Was done
An N-type second semiconductor region; and a surface region of the second well region, which is formed in the vicinity of the second semiconductor region on a side opposite to the first semiconductor region side of the second semiconductor region. And the ground potential is applied to P
A first semiconductor region, a second well region, and a second semiconductor region forming a parasitic bipolar transistor between an input pad and a ground potential; A semiconductor device, wherein the region, the second well region, and the third semiconductor region form a parasitic diode connected in parallel with the parasitic bipolar transistor between an input pad and a ground potential.
【請求項6】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成されたP型のウ
ェル領域と、 このウェル領域の表面領域の一部に形成され、外部信号
が入力される入力パッドに接続されたN型の第1の半導
体領域と、 前記ウェル領域の表面領域で、前記第1の半導体領域の
両側にそれぞれ形成され、接地電位が印加されたN型
第2の半導体領域と、 前記ウェル領域の表面領域で、前記第2の半導体領域の
前記第1の半導体領域側とは反対側で前記第2の半導体
領域の近傍に形成されたP型の第3の半導体領域と、 一端が前記第3の半導体領域に接続され、他端が接地電
位に接続された抵抗素子とを具備し、 前記第1の半導体領域、ウェル領域及び第2の半導体領
域は入力パッドと接地電位間に寄生バイポーラトランジ
スタを形成し、前記第1の半導体領域、ウェル領域及び
第3の半導体領域は入力パッドと接地電位間に前記寄生
バイポーラトランジスタと並列接続された寄生ダイオー
ドを形成することを特徴とする半導体装置。
6. An N-type semiconductor substrate, a P-type well region formed in a part of a surface region of the semiconductor substrate, and an external signal formed in a part of a surface region of the well region. and the N-type first semiconductor region which is connected to an input pad that, the surface area of the well region, wherein each are formed on both sides of the first semiconductor region, a second N-type ground potential is applied A semiconductor region, and a P-type third semiconductor formed in the surface region of the well region and near the second semiconductor region on the side opposite to the first semiconductor region side of the second semiconductor region. And a resistance element having one end connected to the third semiconductor region and the other end connected to the ground potential, wherein the first semiconductor region, the well region, and the second semiconductor region are connected to an input pad. Parasitic bipolar transistor between ground potential The semiconductor device, wherein the first semiconductor region, the well region, and the third semiconductor region form a parasitic diode connected in parallel with the parasitic bipolar transistor between an input pad and a ground potential.
【請求項7】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成され、接地電位
より低い電位が供給されたP型の第1のウェル領域と、 この第1のウェル領域に形成され、入力パッドからの外
部信号を受けるメモリ回路と、 前記半導体基板の表面領域の一部に形成されたP型の第
2のウェル領域と、 この第2のウェル領域の表面領域の一部に形成され、前
記入力パッドに接続されたN型の第1の半導体領域と、 前記第2のウェル領域の表面領域で、前記第1の半導体
領域の両側にそれぞれ形成され、接地電位が印加された
N型の第2の半導体領域と、 前記第2のウェル領域の表面領域で、前記第2の半導体
領域の前記第1の半導体領域側とは反対側で前記第2の
半導体領域の近傍に形成されたP型の第3の半導体領域
と、 一端が前記第3の半導体領域に接続され、他端が接地電
位に接続された抵抗素子とを具備し、 前記第1の半導体領域、第2のウェル領域及び第2の半
導体領域は入力パッドと接地電位間に寄生バイポーラト
ランジスタを形成し、前記第1の半導体領域、第2のウ
ェル領域及び第3の半導体領域は入力パッドと接地電位
間に前記寄生バイポーラトランジスタと並列接続された
寄生ダイオードを形成することを特徴とする半導体装
置。
7. An N-type semiconductor substrate; a P-type first well region formed in a part of a surface region of the semiconductor substrate and supplied with a potential lower than a ground potential; A memory circuit that receives an external signal from an input pad; a second P-type well region formed in a part of a surface region of the semiconductor substrate; An N-type first semiconductor region formed in a portion and connected to the input pad; and a surface region of the second well region formed on both sides of the first semiconductor region, and a ground potential is applied. Was done
An N-type second semiconductor region; and a surface region of the second well region, which is formed in the vicinity of the second semiconductor region on a side opposite to the first semiconductor region side of the second semiconductor region. A third P-type semiconductor region, and a resistance element having one end connected to the third semiconductor region and the other end connected to the ground potential, wherein the first semiconductor region, the second The well region and the second semiconductor region form a parasitic bipolar transistor between the input pad and the ground potential, and the first semiconductor region, the second well region and the third semiconductor region form the parasitic bipolar transistor between the input pad and the ground potential. A semiconductor device, wherein a parasitic diode is formed in parallel with a parasitic bipolar transistor.
【請求項8】 N型の半導体基板と、 この半導体基板の表面領域の一部に形成され、他の回路
領域とは区別された保護回路専用のP型のウェル領域
と、 このウェル領域の表面領域の一部に形成され、外部信号
が入力される入力パッドに接続されたN型の第1の半導
体領域と、 前記ウェル領域の表面領域で前記第1の半導体領域の両
側にそれぞれ形成され、接地電位がそれぞれ印加される
N型の第2の半導体領域と、 前記ウェル領域の表面領域に設けられ、前記第2の半導
体領域に接し且つ第1、第2の半導体領域を囲んで配置
されたP型の第3の半導体領域と、 一端が前記第3の半導体領域に接続され、他端が接地電
位に接続された抵抗素子とを具備し、 前記第1の半導体領域、ウェル領域及び第2の半導体領
域は入力パッドと接地電位間に寄生バイポーラトランジ
スタを形成し、前記第1の半導体領域、ウェル領域及び
第3の半導体領域は入力パッドと接地電位間に寄生ダイ
オードを形成し、この寄生ダイオードのカソードは前記
寄生バイポーラトランジスタのコレクタに直接接続され
ていることを特徴とする半導体装置。
8. An N-type semiconductor substrate, a P-type well region formed in a part of a surface region of the semiconductor substrate and dedicated to a protection circuit and distinguished from other circuit regions, and a surface of the well region. An N-type first semiconductor region formed in a part of the region and connected to an input pad to which an external signal is input; and an N-type first semiconductor region formed on both sides of the first semiconductor region in a surface region of the well region; Ground potential is applied respectively
An N-type second semiconductor region; and a P-type third semiconductor provided in a surface region of the well region and in contact with the second semiconductor region and surrounding the first and second semiconductor regions. And a resistor element having one end connected to the third semiconductor region and the other end connected to the ground potential, wherein the first semiconductor region, the well region, and the second semiconductor region are connected to an input pad. A parasitic bipolar transistor is formed between a ground potential, the first semiconductor region, the well region, and the third semiconductor region form a parasitic diode between an input pad and a ground potential, and a cathode of the parasitic diode is connected to the parasitic bipolar transistor. A semiconductor device directly connected to a collector of the semiconductor device.
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