JP3033584B2 - 出力回路 - Google Patents
出力回路Info
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- JP3033584B2 JP3033584B2 JP63314124A JP31412488A JP3033584B2 JP 3033584 B2 JP3033584 B2 JP 3033584B2 JP 63314124 A JP63314124 A JP 63314124A JP 31412488 A JP31412488 A JP 31412488A JP 3033584 B2 JP3033584 B2 JP 3033584B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力段がCMOS型になっている出力回路に関す
る。
る。
第４図はこの種の出力回路の従来例を示す構成図、第
５図は第４図の従来例の動作を示すタイムチャートであ
る。
５図は第４図の従来例の動作を示すタイムチャートであ
る。
制御部14はクロック端子２のクロックパルスCLKに同
期して、入力端子１の入力信号S1の論理レベルを検出
し、その結果を出力信号S2として出力する。出力段はＰ
型MOSトランジスタQP（以降トランジスタQPと記す）と
Ｎ型MOSトランジスタQN（以降トランジスタQNと記す）
とからなるCMOSインバータであって、制御部14の出力信
号S2の論理レベルを反転して出力信号S3として出力端子
３に出力する。
期して、入力端子１の入力信号S1の論理レベルを検出
し、その結果を出力信号S2として出力する。出力段はＰ
型MOSトランジスタQP（以降トランジスタQPと記す）と
Ｎ型MOSトランジスタQN（以降トランジスタQNと記す）
とからなるCMOSインバータであって、制御部14の出力信
号S2の論理レベルを反転して出力信号S3として出力端子
３に出力する。
次に第４図の従来例の動作について第５図を参照して
説明する。
説明する。
時刻t1に入力信号S1が論理レベルロウ（以降“L"と記
す）から論理レベルハイ（以降“H"と記す）に変化す
る。制御部14はクロックパルスCLKのダウンエッヂに同
期して入力信号S1をとり込むので、時刻t2に出力信号S2
を“H"から“L"にする。出力信号S2が“L"になるとトラ
ンジスタQPがオン、トランジスタQNがオフとなり、電源
＋VDDより電流が供給され、出力信号S3は“H"となる。
時刻t3に入力信号S1が“H"から“L"になると、制御回路
14はクロックパルスCLKのダウンエッヂに同期して、時
刻t4に出力信号S2を“L"から“H"にする。したがって時
刻t4にトランジスタQPはオフ、トランジスタQNはオンと
なり、出力信号S3は“L"となる。つまり、入力信号S1の
論理レベルの変化は、変化後のクロックパルスCLKのダ
ウンエッヂに同期して出力端子３に出力される。
す）から論理レベルハイ（以降“H"と記す）に変化す
る。制御部14はクロックパルスCLKのダウンエッヂに同
期して入力信号S1をとり込むので、時刻t2に出力信号S2
を“H"から“L"にする。出力信号S2が“L"になるとトラ
ンジスタQPがオン、トランジスタQNがオフとなり、電源
＋VDDより電流が供給され、出力信号S3は“H"となる。
時刻t3に入力信号S1が“H"から“L"になると、制御回路
14はクロックパルスCLKのダウンエッヂに同期して、時
刻t4に出力信号S2を“L"から“H"にする。したがって時
刻t4にトランジスタQPはオフ、トランジスタQNはオンと
なり、出力信号S3は“L"となる。つまり、入力信号S1の
論理レベルの変化は、変化後のクロックパルスCLKのダ
ウンエッヂに同期して出力端子３に出力される。
上述した従来の出力回路は、入力信号S1が“H"の場
合、出力端子３の出力信号S3は“H"であり、トランジス
タQNがオフでトランジスタQPがオンの状態を続ける。こ
の際、出力端子３が短絡ないし短絡に近い状態にされる
とトランジスタQPに電源＋VDDから大電流が流れつづ
け、消費電力が増大してトランジスタQPが劣化してしま
うとしう欠点がある。
合、出力端子３の出力信号S3は“H"であり、トランジス
タQNがオフでトランジスタQPがオンの状態を続ける。こ
の際、出力端子３が短絡ないし短絡に近い状態にされる
とトランジスタQPに電源＋VDDから大電流が流れつづ
け、消費電力が増大してトランジスタQPが劣化してしま
うとしう欠点がある。
本発明の出力回路は、第１の電源ラインと出力端子と
の間に接続され制御端子に第１の制御信号を受ける一導
電型の第１のMOSトランジスタと、第２の電源ラインと
前記出力端子との間に接続され制御端子に第２の制御信
号を受ける第二導電型の第２のMOSトランジスタと、入
力信号及びクロック信号を受け前記クロック信号に応答
して前記入力信号に対応した第１および第２の制御信号
を出力する制御回路であって、前記入力信号が第１のレ
ベルに変化したことに応答して前記クロックの第１の方
向のエッジから前記第１の方向とは逆の第２方向のエッ
ジによって規定される期間のみ前記第１のMOSトランジ
スタを導通させる第１の制御信号を出力し、前記入力信
号が第２のレベルに変化するまでの間前記第２のMOSト
ランジスタを非導通とする第２の制御信号を出力する制
御回路と、前記第２の電源ラインと前記出力端子との間
に接続され前記第１のMOSトランジスタが導通したこと
に応答して供給される電荷を保持するキャパシタとを備
えることを特徴とする。
の間に接続され制御端子に第１の制御信号を受ける一導
電型の第１のMOSトランジスタと、第２の電源ラインと
前記出力端子との間に接続され制御端子に第２の制御信
号を受ける第二導電型の第２のMOSトランジスタと、入
力信号及びクロック信号を受け前記クロック信号に応答
して前記入力信号に対応した第１および第２の制御信号
を出力する制御回路であって、前記入力信号が第１のレ
ベルに変化したことに応答して前記クロックの第１の方
向のエッジから前記第１の方向とは逆の第２方向のエッ
ジによって規定される期間のみ前記第１のMOSトランジ
スタを導通させる第１の制御信号を出力し、前記入力信
号が第２のレベルに変化するまでの間前記第２のMOSト
ランジスタを非導通とする第２の制御信号を出力する制
御回路と、前記第２の電源ラインと前記出力端子との間
に接続され前記第１のMOSトランジスタが導通したこと
に応答して供給される電荷を保持するキャパシタとを備
えることを特徴とする。
出力端子の論理レベルを電源側の論理レベルにさせる
場合には、第２のトランジスタをインアクティブに、第
１のトランジスタを１クロックパルスの間のみアクティ
ブにしてコンデンサをチャージ、アース側の論理レベル
にさせる場合には、第１のトランジスタをインアクティ
ブに、第２のトランジスタをアクティブにしてコンデン
サをディスチャージさせる。
場合には、第２のトランジスタをインアクティブに、第
１のトランジスタを１クロックパルスの間のみアクティ
ブにしてコンデンサをチャージ、アース側の論理レベル
にさせる場合には、第１のトランジスタをインアクティ
ブに、第２のトランジスタをアクティブにしてコンデン
サをディスチャージさせる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の出力回路の一実施例を示す構成図、
第２図は第１図の実施例をより具体的に実現したものを
示す構成図、第３図は第１図の実施例の動作を示すタイ
ムチャートである。
第２図は第１図の実施例をより具体的に実現したものを
示す構成図、第３図は第１図の実施例の動作を示すタイ
ムチャートである。
本実施例は第４図の従来例の出力端子３とアース間に
コンデンサＣを接続し、トランジスタQP,QNのゲートに
別個の制御信号Sa,Sbを印加する制御回路４を用いたも
のである。
コンデンサＣを接続し、トランジスタQP,QNのゲートに
別個の制御信号Sa,Sbを印加する制御回路４を用いたも
のである。
制御部４は入力信号S1が“L"から“H"になると、“H"
になった後の最初のクロックパルスCLKに同期して、制
御信号Saを１クロックパルスCLKの間“L"に、制御信号S
bを“L"にする。この１クロックパルスCLK間にコンデン
サＣは電源＋VDDによりチャージされ、出力信号S3を
“H"に保つ。また、入力信号S1が“H"から“L"になる
と、“L"になった後の最初のクロックパルスCLKに同期
して制御信号Sa,Sbをそれぞれ“H"にする。そこで、ト
ランジスタQP,QNはそれぞれオン，オフとなり、コンデ
ンサＣはディスチャージされ、出力信号S3は“L"とな
る。
になった後の最初のクロックパルスCLKに同期して、制
御信号Saを１クロックパルスCLKの間“L"に、制御信号S
bを“L"にする。この１クロックパルスCLK間にコンデン
サＣは電源＋VDDによりチャージされ、出力信号S3を
“H"に保つ。また、入力信号S1が“H"から“L"になる
と、“L"になった後の最初のクロックパルスCLKに同期
して制御信号Sa,Sbをそれぞれ“H"にする。そこで、ト
ランジスタQP,QNはそれぞれオン，オフとなり、コンデ
ンサＣはディスチャージされ、出力信号S3は“L"とな
る。
具体例の制御部について第２図を参照して説明する。
制御部は、Ｄ型フリップフロップ41,42（以降ＤF/F 4
1,42と記す）と、インバータ43,42と、オア回路45とか
らなっている。
1,42と記す）と、インバータ43,42と、オア回路45とか
らなっている。
インバータ43は入力端がクロック端子２に接続されて
いる。ＤF/F 41は、入力端Ｄが入力端子１に、クロック
端CLがインバータ42の出力端に、電源端VDが電源＋VDD
に、電源端VSがアースにそれぞれ接続されている。ＤF/
F 42は、入力端ＤがＤF/F 41の非反転出力端Ｑに、クロ
ック端CLがクロック端子２に、電源端VDが電源＋V
DDに、電源端VSがアースにそれぞれ接続されている。イ
ンバータ44は、入力端がＤF/F 41の非反転出力端Ｑに、
出力端がトランジスタQNのゲートにそれぞれ接続され、
制御信号Sbを出力する。オア回路45は、ＤF/F 42と非反
転出力端Ｑの出力とインバータ44の出力とのオアをと
り、結果を制御信号SaとしてトランジスタQPのゲートに
出力する。
いる。ＤF/F 41は、入力端Ｄが入力端子１に、クロック
端CLがインバータ42の出力端に、電源端VDが電源＋VDD
に、電源端VSがアースにそれぞれ接続されている。ＤF/
F 42は、入力端ＤがＤF/F 41の非反転出力端Ｑに、クロ
ック端CLがクロック端子２に、電源端VDが電源＋V
DDに、電源端VSがアースにそれぞれ接続されている。イ
ンバータ44は、入力端がＤF/F 41の非反転出力端Ｑに、
出力端がトランジスタQNのゲートにそれぞれ接続され、
制御信号Sbを出力する。オア回路45は、ＤF/F 42と非反
転出力端Ｑの出力とインバータ44の出力とのオアをと
り、結果を制御信号SaとしてトランジスタQPのゲートに
出力する。
次に具体例の動作について第３図を参照して説明す
る。
る。
時刻t1に入力信号S1が“L"から“H"になる。時刻t2に
クロックパルスCLKは“L"から“H"になるので、インバ
ータ43の出力は“H"から“L"になり、このダウンエッヂ
に同期してＤF/F 41の出力R1は“L"から“H"になる。し
たがって、インバータ44の出力である制御信号Sbは“L"
となる。時刻t3にクロックパルスCLKは立下るので、ＤF
/F 42はこのダウンエッヂに同期して出力R1をとり込
み、出力R2を“H"とする。時刻t2,t3間において、出力R
2と制御信号Sbは“L"なので、オア回路45の出力である
制御信号Saは“L"となる。時刻t2,t3の間、トランジス
タQPはオン、トランジスタQNはオフとなるので、コンデ
ンサＣは電源＋VDDによりチャージされ、出力信号S3は
“H"にされる。時刻t3から時刻t4では、制御信号Sa,Sb
はそれぞれ“H",“L"に保たれているので、トランジス
タQP,QNはともにオフであり、コンデンサＣは出力信号S
3を“H"に保つ。時刻t4に入力信号S2が“L"になり、時
刻t5にクロックパルスCLKは立上り、インバータ43の出
力は立下るので、出力R1は“H"から“L"になり、制御信
号Sbは“H"になる。時刻t5にクロックパルスCLKが立下
るのでＤF/F 42は出力R1をとり込み出力R2と“H"から
“L"にする。時刻t5,t6の間出力R2と制御信号Sbとがと
もに“L"になることがないので、制御信号Saは“H"のま
まである。
クロックパルスCLKは“L"から“H"になるので、インバ
ータ43の出力は“H"から“L"になり、このダウンエッヂ
に同期してＤF/F 41の出力R1は“L"から“H"になる。し
たがって、インバータ44の出力である制御信号Sbは“L"
となる。時刻t3にクロックパルスCLKは立下るので、ＤF
/F 42はこのダウンエッヂに同期して出力R1をとり込
み、出力R2を“H"とする。時刻t2,t3間において、出力R
2と制御信号Sbは“L"なので、オア回路45の出力である
制御信号Saは“L"となる。時刻t2,t3の間、トランジス
タQPはオン、トランジスタQNはオフとなるので、コンデ
ンサＣは電源＋VDDによりチャージされ、出力信号S3は
“H"にされる。時刻t3から時刻t4では、制御信号Sa,Sb
はそれぞれ“H",“L"に保たれているので、トランジス
タQP,QNはともにオフであり、コンデンサＣは出力信号S
3を“H"に保つ。時刻t4に入力信号S2が“L"になり、時
刻t5にクロックパルスCLKは立上り、インバータ43の出
力は立下るので、出力R1は“H"から“L"になり、制御信
号Sbは“H"になる。時刻t5にクロックパルスCLKが立下
るのでＤF/F 42は出力R1をとり込み出力R2と“H"から
“L"にする。時刻t5,t6の間出力R2と制御信号Sbとがと
もに“L"になることがないので、制御信号Saは“H"のま
まである。
したがって、時刻t5,t6の間では、トランジスタQP,QN
はそれぞれオフ，オンであり、コンデンサＣの電荷はデ
ィスチャージされ、出力信号S3は“L"となる。時刻t6よ
り時刻t7までは制御信号Sa,Sbの論理レベルは変らない
ので出力信号S3も“L"のままである。時刻t7からの変化
は時刻t2からの変化と同様である。
はそれぞれオフ，オンであり、コンデンサＣの電荷はデ
ィスチャージされ、出力信号S3は“L"となる。時刻t6よ
り時刻t7までは制御信号Sa,Sbの論理レベルは変らない
ので出力信号S3も“L"のままである。時刻t7からの変化
は時刻t2からの変化と同様である。
本具体例ではＤ型フリップフロップはエッヂドガータ
イプのものを使用したがレベルで動作するものでもよい
し、制御信号Sbはインバータ44を使用せずＤF/F 41の反
転出力端Ｑの出力を用いてもよい。また、トランジスタ
QPが及びＮ型の場合は制御信号Saの論理を反転して用い
ればよいことも明らかである。又電源が負極性の場合で
も論理を反転して考えれば同様に実現できることは容易
に分ろう。
イプのものを使用したがレベルで動作するものでもよい
し、制御信号Sbはインバータ44を使用せずＤF/F 41の反
転出力端Ｑの出力を用いてもよい。また、トランジスタ
QPが及びＮ型の場合は制御信号Saの論理を反転して用い
ればよいことも明らかである。又電源が負極性の場合で
も論理を反転して考えれば同様に実現できることは容易
に分ろう。
以上説明したように本発明は、出力端子の論理レベル
を電源側の論理レベルにするのに、１クロックパルス間
で第１のトランジスタをアクティブにしてコンデンサを
チャージさせることにより、出力端子が短絡状態になっ
ても第１のトランジスタに電源から電流が流れ続けるこ
とはなく、第１のトランジスタを劣化させない効果があ
る。
を電源側の論理レベルにするのに、１クロックパルス間
で第１のトランジスタをアクティブにしてコンデンサを
チャージさせることにより、出力端子が短絡状態になっ
ても第１のトランジスタに電源から電流が流れ続けるこ
とはなく、第１のトランジスタを劣化させない効果があ
る。
第１図は本発明の出力回路一実施例を示す構成図、第２
図は第１図の実施例をより具体的に実現したものを示す
構成図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図はこの種の出力回路の従来例を示す構成
図、第５図は第４図の従来例の動作を示すタイムチャー
トである。 １……入力端子、２……クロック端子、 ３……出力端子、４……制御部、 41,42……ＤF/F、 43,44……インバータ、 45……オア回路、 QP……Ｐ型MOSトランジスタ、 QN……Ｎ型MOSトランジスタ、 Ｃ……コンデンサ。
図は第１図の実施例をより具体的に実現したものを示す
構成図、第３図は第１図の実施例の動作を示すタイムチ
ャート、第４図はこの種の出力回路の従来例を示す構成
図、第５図は第４図の従来例の動作を示すタイムチャー
トである。 １……入力端子、２……クロック端子、 ３……出力端子、４……制御部、 41,42……ＤF/F、 43,44……インバータ、 45……オア回路、 QP……Ｐ型MOSトランジスタ、 QN……Ｎ型MOSトランジスタ、 Ｃ……コンデンサ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 数洋 東京都港区芝５丁目７番15号 日本電気 アイシーマイコンシステム株式会社内 (56)参考文献 特開 昭62−225026（ＪＰ，Ａ) 特開 昭50−147849（ＪＰ，Ａ) 特開 昭62−249552（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１の電源ラインと出力端子との間に接続
され制御端子に第１の制御信号を受ける一導電型の第１
のMOSトランジスタと、第２の電源ラインと前記出力端
子との間に接続され制御端子に第２の制御信号を受ける
第二導電型の第２のMOSトランジスタと、入力信号及び
クロック信号を受け前記クロック信号に応答して前記入
力信号に対応した第１および第２の制御信号を出力する
制御回路であって、前記入力信号が第１のレベルに変化
したことに応答して前記クロックの第１の方向のエッジ
から前記第１の方向とは逆の第２方向のエッジによって
規定される期間のみ前記第１のMOSトランジスタを導通
させる第１の制御信号を出力し、前記入力信号が第２の
レベルに変化するまでの間前記第２のMOSトランジスタ
を非導通とする第２の制御信号を出力する制御回路と、
前記第２の電源ラインと前記出力端子との間に接続され
前記第１のMOSトランジスタが導通したことに応答して
供給される電荷を保持するキャパシタとを備えることを
特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314124A JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314124A JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159118A JPH02159118A (ja) | 1990-06-19 |
| JP3033584B2 true JP3033584B2 (ja) | 2000-04-17 |
Family
ID=18049535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314124A Expired - Fee Related JP3033584B2 (ja) | 1988-12-12 | 1988-12-12 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033584B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731326B2 (ja) * | 1988-06-01 | 1995-04-10 | シャープ株式会社 | 液晶表示装置 |
| JP3698261B2 (ja) | 2002-09-19 | 2005-09-21 | セイコーエプソン株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62225026A (ja) * | 1986-03-26 | 1987-10-03 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1988
- 1988-12-12 JP JP63314124A patent/JP3033584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159118A (ja) | 1990-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |