JP3028548B2 - デジタル画像信号処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル画像信号処理装置に関するもので
ある。

〔従来技術〕

２次元アレイの形に配列されると画像を構成するそれ
ぞれの画素を表わす複数のデジタル・ワードより成るデ
ジタル画像信号を作成することは、勿論よく知られてい
る。このような信号の例として、アナログ・ビデオ信号
をサンプリングし、そのサンプルをパルス符号変調によ
りデジタル化して例えば８ビットのデジタル・ワードと
したデジタル・ビデオ信号がある。しかし、ほかに、例
えば映像情報のデジタル記憶や文字認識においてデジタ
ル画像信号を作成する場合もある。

デジタル画像信号を記憶することもまた、よく知られ
ている。例えばデジタル・ビデオ効果（DVE）機器にお
いては、画像を処理又は操作して所望の効果を得るため
に、デジタル・ビデオ信号の１個以上のフィールド又は
フレームを記憶することが多い。

最新の画像処理技術、特にDVE機器（ただし、これに
限らない。）では、記憶したデジタル画像信号の２次元
（２−Ｄ）部分へのアクセスが必要になる場合が多い。
その２−Ｄ部分は、通常、固定した（一定の）大きさで
画像内の任意の位置を占めるものである。例えば、画素
のアレイに予め定めた重みを加えて出力画素を作成する
一定のファンクション・デジタル・フィルタにおいて、
或いは、記憶した画素の位置とずれた出力画素の位置の
周りの画素のアレイに予め定めた重みを加えて画素以下
の精度で補間した出力画素を作成する補間デジタル・フ
ィルタにおいて、画素のアレイを処理したいことがあ
る。

勿論、どの場合にも、画素を表わす記憶したデジタル
・ワードへのアクセスはできるだけ早くして、処理速度
を上げることが望ましい。このため、所望の画素を表わ
す記憶したワードを並行して（並列に）アクセスできる
ことが強く望まれる。かような並列アクセスは、処理を
早くするばかりではなく、処理を輸送管で送るように行
って多数組のワードを例えばフィルタに並列に供給し、
所定の遅延後にフィルタから出力を得ることを可能とす
るものである。

〔発明が解決しようとする課題〕

本件出願人が先に英国特許第8905183.3号に基き優先
権を主張して米国に出願した特許明細書には、デジタル
画像信号の２次元部分にアクセスする方法が開示されて
いる。この方法によれば、並列アクセスは可能である。
しかし、それは、デジタル・フィルタの構成を困難とす
るものである。具体的にいうと、あとで詳しく述べるよ
うに、記憶装置のそれぞれ異なる１つから読出す１組の
ワードとそれらのワードを記憶するそれぞれの記憶装置
（以下「メモリ」という。）との間に可能性がある（考
えられる）複数の関係が生じることを考えてデジタル・
ワードを複数のメモリに記憶する必要があるからであ
る。

したがって、本発明の課題（目的）は、上述の困難性
を克服し、記憶したワードとワードを記憶するメモリと
の間に考えられる複数の関係が生じることを念頭に置い
てデジタル・フィルタを構成しなければならないという
問題を解決することである。

〔課題を解決するための手段〕

本発明によるデジタル画像信号処理装置は、各自デー
タバスを有し２次元アレイの形に配列されると画像を構
成するおのおのの画素を表わす複数のデジタル・ワード
をそれぞれ記憶しうる複数の記憶装置（メモリ）（M0〜
M15）を有する。

本発明装置はまた、これらのメモリの中のそれぞれ異
なる１つのメモリから読出されるところの少なくとも上
記画像の２次元部分の一部を構成するように互いに配置
した１組の画素を表わす上記メモリに記憶された１組の
ワードの位置を、２つの直交画像座標方向（X,Y）に沿
う位置で表わして指定する読出しアドレス発生器（16）
を有する。この読出しアドレスは、上記座標方向のそれ
ぞれに対する少なくとも１つの最下位ビット（X LSBs,Y
LSBs）を有し、これら最下位のビットの値が組合せに
より、上記１組のワードとこれらのワードを記憶するそ
れぞれのメモリとの間において考えられる複数の関係の
うちどの関係があてはまるかを指示するものである。

本発明装置は更に、上記１組のワード数と同数で、上
記メモリのそれぞれ１つのメモリのデータバス（Ｄ）に
接続され、該メモリから読出される上記１組のワードの
それぞれ１つのワードを受ける複数の乗算器（20）と、
これらの乗算器のそれぞれ１つの乗算器に接続され、上
記画像の２次元部分内の１組の画素のそれぞれ１つの画
素の位置におのおの適合する複数の加重係数（C0〜C1
5）の全部を記憶する複数の係数メモリ（30）とを含む
デジタル・フィルタを有する。複数の係数メモリのおの
おのは、上記最下位ビットの値と、対応する乗算器（2
0）にデータバス（Ｄ）が接続されたメモリを指定する
信号とに応動して、上記の対応する乗算器に、上記の記
憶された複数の加重係数のうち該乗算器に供給されるワ
ードで表わされる画素の上記２次元画像部分内の位置に
適合する１つの上記係数を供給する。

〔作用〕

以下詳細に説明するように、本発明装置は、上記の構
成により、あらゆる場合においてフィルタの各乗算器に
供給する各ワードに正確な係数により重み付けるので、
上述した困難性を克服することができる。

〔実施例〕

以下、図面を用いて本発明を具体的に説明する。

第１図は、１つの画像の一部を表わし、画像を画素に
分割し更に画素を同一形状、同一寸法の嵌込み区域（以
下「タイル」という。第１図では正方形である。）のグ
ループに分けた状況を示す図である。

第２図は、正方形タイルを拡大してメモリとの関係を
示す図である。

第３図は、上記画像を表わすデジタル信号のメモリ及
び関連装置を示すブロック図である。

第４図は、４つの隣接する正方形タイルを拡大して記
憶したデジタル信号の読出し方法を示す図である。

第５図は、第１図の嵌込みタイルを十字形タイルとし
た場合のメモリとの関係を示す図である。

第６図は、第１図の一部に対応し、その嵌込みタイル
を６角形タイルとした場合を示す。

第７図は、メモリから読出してフィルタに供給するワ
ードで表わした画素の配列（アレイ）を示す図である。

第８図は、上記フィルタの構成を原理的に示す図であ
る。

第９図は、上記フィルタの具体的構成の例を示すブロ
ック図である。

第10図は、第９図のフィルタに用いる係数メモリ（PR
OM）の構成例を示すブロック図である。

第11図は、補間フィルタが画素を表わす記憶されたア
レイのワード間を補間し、記憶された画素と異なる位置
をもつ出力画素を作成する状況を示す説明図である。

第12図は、第９図のフィルタのPROMを変形して該フィ
ルタを補間フィルタとして使用する方法を示すブロック
図である。

第13図は、第10図のPROMを変形して補間フィルタに使
用する方法を示すブロック図である。

第１図の画像は、境界を点線で示す画素Ｐを２次元的
に配列したものより成ると考えられる。この画像は、例
えば、ビデオ信号の１フィールドに相当するものであ
る。例えば、このビデオ信号が高精細度テレビジョン
（HDTV）信号、すなわち縦横比が3:5の1025走査線（ラ
イン）ビデオ信号の場合は、画素の数は500（垂直方
向）×1920（水平方向）、すなわち960,000となる。便
宜上、以下において画像はビデオ信号の１フィールドを
表わすものとするが、以下述べる記憶（書込み）及び読
出し（アクセス）の技術は他の画像にも適用しうるもの
である。

画像は、各画素の中央で、連続する水平画像走査線に
沿ってサンプリングし、各サンプルを各画素に対応する
画像信号に変換して記憶させる。各サンプルは、パルス
符号変調（PCM）によりデジタル化して、画素を表わす
デジタル・ワード又はバイト（例えば８ビット・ワー
ド）とし、これらのワードをれぞれのメモリ・アドレス
に書込む。

書込む前に、上記ワードをグループに分け、各グルー
プのワードによって表わされる画素群がそのグループで
同じ形及び同じ大きさをもつ２次元（２−Ｄ）画像区域
を形成するようにする。同じ形及び同じ大きさの区域
（タイル）の形状は、互いにモザイク式に嵌込むことに
より少なくともその画像の一部（又は全部）を構成でき
るようにする、第１図の場合、タイル（T0,T1,‥‥で表
わし、その境界を実線で示す。）は正方形で、その大き
さは４画素×４画素、すなわち16画素である。しかし、
タイルの大きさや形は重要ではなく、これらがすべて同
一で、嵌込み（tessellation）可能な寸法及び形状であ
ればよい。

画素を表わすワードは、ランダムアクセスメモリ（RA
M）のような複数の別々のメモリに書込む。これらのメ
モリの数は、各タイルの画素数に等しい。すなわち、第
１図の例では16個のメモリを用いる。更に、画素は、各
タイル内の同じ各画素位置に対応して、全タイルの同じ
位置からの画素を表わすワードをそれぞれ１つのメモリ
に書込むものとする。すなわち、第１図の場合、第２図
に示すように、16個のメモリ（M0〜M15）にワードを書
込む。すなわち、画像を構成する全タイルにおける左側
最上部のワードは、メモリMOに書込む。全タイルにおけ
るその右側のワード（画素）は、メモリM1に書込む。以
下、同様である。換言すると、全タイルにおける同じ各
画素位置は、それぞれ１個のメモリに対応している。

各メモリM0〜M15の記憶容量は、勿論、画像における
全画素数を各タイルにおける画素数で割ったものと等し
いか、又はこれより大きくなければならない。すなわ
ち、上記のHDTVの１フィールドを記憶する場合、各メモ
リM0〜M15の記憶容量は、960,000/16＝60,000ワード以
上でなければならない。したがって、例えば記憶容量64
KBのRAMを使用することができる。

これより、画像信号をメモリに書込む動作を第３図を
参照して説明する。メモリM0〜M15（これらは、例え
ば、１個以上の回路基板に16個の64KB・RAMを搭載した
ものでもよい。）には、それぞれデータバスＤ及びアド
レスバスＡを設ける。16個のデータバスＤはデータスイ
ッチ（10）の対応する出力に、16個のアドレスバスＡは
書込みアドレス発生器（12）の対応する出力に接続す
る。アナログ・ビデオ信号をサンプリングし該サンプル
をパルス符号変調によりデジタル化してワードとした一
連のワードの形のデータを、データスイッチ（10）の入
力に供給する。このデータスイッチ（10）は、各ワード
をメモリM0〜M15のうち対応する１つのメモリのデータ
バスＤにスイッチングし、書込みアドレス発生器（12）
には、ワードがメモリに上述したとおりに記憶されるよ
うに、アドレス信号を対応するメモリのアドレスバスＡ
に供給する。すなわち、サンプリング及びデジタル化に
よりビデオ信号の第１の画像ラインのワードとなる第１
図の最上ラインの画素については、最初の４ワード（タ
イルT0内）は、メモリM0〜M3にそれぞれスイッチングし
てそれぞれのメモリの０番目のアドレスに書込む。次の
４ワード（タイルT1内）も、それぞれメモリM0〜M3の１
目のアドレスに書込む。この動作を第１画像ラインの全
部について行い、最後の４ワード（タイルＴ（Ｎ−１）
内）をそれぞれメモリM0〜M3の（Ｎ−１）番目のアドレ
スに書込む。

次の画像ライン（未だタイルT0〜Ｔ（Ｎ−１）内であ
る）におけるワードも同様に書込むが、この場合はメモ
リはM4〜M7になる。同様に、第３及び第４画像ラインの
ワードをメモリM8〜M11（第３ライン）及びM12〜M15
（第４ライン）に書込む。第５画像ラインのワードは再
びメモリM0〜M3にそれぞれ書込むが、この場合、アドレ
スはそれぞれのメモリのＮ番目から（2N−１）番目のア
ドレスとなる。この動作は、ビデオ信号の１フィールド
全体の画像ラインに対し、フィールド全体がメモリM0〜
M15に記憶されるまで続行する。すなわち、各ワード
は、ワードが表わす画素のタイルにおける位置によって
決まるメモリM0〜M15の中の対応する１つのメモリに記
憶され、この対応する１つのメモリ内の各ワードのアド
レスは、そのワードに対応する画素を含むタイルの番号
（すなわち、位置）になる。

例えばデジタル・ビデオ効果（DVE）機器（ただし、
これに限定されない。）における最新画像処理技術で
は、画像の２−Ｄ（２次元）部分へアクセスする必要が
あることが多い。例を挙げると、画像の２−Ｄ部分を構
成する画素アレイを表わす１組の記憶したワードを一定
のファンクション・フィルタにおいて処理し、その記憶
したワードを予め定めた重みを付けて組合せることによ
り出力ワードを作ったり、或いは、補間フィルタにおい
て処理し、その記憶したワードが表わす画素位置と一致
しない１つの出力画素位置の周りの画像２−Ｄ部分を構
成する画素アレイを表わす１組の記憶ワードを、予め定
めた重みを付けて組合せることにより、画素以下の精度
で補間した出力画素を作ったりするときに必要である。

いま、４×４画素アレイ（同一形状、同一寸法の２−
Ｄ画像部分、すなわち画像タイルを構成する）へのアク
セス（読出し）が必要な場合を考える。この場合には、
次の動作が必要になる。先ず、タイルT0内の画素を表わ
すワード全部にアクセスする必要がある。次に、アクセ
スする（読出し）アレイを１歩右に動かした後、タイル
T0内の右側の３つの画素の欄及びタイルT1内の一番左の
画素の欄にアクセスする必要がある。次に、もう１歩右
に動かした後、タイルT0内の右半分の画素及びタイルT1
内の左半分の画素にアクセスする。以下同様にして、タ
イルの第１列（T0〜Ｔ（Ｎ−１））に及ぶ。このよう
に、大抵の場合、アクセスは２つのタイルの画素に対し
て行う必要がある。

それから、読出し（アクセスする）アレイを１画素だ
け下げて同様な動作を繰返す。今度は、殆ど４つのタイ
ル内の画素にアクセスすることになる。

この動作はライン毎に繰返されるので、画像全体にお
いては、殆どの場合、４つのタイル内の画像にアクセス
することになる。すなわち、読出しアレイは、画像のタ
イルとしては同一寸法、同一形状であるが、殆どの場合
１つの画像タイルと一致しない。もっと正確にいえば、
読出しアレイは、タイルの境界について考えられる16通
りの読出しアレイの位置のうち、ただ１つの位置におい
ての１タイルと一致することになる。

記憶した画像をこのように処理する場合、読出しアレ
イ内の全ワードを並行して読出しうることが非常に望ま
しいことが分かるであろう。そうすれば、読出しアレイ
をフィルタその他の装置に供給して行う処理が早くな
り、多数組のワードをフィルタその他の装置に並列に供
給することにより輸送管で送るように処理することがで
き、そのため、フィルタその他の装置から予め定めた遅
延の後に出力が得られるようになる。一般的には、読出
しアレイのワードに並列にアクセスすることは困難ない
し不可能である。しかし、これから説明するように、第
１〜第３図について述べたメモリ構成によれば、実際に
並列アクセスが可能となる。

上述のように、読出しアレイは、画像タイルT0,T1,‥
‥として同一形状、同一寸法であるが、読出し動作時は
一般に１画像タイルと一致しない。その例を第４図に示
す。第４図は、画像の任意位置にある４つの隣接タイル
Tn,T（ｎ＋１）,Tm及びＴ（ｍ＋１）を示す。いま、或
る時間に、第４図に破線で囲んだ４×４の画素アレイに
よって形成される２−Ｄ画像部分を表わす記憶ワードに
アクセスする必要がある、と仮定する。図から分かるよ
うに、その読出すべき画像部分は４つのタイルにまたが
っている。しかし、図に見られるように、読出すべき画
像部分が嵌込み画像タイルとして同一形状、同一寸法
（又は、もっと正確にいえば、画像タイル群の境界内に
収まるような境界をもつ形状及び寸法）であり、且つ、
各位置に対応する各タイル内のワードがメモリM0〜M15
の特定の１つのメモリに記憶されているので、その画像
部分に対応する読出しアレイについて、どのメモリに対
しても１ワードしかアクセスする必要がない。実際に、
各メモリM0〜M15内の１つのワードにのみアクセスすれ
ばよいので、各メモリ内の１つの位置だけに同時にアド
レスする（それぞれのデータ及びアドレスバスＤ及びＡ
を介して）ことにより、アレイ全体を並列に読出すこと
ができる。すなわち、第４図の例においては（対応する
メモリ内の各ワードのアドレスが、そのワードを表わす
画素を含むタイルの画像における番号又は位置であるの
で）、メモリM5、M6、M7、M9、M10、M11、M13、M14及び
M15においてアドレスｎをもつワード、メモリM4,M8及び
M12においてはアドレス（ｎ＋１）をもつワード、メモ
リM1、M2及びM3においてアドレスｍをもつワード、そし
てメモリM0においてアドレス（ｍ＋１）をもつワードを
読出すことにより、そのアレイを読出すことができる。
第４図をよく見れば分かるように、読出しアレイの位置
（その境界は、上述したように破線で示す。）が変わっ
ても、その中の画素位置がタイルTn、Ｔ（ｎ＋１）、Tm
及びＴ（ｍ＋１）の２つ以上にまたがる場合は常に、ア
レイを読出すのに各メモリM0〜M15における１つのアド
レスにだけアクセスすればよい。こうして、読出しアレ
イがタイルの境界に関して考えられる16個のどの位置に
あっても、各メモリのただ１つの位置を同時にアドレス
する（対応するそれぞれの読出し（データ）及びアドレ
スバスＤ及びＡを介して）ことにより、アレイ全体を並
列に読出すことができる。

前述の例においては、読出し（アクセスする）アレイ
は画像タイルとして同一寸法、同一形状であった（した
がって、画素数とメモリ数とは同じであった。）。普通
はそうであるが、読出しアレイの形状及び寸法が画像タ
イル群の境界内に収まる境界をもつようなものであって
も、並列アクセスは可能である。したがって、読出しを
画像タイルとして同一形状、同一寸法のアレイ内のワー
ドに限る必要はない。例えば、上述の例において、４×
４の読出しアレイ内の画素を表わすワードの一部のみを
読出す場合、例えば、全体として４×４アレイの中に収
まる２−Ｄ画像部分（例えば２×２又は３×３アレイ）
を構成する画素のうち、互いに間隔をおいて選択された
ものを表わすワード、或いは隣接するものを表わすワー
ドを読出す場合でも、並列アクセスはなお可能である。

上述のように、前述の例では画像タイルは正方形であ
るが、該タイルの寸法及び形状は重要ではなく、それら
が全部同じであり、形状が嵌込み可能なものでありさえ
すればよい。例えば、十字形タイル（第５図に示す５画
素より成る十字架のようなもの）又は多角形タイル（第
６図に示す24画素より成る６角形のようなもの）を用い
ることもできる。また、明らかに矩形のものも使用可能
である。どの場合も、アレイ読出しのためアクセスすべ
き各メモリ内のアドレス位置はただ１つである、という
条件は満たされる。このことは、例えば第５図を調べれ
ば直ぐ分かる。この例では、５画素をもつ十字形タイル
を用いるので、５個のメモリM0〜M4を使用することにな
る（第５図の一番上のタイルに示す。）。第５図に示す
破線で囲んだ十字形の読出しアレイは、メモリM3及びM4
を１つのタイルのアドレスで、メモリM1及びM2を次のタ
イルのアドレスで、そしてメモリM0をその次のタイルの
アドレスで読出すことにより、読出すことができる。

次に、メモリM0〜M15に書込んだワードを読出してフ
ィルタに送るやり方を詳述する。第３図に（14）で示す
フィルタは、それぞれメモリM0〜M15の対応するメモリ
のデータバスＤに接続された16個の入力端を有する。デ
ータバスＤを介しての記憶ワードのフィルタ（14）への
読出しは、読出しアドレス発生器（16）によって制御す
る。読出しアドレス発生器（16）は、デジタル・ビデオ
効果（DVE）機器の一部をなし、それぞれメモリM0〜M15
の対応する１つのメモリのアドレスバスＡに接続された
16個の出力端を有する。フィルタ（14）の各クロック周
期、すなわち、上述のように記憶画像について記憶され
た16ワードのアレイを１歩ずつ動かす度毎に、読出しア
ドレス発生器（16）は、画像における読出しアレイの位
置を表わすデジタル読出しアドレスを発生する。もっと
詳しくいえば、読出しアドレスは、原点が第１図の下上
隅にある座標系におけX,Y座標で表わした読出しアレイ
の画素のうち基準となる１つの画素の画像における位置
を表わす。ここに、Ｘ軸は、原点から右方向における画
素の数（例えば、記憶画像がHDTV信号の１フィールドで
ある上述の例では１〜1920）であり、Ｙ軸は、原点から
下方向における画素の数（例えば、上述の同じ例では１
〜500）である。

第７図に、読出しアレイを示す。上述のように、これ
は画像タイルとして同一形状、同一寸法であるのがよ
く、本例では、画素P0〜P15を表わす４×４のワード・
アレイである。ただし、P0〜P15は画像内の任意の４×
４画素アレイである。上述の基準画素とは、画素P0〜P1
5のうち予め定めた任意の１つを指す。アレイが偶数で
ない（例えば５×５アレイ）場合、基準画素は中心の画
素とするのがよい。偶数のアレイでは中心画素がないの
で、中心の近く、例えば画素P5を基準画素とするのがよ
い。すなわち、フィルタ（14）の各クロック周期毎に読
出しアドレス発生器（16）によって発生される読出しア
ドレスは、その周期内に読出しアレイ内の画素P5の位置
をもつべき画像内画素のX,Y座標を表わす。読出しアド
レス発生器（16）は、アドレスバスＡを介してメモリM0
〜M15の中の適切な１つのメモリをアドレスするのにX,Y
信号を用い、画素P5を表わすワードをそのメモリのデー
タバスＤを介してフィルタ（14）へ送込む。読出しアレ
イの他の画素P0〜P4及びP6〜P15のそれぞれの位置は、
基準画素P5の位置からX,Y方向に所定のずれを有するの
で、読出しアドレス発生器（16）は、それらを表わすワ
ードのアドレスを基準画素のアドレスから容易に計算し
うる。こうして、画素P0〜P15を表わす全部のワードを
同時にアドレスし、同時にそれぞれのメモリM0〜M15か
らそれぞれのデータバスＤを介してフィルタ（14）に送
り、並行処理をさせることができる。

上述のように、各ワードは、画像タイル内の位置によ
り決まるメモリM0〜M15の１つのメモリに記憶され、そ
の対応するメモリ内の各ワードのアドレスは、そのワー
ドを表わす画素を含むタイルの番号（すなわち、その画
像内位置）である。したがって、ちょっと見ると、読出
しアドレス発生器はX,Y読出しアドレスとメモリの番号
及びアドレス番号との間の複雑な翻訳動作を行わなけれ
ばならないよう思われるかも知れないが、これより説明
するようにそんなことはない。X,Y読出しアドレスは、
それらの情報を実際に含んでいるのである。この点につ
いてはいえば、X,Y読出しアドレスは、Ｘ座標位置（例
えば10進形式で１〜1920）を２進形式で表わす若干数の
ビットと、Ｙ座標位置（例えば10進形式で１〜500）を
２進形式で表わす若干数のビットとを含むデジタル信号
である。10進形式のX,Y座標位置を各タイルにおけるＸ
方向の画素数（いまの例では４）及び各タイルにおける
Ｙ方向の画素数（いまの例では４）でそれぞれモジュロ
割算を行うと、その結果得られる整数はタイル番号（す
なわち、タイルの画像内位置）したがってメモリ内のア
ドレスを与え、余りはメモリを定めることになる。よっ
て、実際の２進信号において、余りに相当する最下位又
は下位のビット（LSBs）はメモリを定め、整数結果に相
当する上位ビット（MSBs）はメモリ内のアドレスを定め
る。メモリを定めるLSBsの数は、X,Y方向における画素
タイルの大きさによって決まる。いまの例では、これら
の大きさはそれぞれ４に等しいので、読出しアドレス信
号の各X,Y成分の２つの最下位ビットの組合せは、メモ
リの中の適切な１つを特定し、残り（上位）のビット
は、そのメモリ内のアドレスを指示する。

以上述べたことは、次の例により容易に理解できるで
あろう。いま、第１図に星印（＊）で示す画素の場合を
考える。第１図より、その画素は、タイル内で上から２
つ目、左から２つ目の画素のワードに指定されたメモ
リ、すなちメモリM5（第２図）に記憶されており、画像
において左から３つ目、上から２つ目のタイル、すなわ
ちタイルＴ（Ｎ＋２）内に位置していることが分かる。

また、上記画素の座標は、10進形式で表わすと、Ｘ＝
10、Ｙ＝６である。これらを４でモジェロ割算すると、 Ｘ＝２余り２、Ｙ＝１余り２ となる。

これらの余り（２進形式におけるLSBs）は、使用メモ
リがタイル内で左から２つ目、上から２つ目の画素位置
に指定されたもの、すなわちメモリM5であることを裏付
けている。それらの整数結果（２進形式におけるMSBs）
は、Ｙ結果がＮの倍数（Ｙ方向の位置）を指示し、Ｘ結
果がＮの倍数に加えるべき数（Ｘ方向の位置）を指示し
てタイル番号Ｔ（Ｎ＋２）を特定する。

すなわち、読出すべき画素アレイの中の１つの基準画
素のX,Y座標を読出しアドレス発生器（16）により発生
すれば、容易にメモリM0〜M15に正しくアドレスでき、
正しいワードをフィルタ（14）に供給できることが分か
るであろう。

第８図は、原理的にフィルタ（14）をどのように構成
すればよいかを示すものである。フィルタ（14）は、16
個の乗算器（20）（読出しアレイ内の各画素P0〜P15に
それぞれ対応する）及び互いに加算するように接続され
た加算器（22）のアレイによって構成された乗算・加算
器の「トリー」を有し、乗算器（20）で掛け算を行い、
16個の入力画素P0〜P15より１つの出力画素Poutを生じ
る。乗算器（20）では、画素P0〜P15を表わす各ワード
が、16個の加重係数C0〜C15の対応する１つの係数と掛
け算される。各加重係数C0〜C15は、それぞれ画素P0〜P
15の中の１つの画素の読出しアレイ内位置に対応する。
すなわち、各加重係数C0〜C15の値は、画素P0〜P15の対
応する１つの画素の位置に従って（設計段階で）計算さ
れる。その目的は、所望の２−Ｄ位置関係、例えば第７
図に示すような読出しアレイの中心の周りに円対称のガ
ウス分布関数に従って画素に重みを加え、所望のフィル
タ特性を得るためである。すなわち、フィルタを適切に
動作させるためには、画素P0〜P15を表わす各ワード
に、読出しアレイ中の画素の特定位置に対応する１つの
加重係数C0〜C15を掛け合せる必要がある。このため、
フィルタを実際に作る場合に１つの問題を生じる。その
問題とは、次のようなものである。

画素P0〜P15に対応するワードは、メモリM0〜M15のデ
ータバスＤを介して乗算器に供給される。各データバス
Ｄを対応する１つの乗算器（20）に接続すると、加重係
数C0〜C15と画素位置P0〜P15間の対応が正しく取れない
ので、フィルタが正しく動作しない。これは、第４図に
ついて説明したように、読出しアレイ内の画素P0〜P15
の位置と、画素を表わすワードがあるメモリM0〜M15と
の間の対応関係が変化するためである。読出しアレイの
画素位置と画素を表わすワードがあるメモリとの間に
は、16個の関係が考えられる。すなわち、例えば第４図
に破線で示す読出しアレイの場合、例えばアレイの左上
隅の画素を表わすワード、すなわち画素P0（第７図）を
表わすワードは、メモリM5の中にある。しかし、フィル
タの他のクロック周期においては、その同じワードはメ
モリM0〜M15の中のどれか他のメモリ内にある可能性が
ある。すなわち、各データバスＤを対応する乗算器に接
続すると、加重係数C0〜C15とメモリM0〜M15の対応する
１つのメモリとの間に１つの対応関係が生じることにな
る。しかし、そうすると、必要なのは加重係数C0〜C15
と画素P0〜P15との対応であり、各画素P0〜P15に対応す
るワードは実際にはメモリM0〜M15の中の異なるメモリ
に異なるクロック周期に記憶されるので、フィルタが誤
動作をすることになる。

第９図に、上述の問題を解決するフィルタ（14）の具
体例を示す。第９図のフィルタは、下記の点を除き第８
図のものと同じ構成である。よって、分かり易くするた
め、加算器（22）は一部のみを示す。

第９図のフィルタでは、16個の各乗算器（20）（一部
のみ示す。）は、図示のように、それぞれメモリM0〜M1
5の中の１つのメモリのデータバス（Ｄ（M0）、‥‥で
示す。）に接続する。また、16個の各乗算器（20）は、
図示のように、16個の同一構成の係数プログラマブル・
リードオンリメモリ（PROM）（30）（一部のみ示す。）
の対応する１つのPROMの出力に接続する。各係数PROM
（30）の第１入力端は、第７図の読出しアレイの基準画
素P5の読出しアドレスの前述したX LSBsを受け、各PROM
（30）の第２入力端は、読出しアドレスのY LSBsを受け
るように接続する。上述のように、読出しアレイの長さ
及び高さ（Ｘ及びＹ方向の大きさ）がそれぞれ４画素で
ある本例では、２つのX LSBsと２つのY LSBsが存在す
る。各PROM（30）の第３入力端は、所定（不変）のビッ
ト群を受けるように接続する。これらのビット群は、各
PROMに対してそれぞれ異なっており、そのPROMに接続さ
れた乗算器（20）に接続されたデータバスＤ（M0）〜Ｄ
（M15）をもつメモリM0〜M15の中の対応するメモリを指
定するものである。本例では、16個のメモリ（M0〜M1
5）があるので、これらのビット群は４ビットより成
る。したがって、全部で８個のビット（各PROM（30）に
対して同一であるがフィルタの各クロック周期で異なる
４ビット、及び各PROM（30）間で異なるがフィルタの各
クロック周期で一定の他の４ビット）が各PROM（30）に
入力されることになる。

上述したとおり、Ｘ及びY LSBsは、フィルタの各クロ
ック周期に、読出しアレイ（クロック周期毎にフィルタ
に並列供給されるワードのアレイ）の基準画素P5を表わ
すワードが格納されたメモリM0〜M15の中の１つのメモ
リを定める。すなち、基準画素P5が入っている各メモリ
に対して他の画素P0〜P4及びP6〜P15が入っているメモ
リは既知であるから、任意の時点におけるＸ及びY LSBs
の値は、読出しアレイの画素P0〜P15を表わすワードと
それらが記憶されたメモリM0〜M15の中の対応する１つ
のメモリとの間の考えられる16の関係のうち、現在どの
関係にあるかを指示することになる。したがって、各PR
OM（30）の第３入力端に供給されるメモリ指定信号によ
りそのPROMに対応する乗算器（20）に接続された特定の
メモリを指定する、すなわち、その乗算器に対して読出
すべき画素を表わすワードの画像タイル内の位置を定め
るので、任意の１クロック周期に各PROMの第１から第３
の入力端に供給される全ビット情報は、メモリからその
PROMに対応する乗算器に供給されるワードで表わされる
画素の読出しアレイ（第７図）内の位置を特定する。し
たがって、そのクロック周期に、16個の加重係数C0〜C1
5の中のどれをその乗算器に供給すべきかを指定する。
これらの加重係数C0〜C15は、各PROMに参照テーブルの
形で記憶されており、各PROMは、各クロック周期毎にそ
の入力端に供給される上述の全ビット情報に応答して、
各クロック周期毎に、C0〜C15中の適切な（適合した）
加重係数を対応する乗算器に加える。こうして、加重係
数C0〜C15と読出アレイの画素P0〜15の位置との間の所
望の対応が常に得られることになる。

第10図を参照すると、各PROM（30）の動作がよく分か
るであろう。同図には、２つの部分、すなわち係数選択
テーブル（30A）と係数メモリ（30B）より成るPROM（3
0）の１つを示す。係数選択テーブル（30A）は、情報を
記憶したテーブル（参照テーブル）であり、Ｘ及びY LS
Bsとメモリ指定信号（Mn）より成る入力信号（全部で８
ビット）に含まれる全ビット情報の種々の組合せに応じ
て、メモリから対応する乗算器（20）の１つに供給され
るワードで表わされる画素の読出しアレイ（第７図）内
の位置を特定する16個の（考えられる）出力（４ビッ
ト）の中の１個の出力を発生し、係数メモリ（30B）に
供給する。各乗算器（20）には、それぞれ加重係数C0〜
C15の１つを供給しなければならない。係数メモリ（30
B）は、16個の係数C0〜C15を記憶しており、上記テーブ
ル（30A）より加えられる出力に応じて、これらの係数
の中の適合した１つの係数（Cx）を乗算器（20）の中の
対応する１つの乗算器に供給する。

第10図は、第９図のものを概念的、実際的に実施する
構成を示す。すなわち、第９図のように（各乗算器（3
0）に対して）ただ１つのPROM（30）を用いてもよく、
第10図のように、係数選択テーブル（30A）及び係数メ
モリ（30B）より成る１対のPROMを用いてもよい。

第９図の例では、上述のように、PROM（30）はすべて
同一構成である。同様に、第10図の場合も、PROM（30
A）はすべて同一、PROM（30B）もすべて同一の構成であ
る。こうすれば、貯蔵する部品の数が少なくなり、PROM
によるエラーの発生も減る。というのは、部品が異なる
と、回路基板の間違った場所に取り付ける可能性あがる
からである。しかし、この利点を重要視しない場合は、
第３入力端に供給するメモリ指定信号を内部にプログラ
ムすることにより、PROM（30）（第９図）及び（30A）
（第10図）の大きさを減少してもよい。この場合は、16
個の各PROMは異なるものとなるが、それぞれＸ及びY LS
Bsを受けるだけでよい。すなわち、４つのメモリ指定ビ
ットは、第９及び第10図においてPROM（30）及び（30
A）の適当な入力ピンに導体接続することにより得るこ
とができるので、プログラムすることで実際上PROM内部
に組入れられ入力としてPROMに供給する必要はないので
ある。

上述したフィルタ（14）は、各出力画素が記憶された
画像内の画素の位置に対応する位置又は同一の位置を有
するという意味において、固定されたファンクション・
フィルタである。しかし、上述の技法は、補間フィルタ
にも同じく適用できる。補間フィルタは、位置が記憶画
像の画素の位置と異なる、もっと詳しくいえば、位置が
該画素の位置の間で補間された出力画素を発生するもの
である。このようなフィルタは、所望の出力画素位置の
周りの記憶画素アレイの加重和を取ることにより、期待
される出力画素の値を予想する、すなわち、画素以下の
精度で画像を解像する作用を行う。

補間フィルタは、下記の点を除き、上述したフィルタ
と殆ど同じ動作をする。前と同様、読出しアドレスは、
記憶画素の記憶画像内の位置を定めるＸ及びＹ成分を有
し、これらのＸ及びＹ成分（Ｘ及びＹ整数アドレス）を
前と同様に用いる。しかし、読出しアドレス発生器（1
6）は、Ｘ及びＹの残りを付加的に生じる。この残り
は、記憶画素の位置と補間された出力画素に対する所望
の位置との間の画素以下のずれ（１画素間隔に対応する
比（分数））をＸ及びＹで表わすものである。このこと
は、第11図をよく見れば理解し易いであろう。同図にお
いて、４個の円は、４つの記憶された画素PX0、PX1、PX
2及びPX3の位置（もっと詳しくは中心又はサンプリング
位置）を表わし、４角は、補間フィルタにより得られる
補間された出力画素Poutの位置を表わし、整数のＸ及び
Ｙアドレスは記憶画素PX0のアドレスであり、Xres及びY
resはそれぞれＸ及びＹの残りを示す（画素PX0、PX1、P
X2及びPX3は、２×２読出しアレイの４つの画素であっ
てもよく、又はもっと大きな任意の形状及び寸法のアレ
イの中心画素、例えば第７図の４×４アレイの画素P5、
P6、P9及びP10であってもよい。）。

第９及び第10図について上述したフィルタを、補間フ
ィルタとして動作するように変えることは容易である。
第９図の場合、PROM（30）全部を第12図に示すようなPR
OM（30′）に置換え、Ｘ及びＹの残りXres及びYresをこ
れらのPROM（30′）の全部に供給する。各PROM（30′）
は、PROM（30）と殆ど同じであるが、種々のXres及びYr
esの値に対して複数の異なる値の加重係数C0〜C15の形
で更に情報を記憶している点が異なる。PROM（30′）の
動作は、次の点を除いてPROM（30）と同様である。すな
わち、一旦対応する乗算器（20）に加えるべき上記係数
C0〜C15の１つを選択し終わると、PROM（30′）は、こ
れに加えられるXres及びYresの値に応動して、これらの
Xres及びYresの値に適切な選択した係数の更に特別の値
を選択する。

同様に、第10図の場合、PROM（30A）は前と同じであ
るが、PROM（30B）を全部第13図に示すPROM（30B′）と
置換え、Ｘ及びＹの残りXres及びYresをPROM（30B′）
の全部に供給する。各PROM（30B′）は、種々の異なるX
res及びYresの値に対し、複数の異なる値の加重係数C0
〜C15の形で更に情報を記憶している点を除き、PROM（3
0B）と同じである。PROM（30B′）の動作は、次の点を
除いてPROM（30B）と同じである。すなわち、一旦対応
する乗算器（20）に加えるべき上記係数C0〜C15の１つ
を選択し終わると、PROM（30B′）は、これに加えられ
るXres及びYresの値に応動して、これらのXres及びYres
の値に適切な選択した係数の更に特別の値を選択する。

上述の係数メモリ（30），（30A），（30B），（3
0′），（30B′）は、リードオンリメモリ、もっと具体
的にはプログラマブル・リードオンリメモリとして述べ
たが、これらは、外部メモリから書込まれるランダムア
クセスメモリ（RAM）でもよい。

以上、本発明の具体例を図示して説明したが、本発明
は、これら特定の具体例に限定されるものではなく、特
許請求の範囲に記載した本発明の要旨を逸脱しない限
り、種々の変形、変更が可能なものである。

〔発明の効果〕

以上説明したとおり、本発明によれば、記憶したワー
ドとワードを記憶するメモリとの間に複数の関係が生じ
る点を考慮したデジタル・フィルタを用いることによ
り、記憶したワードへの並列アクセスを可能とし、処理
速度の早いデジタル画像信号処理装置を得ることができ
る。

【図面の簡単な説明】

第１図は、画像を同一寸法、同一形状の画素のグループ
（タイル）に分ける方法の代表例を示す説明図である。 第２図は、１つの正方形タイルの拡大図である。 第３図は、画像を表わすデジタル信号のメモリ及び関連
装置を示すブロック図である。 第４図は、隣接する４つの正方形タイルを拡大して示す
読出し説明図である。 第５図は、十字形タイルを示す説明図である。 第６図は、６角形タイルに分割した画像の一部を示す図
である。 第７図は、メモリから読出してフィルタに供給する画素
ワードのアレイを示す図である。 第８図は、上記フィルタの原理的構成図である。 第９図は、上記フィルタの具体的構成を示すブロック図
である。 第10図は、上記フィルタに用いる係数メモリの例（係数
PROM）を示すブロック図である。 第11図は、補間フィルタの作用を示す説明図である。 第12図は、補間フィルタの第１の例を示す略ブロック図
である。 第13図は、補間フィルタの第２の例を示す略ブロック図
である。 M0〜M15……複数の記憶装置、Ｄ、Ｄ（M0）〜Ｄ（M15）
……データバス、P0〜P15……１組の画素を表わすワー
ド、Ｘ及びＹ……直交画像座標方向、X LSBs及びY LSBs
……Ｘ及びＹ座標方向に対する最下位ビット、14……デ
ジタル・フィルタ、16……読出しアドレス発生器、20…
…乗算器、C0〜C15……複数の加重係数、30、30A、30
B、30′及び30B′……係数メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビット ジョン ヘドレー イギリス連合王国 ハンプシャー ウィ ンチェスター アボッツ バートン シ ョーンドラー ロード 67 (56)参考文献 特開 平１−221058（ＪＰ，Ａ) 特開 平２−276383（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/262 - 5/265

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】それぞれデータバスを有し、２次元アレイ
   の形に配列されると画像を構成するおのおのの画素を表
   わす複数のデジタル・ワードをそれぞれ記憶しうる複数
   の記憶装置と、 これらの記憶装置の中のそれぞれ異なる１つの記憶装置
   から読出されるところの少なくとも上記画像の２次元部
   分の一部を構成するように互いに配置した１組の画素を
   表わす上記の記憶装置に記憶された１組のワードの位置
   を、２つの直交画像座標方向に沿う位置で表わして特定
   し、且つ、これらの座標方向のそれぞれに対する少なく
   とも１つの最下位ビットを有し、これら最下位ビットの
   値が組合せにより上記１組のワードとこれらのワードを
   記憶するそれぞれの記憶装置との間において考えられる
   複数の関係のうちどの関係に該当するかを指示するデジ
   タル読出しアドレスを発生する読出しアドレス発生器
   と、 上記１組のワードの数と同数で、上記記憶装置のそれぞ
   れ１つの記憶装置の上記データバスに接続され、該記憶
   装置から読出される上記１組のワードのそれぞれ１つの
   ワードを受ける複数の乗算器、及び これらの乗算器のそれぞれ１つの乗算器に接続され、上
   記画像の２次元部分内の上記１組の画素のそれぞれ１つ
   の画素の位置におのおの適合する複数の加重係数の全部
   を記憶し、上記最下位ビットの値及び対応する乗算器に
   上記データバスが接続された記憶装置を指定する信号に
   応動して、上記の対応する乗算器に、上記の記憶された
   複数の加重係数のうち該乗算器に供給されるワードで表
   わされる画素の上記２次元画像部分内の位置に適合する
   １つの上記係数を供給する複数の係数メモリ を有するデジタル・フィルタとを具えたデジタル画像信
   号処理装置。