JP3026389B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置とその製造
方法に関し、特に、ウエットエッチング等によるパター
ニングが施されたＡｌＧａＡｓエピタキシャル層上にＧ
ａＡｓエピタキシャル層を再成長させた構造の半導体装
置とその製造方法に関するものである。

【０００２】

【従来の技術】図１７は従来のリッジ部光導波路型半導
体レーザ装置の構造を示す断面図であり、図において、
４００，５００は従来のｎ型ＧａＡｓ系半導体レーザ装
置を示し、１はｎ型ＧａＡｓ基板であり、ｎ型ＡｌＧａ
Ａｓ第１クラッド層２は基板１上に配設され、ｐ型Ａｌ
ＧａＡｓ活性層３はｎ型ＡｌＧａＡｓ第１クラッド層２
上に配設され、ｐ型ＡｌＧａＡｓ第２クラッド層４はｐ
型ＡｌＧａＡｓ活性層３上に配設され、ｐ型ＧａＡｓ第
１キャップ層５はｐ型ＡｌＧａＡｓ第２クラッド層４上
に配設される。また、ｐ型ＡｌＧａＡｓ第２クラッド層
４とｐ型ＧａＡｓ第１キャップ層５とで逆メサ形状のリ
ッジ部を形成し、該リッジ部の両脇を埋め込むようにｎ
型ＧａＡｓ電流阻止層８，ｐ型ＧａＡｓ第２キャップ層
５０が配設され、ｐ型ＧａＡｓ第２キャップ層５０上に
ｐ型ＧａＡｓコンタクト層９が配設される。また、ｐ型
ＧａＡｓコンタクト層９の上面及びｎ型ＧａＡｓ基板１
の下面にはそれぞれｐ側電極１０，ｎ側電極１１が配設
される。ここで、図１７(a)はｐ型ＧａＡｓコンタクト
層９の層厚を薄く形成した場合を示し、図１７(b) はｐ
型ＧａＡｓコンタクト層９の層厚を厚く形成した場合を
示している。

【０００３】図１８は、図１７に示した従来のリッジ部
光導波路型半導体レーザ装置の製造工程を示す工程別断
面図であり、図において、６はＳｉＮ膜、６ａはひさ
し、７はレジストである。以下、この図を用いて製造工
程を説明する。

【０００４】先ず、図１８(a) に示すように、ｎ型Ｇａ
Ａｓ基板１上に第１エピタキシャル成長工程により、ｎ
型ＡｌＧａＡｓ第１クラッド層２，ｐ型ＡｌＧａＡｓ活
性層３，ｐ型ＡｌＧａＡｓ第２クラッド層４，ｐ型Ｇａ
Ａｓ第１キャップ層５をＭＯＣＶＤ法により連続的に成
長する。次に、上記ｐ型ＧａＡｓ第１キャップ層５上に
ＳｉＮ膜６を形成し、更に、この上にレジスト塗布し、
通常の写真製版，エッチング技術を用いて図１８(b) に
示すようにＳｉＮ膜６をストライプ状にパターニングす
る。次に、レジスト７を除去した後、上記ＳｉＮ膜６の
パターンをマスクとしたウエットエッチングにより、上
記ｐ型ＡｌＧａＡｓ第２クラッド層４，ｐ型ＧａＡｓ第
１キャップ層５を選択的にエッチング除去し、図１８
(c) に示すように逆メサ状のリッジ部を形成する。ここ
で、エッチングはリッジ部の両脇にｐ型ＡｌＧａＡｓ第
２クラッド層４が表面露出するように行われる。次に、
図１８(d) に示すように、第２エピタキシャル成長工程
により上記リッジ部の両脇を埋め込むようにｎ型ＧａＡ
ｓ電流阻止層８，ｐ型ＧａＡｓ第２キャップ層５０をＭ
ＯＣＶＤ法により連続的に成長する。次に、ＳｉＮ膜６
を除去した後、第３エピタキシャル成長工程により、ｐ
型ＧａＡｓ第１キャップ層５とｐ型ＧａＡｓ第２キャッ
プ層５０を覆うようにｐ型ＧａＡｓコンタクト層９をＭ
ＯＣＶＤ法により成長させ、次いで、ｐ側電極１０とｎ
側電極１１をｐ型ＧａＡｓコンタクト層９の上面及びｎ
型ＧａＡｓ基板１の下面にそれぞれ接合して、図１８
(e) に示す半導体レーザ装置４００が完成する。尚、こ
こで、ｐ型ＧａＡｓコンタクト層９の層厚を厚く形成す
ると図１７(b) で示した半導体レーザ装置５００に相当
する構造のものが得られる。

【０００５】次に、上記半導体レーザ装置の動作につい
て説明する。先ず、ｎ型ＧａＡｓ基板１とｐ型ＧａＡｓ
コンタクト層９間に順方向バイアスを印加すると、電流
は逆メサ形状に形成されたリッジ部からｐ型ＡｌＧａＡ
ｓ活性層３へ注入される。そして、注入されたキャリア
は、ヘテロ接合によりｐ型ＡｌＧａＡｓ活性層３内に閉
じ込められ、ここで再結合して発光する。また、この
時、ｎ型ＧａＡｓ電流ブロック層８によって光の吸収及
び電流狭窄が行われるため、ｐ型ＡｌＧａＡｓ活性層３
の水平方向に屈折率差が生じ、横方向への光の広がりが
制限される。そして、このようにして導波路によって導
波された光は、ストライプ状のリッジ部の奥行方向に対
して垂直に対向する劈開端面により構成されるファブリ
・ペロー（ Fabry-Perot）型共振器によってレーザ発振
される。

【０００６】一方、図２０は、従来と同一の半導体基板
上に複数のｐ型ＩｎＰ系リッジ部光導波路型半導体レー
ザ素子を形成し、各素子間を分離して個々の半導体レー
ザ装置を製造する際の、素子間分離工程を示す工程別断
面図であり、図において、１２はｐ型ＩｎＰ基板であ
り、該ＩｎＰ基板１２にはリッジ部２２が形成され、該
リッジ部２２内にはアンドープＩｎＧａＡｓＰ活性層１
４が形成され、該リッジ部２２の両脇のｐ型ＩｎＰ基板
１２の表面には、ＩｎＰ系半導体エピタキシャル層１３
が形成され、該リッジ部２２の上面の一部からリッジ部
２２を形成する溝及びＩｎＰ系半導体エピタキシャル層
１３の表面に向けてＳｉＯ2 膜１５が形成されている。
また、該ＳｉＯ2 膜１５とリッジ部２２の上面の一部を
覆うようにｎ側電極１６が配設されている。尚、図中１
８はｐ型ＩｎＰ基板１２とＩｎＰ系エピタキシャル層１
３との界面、１７ａ，ｂはレジストを示し、１９，２０
は隣接する半導体レーザ素子を示している。

【０００７】以下、素子間分離工程を説明する。半導体
レーザ素子１９，２０を分離するためには、まず、ｐ型
ＩｎＰ基板１２上にＩｎＰ系半導体エピタキシャル層１
３が形成され、これらの所定の部分を構成要素として複
数の素子が形成された状態で、ｐ型ＩｎＰ基板１２全面
に対してレジスト１７ａを塗布し、素子間に約５μｍの
幅のストライプパターンを形成した後、該レジスト１７
ａをマスクとして図２０(a) に示すように、開口部のＳ
ｉＯ2 膜１５をエピタキシャル層１３の表面が露出する
までエッチングする。次いで、図２０(b) に示すように
ＳｉＯ2 膜１５をマスクとして、塩酸を含むエッチング
液でＩｎＰ基板１２とエピタキシャル層１３とをウエッ
トエッチングし、これらの界面１８の越える溝を形成す
る。ここで、形成された溝の淵にはサイドエッチングに
よって約２μｍの長さのＳｉＯ2 膜１５のひさし１５ａ
が生ずる。次いで、このひさし１５ａを除去するため、
上記レジスト１７ａを除去した後、再び全面にわたって
レジスト１７ｂを塗布し、溝上に幅約３０μｍのストラ
イプパターンを形成し、図２０(c) に示すようにこのレ
ジスト１７ｂをマスクとして上記ＳｉＯ2 膜１５のひさ
し１５ａをＨＦを含む溶液でエッチングして除去する。
この後、物理的にこの溝部分においてｐ型ＩｎＰ基板１
２とＩｎＰ系エピタキシャル層１３とを分断し、半導体
レーザ素子１９，２０が互いに分離される。

【０００８】

【発明が解決しようとする課題】従来のリッジ部導波路
型半導体レーザ装置は、上記製造工程によって得られて
いたため、以下のような問題点を有していた。

【０００９】例えば、図１９は上記半導体レーザ装置の
製造工程における第２エピタキシャル成長工程終了時の
リッジ部周辺の断面構造を写した電子顕微鏡写真をスケ
ッチした図であり、図に示すように逆メサ形状のリッジ
部を形成する選択エッチング工程では、エッチングマス
クとしてのＳｉＮ膜６の下部にもサイドエッチングが進
行して、このＳｉＮ膜６にひさし部６ａが形成される。
これは、ＳｉＮ膜６等の絶縁膜からなるエッチングマス
クとエピタキシャル成長層との付着強度が弱く、これら
の界面にもエッチング液が浸透することから生ずるもの
と考えられている。そして、このようにエッチングマス
クにひさし部６ａが形成されると、第２エピタキシャル
成長工程、即ち、リッジ部の両脇のｐ型ＡｌＧａＡｓ第
２クラッド層４層上へのｎ型ＧａＡｓ電流阻止層８とｐ
型ＧａＡｓ第２キャップ層５０の成長工程において、こ
のひさし部６ａの直下に反応がスが回り込みにくくなる
ことから、この部分における成長反応が不均一になり、
図に示すような空洞部２１が形成されてしまう。

【００１０】このため、この後、上記ＳｉＮ膜６を除去
し、第３エピタキシャル成長工程を行って、上記リッジ
部を構成するｐ型ＧａＡｓ第１キャップ層５と上記ｐ型
ＧａＡｓ第２キャップ層５０とを覆うようにｐ型ＧａＡ
ｓコンタクト層９を形成すると、ｐ型ＧａＡｓコンタク
ト層９の表面に凹部が形成されるとともに、上記のよう
にひさし部６ａの下部付近では結晶成長反応が不均一に
なることから、この部分に形成されるｐ型ＧａＡｓコン
タクト層９の結晶性も劣化してしまい、得られる半導体
装置の装置の性能を低下させてしまうという問題点があ
った。また、ｐ型ＧａＡｓコンタクト層９上の表面に凹
部が形成されると、この表面にｐ側電極１０を構成する
金属膜が均一に付着せず、得られる装置の信頼性が低下
し、特に、ｐ型ＧａＡｓコンタクト層９を薄く形成した
場合は、リッジ部のｐ型ＧａＡｓ第１キャップ層５とｐ
型ＧａＡｓ第２キャップ層５０の間の凹部によって、ｐ
型ＧａＡｓコンタクト層９が途切れてしまい、この上に
形成するｐ側電極１０も途切れた状態になり、装置の信
頼性を一層低下させてしまうという問題点があった。

【００１１】また、上記のようにリッジ部の両側に再成
長させたエピタキシャル成長層の結晶品質が低下する
と、このエピタキシャル成長層の厚みが均一にならず、
リッジ部が突き出した状態になり、この状態でｐ型Ｇａ
Ａｓコンタクト層９を形成すると、該ｐ型ＧａＡｓコン
タクト層９表面に凸部が形成されてしまい、この後の製
造工程、即ち、基板を研磨する裏面研磨プロセスやリッ
ジ部側をヒートシンクにつけてハンダ付けを行うジャン
クションダウン組立等の工程においてリッジ部分に応力
がかかって、リッジ部にダメージが加わったり、また、
リッジ部の凸部がヒートシンクに密着せず、レーザビー
ムに傾き等を生ずるというような問題点もあった。

【００１２】ところで、特開昭６３−２６９５９３号公
報，特開平１−２８７９８０号公報，及び三菱電機技報
Vol.62 No.11 (1988) pp958〜961 では、リッジ部の両
脇に表面露出するｐ型ＡｌＧａＡｓクラッド層上にｐ型
ＡｌＧａＡｓバッファ層またはｐ型ＧａＡｓバッファ層
を結晶成長し、この後にｎ型ＧａＡｓ電流阻止層を形成
したリッジ部導波路型半導体レーザ装置が提案されてお
り、これら提案された半導体レーザ装置では、リッジ部
の両脇に表面露出するｐ型ＡｌＧａＡｓクラッド層上に
これに対して結晶成長が比較的スムーズに進行するｐ型
ＡｌＧａＡｓバッファ層またはｐ型ＧａＡｓバッファ層
を形成しているため、上記のようなひさし部の下にも結
晶層をある程度成長させることができるが、ひさし部６
ａの下に生じた空洞部を完全に埋め込むことはできす、
未だ上記問題点を十分に解決できるにいたっていない。

【００１３】一方、図２１は、上記図１７で示した製造
工程中のｐ型ＡｌＧａＡｓ第２クラッド層４とｎ型Ｇａ
Ａｓ電流阻止層８のＳＩＭＳ分析による酸素濃度を示し
ており、この図からもわかるように、リッジ部形成時の
エッチング工程後にｐ型ＡｌＧａＡｓ第２クラッド層４
の表面が大気中にさられるため、この部分に多量の酸素
が局在し、その結果、得られた半導体レーザ装置ではこ
れら２層の間に界面準位が形成されて、この部分で漏れ
電流が発生し、装置特性が低下するという問題点があっ
た。

【００１４】また、ウエットエッチングによってリッジ
部を形成した場合は、エッチング処理が施されたｐ型Ａ
ｌＧａＡｓ第２クラッド層４の表面に、数原子層レベル
の微細な溝が形成され、このｐ型ＡｌＧａＡｓ第２クラ
ッド層４上に該層に対して結晶が整合しにくいｎ型Ｇａ
Ａｓ電流阻止層８をエピタキシャル成長すると、上記溝
が更に助長された溝となってｎ型ＧａＡｓ電流阻止層８
表面に現れるようになり、ｎ型ＧａＡｓ電流阻止層８の
結晶品質が劣化し、装置特性が低下するという問題点が
あった。

【００１５】このような問題点を解決できるものとし
て、特開昭６４−８４７８号公報では、リッジ部導波路
型の半導体レーザ装置の製造方法において、ウエットエ
ッチングによってリッジ部を形成した後のリッジ部の両
脇に露出する半導体結晶表面を気相エッチングし、この
気相エッチングを施した反応管内と同一の反応管内で上
記半導体結晶表面上に更に半導体を結晶成長させる方法
が開示されている。しかるに、この方法では、上記のよ
うな結晶表面への酸素の局在化やウエットエッチングが
施された結晶表面に生ずる溝を軽減することはできるも
のの、同一の反応管内で気相エッチングと結晶成長反応
を行うため、気相エッチング時で生じた反応物が、結晶
成長反応時に悪影響を及ぼし、結局、結晶品質の低下し
た半導体層しか成長することができず、依然として装置
特性が低下してしまうという問題点があった。

【００１６】一方、前述したように、図２０で示した同
一基板上に形成された複数のｐ型ＩｎＰ系リッジ部光導
波路型半導体レーザ素子を素子毎に分離する際の素子間
分離工程においても、上述したｎ型半導体レーザ装置内
のリッジ部の形成工程でのＳｉＮ膜６に生じるひさし６
ａと同様に、ＳｉＯ2 膜１５にもひさし１５ａが形成さ
れてしまう。そして、これを除去することなく素子を分
離すると、ＳｉＯ2 くずが発生して、このＳｉＯ2 くず
が分離された素子の劈開面に現れるｐｎ接合に付着し、
リーク電流を発生したり、ひさし部分１５ａからＳｉＯ
2 膜１５が剥がれて、得られる装置の特性及び信頼性を
低下させてしまうため、従来は図２０(c) に示すよう
に、素子分離用の溝を形成した後に、ＳｉＯ2 膜１５の
ひさしを除去するため、全面にレジスト１７ｂを塗布し
て、上記溝より１０μｍ程度幅が広い開口部を形成し、
このレジストパターンをマスクとしてひさし１５ａを除
去していた。しかしながら、この工程は非常に煩雑で、
また、ひさし１５ａのみを精度よく除去することができ
ないため、この工程後、ＩｎＰ系半導体エピタキシャル
層１３の端面が表面露出して装置特性が低下するという
問題点があった。

【００１７】この発明は上記のような問題点を解消する
ためになされたものであり、半導体エピタキシャル層に
対してウエットエッチングを施して逆メサ形状のリッジ
部を形成し、この後、該リッジ部の両脇に形成された溝
に対して新たな半導体層をエピタキシャル成長する際、
リッジ部の側部に空洞（凹部）を生ずることなく、リッ
ジ部の両脇に新たな半導体層をエピタキシャル成長する
ことができる半導体装置の製造方法を提供することにあ
る。

【００１８】更に、この発明の他の目的は、ＡｌＧａＡ
ｓ層を含む半導体エピタキシャル層に対してウエットエ
ッチングを施して逆メサ形状のリッジ部を形成し、この
後、該リッジ部の両脇に形成されたその表面に上記Ａｌ
ＧａＡｓ層が露出した溝に対して、ＧａＡｓ層をエピタ
キシャル成長する際、リッジ部の側部に空洞（凹部）を
生ずることなく、且つ、リッジ部の両脇に結晶品質に優
れたＧａＡｓ層をエピタキシャル成長することができる
半導体装置の製造方法を提供することにある。

【００１９】更に、この発明の他の目的は、半導体エピ
タキシャル成長層に対してウエットエッチングを施して
逆メサ形状のリッジ部を形成し、更に、該リッジ部の両
脇に形成された溝に対して第１の新たな半導体層をエピ
タキシャル成長し、この後、該リッジ部と第１の新たな
半導体層の上面に、第２の新たな半導体層をエピタキシ
ャル成長する際、該第２の新たな半導体層の最上部を平
坦化することができる半導体装置の製造方法を提供する
ことにある。

【００２０】更に、この発明の他の目的は、同一の半導
体基板上に形成された複数の半導体素子を分離する際、
素子間に跨がって形成された絶縁膜の素子間分離領域で
生じるひさし部を簡単に除去でき、信頼性に優れた半導
体装置を再現性よく得ることができる半導体装置の製造
方法を提供することにある。

【００２１】更に、この発明の他の目的は、その所定領
域に逆メサ形状のリッジ部が形成された第１の半導体エ
ピタキシャル層の該リッジ部の両脇に、結晶品質に優れ
た第２の半導体エピタキシャル層が埋め込まれ、しか
も、これらリッジ部と第２の半導体エピタキシャル層上
にエピタキシャル成長した第３の半導体エピタキシャル
層上に、電極が均一且つ一様に密着した装置特性及び信
頼性に優れた半導体装置を提供することにある。

【００２２】更に、この発明の他の目的は、ウエットエ
ッチングが施されたＡｌＧａＡｓ層等のその表面に微細
な溝が形成されたり、又、局在化した酸素が付着した半
導体結晶表面を清浄化でき、更に、この清浄化された半
導体結晶表面に連続的に、例えばＧａＡｓ層等の新たな
半導体結晶を再成長することができる半導体装置の製造
方法を提供することにある。

【００２３】

【課題を解決するための手段】この発明にかかる半導体
装置の製造方法は、半導体エピタキシャル層に対してウ
エットエッチングを施して逆メサ形状のリッジ部を形成
し、この後、該リッジ部の形成時に用いた絶縁膜からな
るマスクパターンを結晶成長用マスクとして用い、該リ
ッジ部の両脇に形成された溝に新たな半導体層をエピタ
キシャル成長する際、上記絶縁膜からなるマスクパター
ンの端部をエッチングによって除去して、このマスクパ
ターンの幅を上記リッジ部の幅と近似させた後、上記リ
ッジ部に対してライトエッチングを施し、この後、新た
な半導体層をエピタキシャル成長するようにしたもので
ある。

【００２４】

【００２５】更に、この発明にかかる半導体装置の製造
方法は、半導体エピタキシャル層に対してウエットエッ
チングを施して逆メサ形状のリッジ部を形成し、次い
で、該リッジ部の両脇に新たな半導体層をエピタキシャ
ル成長する際に用いるマスクパターンを、その幅がリッ
ジ部の形成後に特定の縮小された幅に縮小できる構造に
上記半導体エピタキシャル層上に予め形成しておき、上
記ウエットエッチングによるリッジ部の形成時、リッジ
部の幅が上記マスクパターンの特定の縮小された幅に等
しくなるようにエッチングを行い、この後、上記マスク
パターンの幅を縮小し、この状態で、上記新たな半導体
層をエピタキシャル成長するようにしたものである。

【００２６】更に、この発明にかかる半導体装置の製造
方法は、半導体エピタキシャル層に対してウエットエッ
チングを施して逆メサ形状のリッジ部を形成し、次い
で、該リッジ部の両脇に形成された溝に対して新たな半
導体層をエピタキシャル成長する際に用いるマスクパタ
ーンを、半導体エピタキシャル層で構成するようにした
ものである。

【００２７】

【００２８】更に、この発明にかかる半導体装置の製造
方法は、ＡｌＧａＡｓ層を含む半導体エピタキシャル層
に対してウエットエッチングを施して逆メサ形状のリッ
ジ部を形成し、この後、該リッジ部の両脇の表面露出し
たＡｌＧａＡｓ層上にＧａＡｓ層をエピタキシャル成長
する際、該ＧａＡｓ層を成長する前に、該ＧａＡｓ層の
成長温度よりも低い温度で成長するＡｌx Ｇａ1-x Ａｓ
低温バッファ層（０≦ｘ≦１）を成長するようにしたも
のである。

【００２９】

【００３０】更に、この発明にかかる半導体装置の製造
方法は、ＡｌＧａＡｓ層を含む半導体エピタキシャル層
に対してウエットエッチングを施して逆メサ形状のリッ
ジ部を形成し、この後、該リッジ部の両脇の表面露出し
たＡｌＧａＡｓ層上にＧａＡｓ層をエピタキシャル成長
する際、このＧａＡｓ層の成長過程の初期段階におい
て、その成長を一時的に中断させるようにしたものであ
る。

【００３１】更に、この発明にかかる半導体装置の製造
方法は、ＡｌＧａＡｓ層を含む半導体エピタキシャル層
に対してウエットエッチングを施して逆メサ形状のリッ
ジ部を形成し、この後、該リッジ部の両脇に形成された
その表面にＡｌＧａＡｓ層が露出する溝に対して、Ｇａ
Ａｓ層をエピタキシャル成長する際、このＧａＡｓ層を
成長する前に、上記表面露出したＡｌＧａＡｓ層表面に
対してドライエッチングを施し、この後、該ドライエッ
チングが施されたＡｌＧａＡｓ層表面を大気中にさらす
ことなく、このＡｌＧａＡｓ層表面にＧａＡｓ層をエピ
タキシャル成長するようにしたものである。

【００３２】更に、この発明の半導体装置の製造方法
は、複数の素子が基板上に形成された状態で、その全面
に素子分離領域となる部分に開口部が形成されたレジス
トパターンを設け、該レジストパターンをマスクとして
上記複数の素子間に繋がる絶縁膜の一部を除去して該絶
縁膜に開口部を形成し、更に、この開口部が形成された
絶縁膜をマスクとして、上記絶縁膜の下部に形成されて
いる半導体エピタキシャル層をウエットエッチングして
素子間分離用の溝を形成した後、この半導体エピタキシ
ャル層のウエットエッチング時に生じた絶縁膜のひさし
部を上記レジストパターンをマスクとしたプラズマエッ
チングによって除去し、この後に、上記半導体基板及び
半導体エピタキシャル層を溝を境にして分断するように
したものである。

【００３３】更に、この発明にかかる半導体レーザ装置
は、ＡｌＧａＡｓ層を含む多層構造の半導体エピタキシ
ャル層をパターニングして逆メサ形状のリッジ部を形成
し、該リッジ部の両側に露出した上記ＡｌＧａＡｓ層上
に、ＧａＡｓ層をＡｌx Ｇａ1-x Ａｓ低温バッファ層
（０≦ｘ≦１）を介してエピタキシャル成長したもので
ある。

【００３４】

【００３５】

【００３６】

【作用】この発明においては、半導体エピタキシャル層
にウエットエッチングを施して逆メサ形状のリッジ部を
形成し、該リッジ部の両脇に形成された溝に対して新た
な半導体層をエピタキシャル成長する際に用いるマスク
パターンの幅を、上記リッジ部の両脇に新たな半導体層
をエピタキシャル成長する前に、該リッジ部の最上面の
幅に近似させた後、上記リッジ部に対してライトエッチ
ングを施すようにしたから、上記リッジ部の側部に凹部
を生ずることなく、上記リッジ部の両側に新たな半導体
エピタキシャル層を成長することができるとともに、マ
スクパターンの端部を除去する工程において過度にエッ
チング進行して、リッジ部の上面の端部が上記マスクパ
ターンの端部から露出した場合もこの端部の露出をなく
すことができ、その結果、リッジ部の両脇に半導体層を
エピタキシャル成長する際に、リッジ部の上面端部から
凸部を形成されることがなくなる。

【００３７】更に、この発明においては、半導体エピタ
キシャル層に対してウエットエッチングを施して逆メサ
形状のリッジ部を形成する際、及び、該リッジ部の両脇
に形成された溝に対して新たな半導体層をエピタキシャ
ル成長する際に用いるマスクパターンを半導体エピタキ
シャル層で構成するようにしたから、上記リッジ部の形
成時、マスクパターンと上記リッジ部を構成する半導体
エピタキシャル層との界面へのエッチングガスの侵入が
防止され、マスクパターンの下部におけるサイドエッチ
ングが生じなくなる。

【００３８】

【００３９】更に、この発明においては、ＡｌＧａＡｓ
層を含む半導体エピタキシャル層に対してウエットエッ
チングが施されて得られた逆メサ形状のリッジ部の両側
に露出するＡｌＧａＡｓ層上に、ＧａＡｓ層をエピタキ
シャル成長するに先立って、ＡｌＧａＡｓまたはＧａＡ
ｓの低温バッファ層を形成するから、アモルファス状の
ＡｌＧａＡｓまたはＧａＡｓが上記リッジ部形成時に生
じたマスクパターンのひさし部の下部にも付着し、且
つ、このアモルファス状のＡｌＧａＡｓまたはＧａＡｓ
によって上記リッジ部の両側に露出したＡｌＧａＡｓ層
表面に形成された微細な溝も埋め込むことができるた
め、上記ひさしの下部の空洞部を縮小できるとともに、
上記ＡｌＧａＡｓ層表面を平坦にすることができ、上記
リッジ部の側部に凹部を生ずることなく、上記ＧａＡｓ
層をリッジ部の両脇に均一且つ一様にエピタキシャル成
長させることができる。

【００４０】

【００４１】更に、この発明においては、ＡｌＧａＡｓ
層を含む半導体エピタキシャル層に対してウエットエッ
チングが施されて得られた逆メサ形状のリッジ部の両側
に露出するＡｌＧａＡｓ層上に、ＧａＡｓ層をエピタキ
シャル成長する際、成長過程の初期段階で成長を一時的
に中断させるため、該ＧａＡｓ結晶の再配列化が促進さ
れて単結晶化が進行し、上記リッジ部の側部に凹部を生
ずることなく、上記リッジ部の両側に、上記ＧａＡｓ層
を均一且つ一様にエピタキシャル成長させることができ
る。

【００４２】更に、この発明においては、このＧａＡｓ
層成長する前に、上記表面露出したＡｌＧａＡｓ層表面
に対してドライエッチングを施し、この後、該ドライエ
ッチングが施されたＡｌＧａＡｓ層表面を大気中にさら
すことなく、このＡｌＧａＡｓ層表面にＧａＡｓ層をエ
ピタキシャル成長するようにしたので、ＡｌＧａＡｓ層
を含む半導体エピタキシャル層をパターニングして形成
された逆メサ形状のリッジ部の両側に表面露出するＡｌ
ＧａＡｓ層上にＧａＡｓ層をエピタキシャル成長する
際、ＧａＡｓ層のエピタキシャル成長に先立って、上記
表面露出したＡｌＧａＡｓ層にドライエッチングを施
し、このドライエッチングが施されたＡｌＧａＡｓ層を
大気中にさらすことなく、ドライエッチングが行われた
環境とは異なる環境下に移行させ、この環境下において
ＡｌＧａＡｓ層上にＧａＡｓ層をエピタキシャル成長さ
せるから、エッチング工程による反応生成物による悪影
響を受けることなく、その表面が清浄化されたＡｌＧａ
Ａｓ層上にＧａＡｓ層をエピタキシャル成長することが
できる。

【００４３】更に、この発明においては、半導体基板及
び半導体エピタキシャル層の所定の部分をそれぞれの素
子の構成要素として複数の半導体素子が同一基板上に形
成された状態で、素子分離領域となる部分に開口が形成
されたレジストパターンを設け、次いで、該開口部の下
の絶縁膜を除去して該絶縁膜に開口部を形成し、この開
口が形成された絶縁膜をマスクとして半導体基板と半導
体エピタキシャル層をウエットエッチングして素子間分
離のための溝を形成する際に生じる溝上部の絶縁膜のひ
さし部を、半導体基板及び半導体エピタキシャル層を分
断する前にプラズマエッチングにより除去するようにし
たため、従来に比べて短縮した工程で半導体装置を得る
ことができ、しかも、絶縁膜の屑や絶縁膜はがれのない
信頼性に優れた半導体装置を再現性よく得ることができ
る。

【００４４】

【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による半導体レーザ
装置の構造を示す断面図であり、図において、１００は
半導体レーザ装置を示し、１はｎ型ＧａＡｓ基板であ
り、ｎ型ＡｌＧａＡｓ第１クラッド層２はｎ型ＧａＡｓ
基板１上に配設され、ｐ型ＡｌＧａＡｓ活性層３はｎ型
ＡｌＧａＡｓ第１クラッド層２上に配設され、ｐ型Ａｌ
ＧａＡｓ第２クラッド層４はｐ型ＡｌＧａＡｓ活性層３
上に配設され、ｐ型ＧａＡｓ第１キャップ層５はｐ型Ａ
ｌＧａＡｓ第２クラッド層４上に配設されている。ま
た、ｐ型ＧａＡｓ第１キャップ層５とｐ型ＡｌＧａＡｓ
第２クラッド層４とで逆メサ形状のリッジ部が形成さ
れ、該リッジ部の両脇のｐ型ＡｌＧａＡｓ第２クラッド
層４表面にはＧａＡｓ低温バッファ層３０が配設され、
該リッジ部の両脇を埋め込むように、ｎ型ＧａＡｓ電流
阻止層８，ｐ型ＧａＡｓ第２キャップ層５０が配設さ
れ、ｐ型ＧａＡｓ第１キャップ層５とｐ型ＧａＡｓ第２
キャップ層５０の上面にはｐ型ＧａＡｓコンタクト層９
が配設されている。また、ｐ型ＧａＡｓコンタクト層９
の上面及びｎ型ＧａＡｓ基板１の下面にはそれぞれｐ側
電極１０，ｎ側電極１１が配設されている。

【００４５】図４は、図１に示す半導体レーザ装置の製
造工程を示す工程別断面図であり、図において、６はＳ
ｉＮ膜パターンである。

【００４６】以下、図４に基づいて製造工程を説明す
る。先ず、図４(a) に示すように、層厚が１μｍのｎ型
ＧａＡｓ基板１上にｎ型ＡｌＧａＡｓ第１クラッド層
２，ｐ型ＡｌＧａＡｓ活性層３，ｐ型ＡｌＧａＡｓ第２
クラッド層４，ｐ型ＧａＡｓ第１キャップ層５を、それ
ぞれの層厚が、１．５μｍ，０．０５μｍ，１．５μ
ｍ，０．５μｍの層厚になるようにＭＯＣＶＤ法により
７５０°Ｃ前後の成長温度で順次結晶成長させる。次
に、ｐ型ＧａＡｓ第１キャップ層５上に熱ＣＶＤ法によ
りＳｉＮ膜を約１０００オングストロームの層厚になる
よう形成し、更に、この上にレジストを塗布し、通常の
写真製版，エッチング技術を用いて、レジストを６〜８
μｍの幅のストライプ状にパターニングした後、該レジ
ストをマスクとしてＳｉＮ膜の所定部分をＣＦ4 とＯ2
の混合ガスでｐ型ＧａＡｓ第１キャップ層５の表面が露
出するまでエッチングし、次いで、レジストを除去する
と図４(b) に示すようにＳｉＮ膜パターン６が形成され
る。次いで、このＳｉＮ膜パターン６をマスクとして、
硫酸，過酸化水素，水の混合液でｐ型ＡｌＧａＡｓ活性
層３上にｐ型ＡｌＧａＡｓ第２クラッド層４を０．２〜
０．３μｍ残す程度まで、ｐ型ＧａＡｓ第１キャップ層
５とｐ型ＡｌＧａＡｓ第２クラッド層４をエッチング
し、図４(c) に示すようにリッジ部を形成する。この
際、ＳｉＮ膜パターン６の下にもサイドエッチングが進
行するため、ＳｉＮ膜パターン６の端部に約０．８μｍ
幅のひさし６ａが生じる。次に、ｐ型ＡｌＧａＡｓ第２
クラッド層４上に基板温度を４５０℃として、層厚が５
００オングストームのＧａＡｓ低温バッファ層３０を成
長した後、基板温度を７５０℃まで上げて保持し、成長
を一時的に中断させ、熱クリーニングを施す。このＧａ
Ａｓ低温バッファ層３０の成長時、ｐ型ＡｌＧａＡｓ第
２クラッド層４の表面にアモルファス状のＧａ原子，Ａ
ｓ原子が均一に付着し、リッジ部側部、即ち、ＳｉＮ膜
６のひさし６ａの下部を埋め込むとともに、上記リッジ
部の形成時にウエットエッチングによって生じたｐ型Ａ
ｌＧａＡｓ第２クラッド層４上の微細な溝も埋め込まれ
る。また、このＧａＡｓ低温バッファ層３０の成長後の
基板温度の昇温（７５０℃）による熱クリーニングによ
り、このＧａＡｓ低温バッファ層３０を構成する上記ア
モルファス状のＧａ原子，Ａｓ原子の再配列化が進行
し、このＧａＡｓ低温バッファ層３０は単結晶で均一組
成のＧａＡｓ層となる。尚、ここでの熱クリーニングは
２０分間程度行われる。次いで、基板温度を通常のＧａ
Ａｓの成長温度である７００℃まで下げた後、図４(d)
に示すように、ｎ型ＧａＡｓ電流阻止層８とｐ型ＧａＡ
ｓ第２キャップ層５０を順次エピタキシャル成長する。
この時、リッジ部の側部、即ち、ＳｉＮ膜６の端部のひ
さし６ａの下部にも、ｎ型ＧａＡｓ電流阻止層８，ｐ型
ＧａＡｓ第２キャップ層５０が成長するとともに、これ
らの層は、上記結晶品質が良好なＧａＡｓ低温バッファ
層３０上に成長するため、その結晶品質も極めて良質の
ものとなる。尚、図８は、これらＧａＡｓ低温バッファ
層，ｎ型ＧａＡｓ電流阻止層８，ｐ型ＧａＡｓ第２キャ
ップ層５０の成長工程における基板温度と反応時間との
変化を示している。

【００４７】そして、この後、従来の製造工程と同様に
して図４(d) に示すようにＳｉＮ膜６をプラズマエッチ
ングによって除去した後、ＭＯＣＶＤ法により７５０℃
前後の成長温度で層厚２．５μｍ程度にｐ型ＧａＡｓコ
ンタクト層９を形成し、次いで、ｐ側電極１０及びｎ側
電極１１をそれぞれｐ型ＧａＡｓコンタクト層９の上面
及びｎ型ＧａＡｓ基板１の下に形成すると、図４(f) に
示す半導体レーザ装置が完成する。

【００４８】このような本実施例の半導体レーザ装置の
製造工程では、ｐ型ＡｌＧａＡｓ第２クラッド層４の表
面にＧａＡｓ低温バッファ層３０を形成するため、Ｓｉ
Ｎ膜パターン６のひさし部６ａの下にアモルファス状の
ＧａＡｓが付着して、ひさし部の下をＧａＡｓ層で埋め
込むことができ、また、ｐ型ＡｌＧａＡｓ第２クラッド
層４の表面の微細な溝も埋めることができ、このＧａＡ
ｓ低温バッファ層３０は熱クリーニング工程によって単
結晶化するため、このＧａＡｓ低温バッファ層３０上に
形成されるｎ型ＧａＡｓ電流阻止層８，ｐ型ＧａＡｓ第
２キャップ層５０の結晶品質も優れたものとなり、リッ
ジ部の側部に凹部を生ずることなく、リッジ部の両脇を
結晶品質に優れたエピタキシャル成長層で埋め込むこと
ができ、その結果、これらリッジ部とその両脇に形成さ
れたＧａＡｓ低温バッファ層３０，ｎ型ＧａＡｓ電流阻
止層８及びｐ型ＧａＡｓ第２キャップ層５０とこれらを
覆うｐ型ＧａＡｓコンタクト層９の結晶品質も優れたも
のとなり、得られる半導体レーザ装置１００はリッジ部
の両脇及びｐ型ＧａＡｓコンタクト層９の結晶品質が良
好で、且つ、ｐ側電極１０がこのｐ型ＧａＡｓコンタク
ト層９の表面に一様に接合した、装着特性及び信頼性に
優れた高性能の半導体レーザ装置を得ることができる。

【００４９】尚、上記実施例では、上記ＧａＡｓ低温バ
ッファ層３０の層厚を５００オングストロームとした
が、２００〜１０００オングストロームの範囲内であれ
ば同様の効果を得ることができ、また、成長温度を４０
０℃としたが、３００℃〜５５０℃の範囲内で調整すれ
ばよく、特に、３５０℃〜４５０℃の範囲内が特に良好
な結果を得ることができる。

【００５０】また、上記実施例では、ＧａＡｓ低温バッ
ファ層３０を成長させたが、同様にＡｌＧａＡｓ低温バ
ッファ層を成長させてもよく、この場合も、上記実施例
と同様の効果を得ることできる。

【００５１】図２は、この発明の第２の実施例による半
導体レーザ装置の構造を示す断面図であり、また、図３
は図２に示す半導体レーザ装置のリッジ部の側壁部を拡
大して示した図である。これらの図において、図１と同
一符号は同一または相当する部分を示し、基本的な装置
構造は上記第１の実施例の半導体レーザ装置１００と同
様である。本実施例の半導体レーザ装置２００は、上記
実施例のＧａＡｓ低温バッファ層３０の代わりに、２０
０オングストロームのＡｌＧａＡｓ層と５００オングス
トロームのＧａＡｓ層とを交互に５サイクルに重ねて形
成された超格子バッファ層３１で形成されている。この
超格子バッファ層３１は７００℃の基板温度で２００オ
ングストロームのＡｌＧａＡｓ層と５００オングストロ
ームのＧａＡｓ層を交互に成長させて得られたものであ
る。

【００５２】このような本実施例の半導体レーザ装置の
製造工程では、ｐ型ＡｌＧａＡｓ第２クラッド層４の表
面に２００オングストロームのＡｌＧａＡｓ層と５００
オングストロームのＧａＡｓ層が５サイクル交互に重ね
られた超格子バッファ層３１が形成され、最下層の２０
０オングストロームのＡｌＧａＡｓ層とｐ型ＡｌＧａＡ
ｓ第２クラッド層４が同一組成であるため、これらが良
好に接合し、ＳｉＮ膜６のひさし部６ａの下にも超格子
バッファ層３１を形成することができ、しかも、これら
ｐ型ＡｌＧａＡｓ第２クラッド層４と超格子バッファ層
３１との間で生じる転位もこの超格子バッファ層３１を
介して横方向に拡散するため、ｐ型ＡｌＧａＡｓ第２ク
ラッド層４の表面の局在化した酸素や微細な溝による悪
影響を受けることなく、これらの上にｎ型ＧａＡｓ電流
阻止層８，ｐ型ＧａＡｓ第２キャップ層５０をエピタシ
キシャル成長することができ、リッジ部の側部に凹部を
生ずることなく、結晶品質に優れたエピタキシャル層を
形成することができ、その結果、上記第１の実施例と同
様に、得られる半導体レーザ装置２００はリッジ部の両
脇及びｐ型ＧａＡｓコンタクト層９の結晶品質が良好
で、且つ、ｐ側電極１０がこのｐ型ＧａＡｓコンタクト
層９の表面に一様に接合した、装置特性及び信頼性に優
れた高性能の半導体レーザ装置となる。

【００５３】図５はこの発明の第３の実施例による半導
体レーザ装置の構造を示す断面図であり、また、図６は
図５に示す半導体レーザ装置の製造工程を示す工程別断
面図である。これらの図において、図１と同一符号は同
一または相当する部分を示し、３００は半導体レーザ装
置、７はレジストパターンである。

【００５４】以下、図６に基づいて製造工程を説明す
る。図６(a) 〜図６(c) までの工程は、上記第１，第２
の実施例と同様であり、図６(c) に示すように、ｐ型Ａ
ｌＧａＡｓ第２クラッド層４及びｐ型ＧａＡｓ第１キャ
ップ層５とからなるリッジ部を形成すると、リッジ部上
のＳｉＮ膜６にはひさし部６ａが形成される。次に、図
６(d) に示すように、レジストパターン７をマスクにし
てＣＦ4 を含むプラズマエッチングによってＳｉＮ膜６
のひさし部分６ａを除去し、次いで、ＳｉＮ膜６上のレ
ジストパターン７を除去した後、図６(e) に示すよう
に、リッジ部の両側に、ＭＯＣＶＤ法により基板温度を
７５０°Ｃ前後としてｎ型ＧａＡｓ電流ブロック層８と
ｐ型ＧａＡｓ第２キャップ層５０をそれぞれの層厚が
１．０μｍ，０．５μｍとなるように成長させる。次
に、ＳｉＮ膜６をＣＦ4 とＯ2 の混合ガスプラズマによ
るプラズマエッチングにて除去した後、該処理面にＭＯ
ＣＶＤ法により基板温度を７５０°Ｃ前後として層厚
２．５μｍのｐ型ＧａＡｓコンタクト層９を成長する。
この後、ｎ型ＧａＡｓ基板１の下面にｎ側電極１１を、
ｐ型ＧａＡｓコンタクト層９の上面にｐ側電極１０を形
成すると半導体レーザ装置が得られる。

【００５５】上記製造工程を経て得られた図５に示す半
導体レーザ装置３００は、図１７に示した従来の半導体
レーザ装置と層構成は同じであるが、リッジ部の両脇を
埋めるｎ型ＧａＡｓ電流阻止層８とｐ型ＧａＡｓ第２キ
ャップ層５０のリッジ部の側部に、図１７に示されるよ
うな大きな凹部は形成されていない。

【００５６】このような本実施例の半導体レーザ装置の
製造工程では、リッジ部形成のパターニング工程で生じ
たＳｉＮ膜６のひさし部６ａを、プラズマエッチングに
よって除去した後、リッジ部の両側にｎ型ＧａＡｓ電流
ブロック層８とｐ型ＧａＡｓ第２キャップ層５０を結晶
成長させるため、結晶成長時の原料ガスの供給がスムー
ズに行われ、リッジ部の側部にも良好な結晶構造を備え
た結晶を成長させることができ、その結果、リッジ部の
側部に凹部を形成することなく、半導体層（ｎ型ＧａＡ
ｓ電流ブロック層８，該ｐ型ＧａＡｓ第２キャップ層５
０）をエピタキシャル成長することができ、これらの上
にエピタキシャル成長したｐ型ＧａＡｓコンタクト層９
にｐ側電極１０が一様に接合した、装置特性及び信頼性
に優れた半導体レーザ装置を再現性良く得ることができ
る。

【００５７】尚、図７は上記実施例中の製造工程におい
て、ＳｉＮ膜６のエッチング時に過度にエッチングが進
行し、リッジ部表面の両端部でｐ型ＧａＡｓ第１キャッ
プ層５が表面露出し、この状態でｎ型ＧａＡｓ電流ブロ
ック層８とｐ型ＧａＡｓ第２キャップ層５０を結晶成長
した時の構造を示したもので、図に示すように、上記ひ
さし６ａのエッチング工程で過度にエッチングが進行す
ると、リッジ部の側部には突起部が形成されてしまい、
この後にｐ型ＧａＡｓコンタクト層９を形成すると、該
ｐ型ＧａＡｓコンタクト層９表面には凸部が形成されて
しまう。このため、上記実施例におけるＳｉＮ膜６のエ
ッチング工程後、ｐ型ＧａＡｓ第１キャップ層５の表面
露出を防止するために、酒石酸系，硫酸系，リン酸系の
いずれかのエッチャントによりウエットエッチングによ
って、リッジ部をライトエッチングし、リッジ部分を幅
方向に約０．１μｍ程度除去した後、ｐ型ＧａＡｓコン
タクト層９を成長させてもよく、この場合、リッジ部の
側部はより平坦になり（ｐ型ＧａＡｓコンタクト層９表
面がより層平坦になり）、信頼性が一層向上した半導体
レーザ装置を得ることができる。

【００５８】次に、本発明の第４の実施例による半導体
レーザ装置の製造方法を説明する。図１０は、リッジ部
導波路型半導体レーザ装置におけるリッジ部とリッジ部
の両脇を埋め込む埋込層との段差と、リッジ部及び埋込
層を覆うコンタクト層表面に生ずる段差との関係を示し
た図である。この図中の半導レーザ装置の断面図におい
て、図１と同一符号は同一または相当する部分を示して
おり、ｌ1 はリッジ部の最上部と埋込層（ｎ型ＧａＡｓ
電流ブロック層８及びｐ型ＧａＡｓ第２キャップ層５
０）との間の段差、ｌ2 はコンタクト層（ｐ型ＧａＡｓ
コンタクト層９）上で生ずる段差を示している。また、
図中、横軸は段差ｌ1 、縦軸は段差ｌ2 である。

【００５９】ところで、コンタクト層表面に大きな凸部
が生ずると、電極形成の際に、その金属膜の付着性を低
下させたり、その後の製造工程における裏面研磨プロセ
スやジャンクションダウン組立の際に、リッジ部に不要
なストレスをかけてしまい、リッジ部の損傷やレーザー
ビームの傾きにバラツキが生じ、レーザーの信頼性を低
下させてしまう。一方、上述した段差ｌ2 はコンタクト
層を厚く成長していくと次第に軽減されるが、リッジ部
上に形成するコンタクト層の層厚を大きくし過ぎるとリ
ッジ部に対するストレスが大きくなるため、通常、コン
タクト層の層厚はコスト面等も鑑みて１〜３μｍ程度に
制御されている。

【００６０】本実施例の半導体レーザ装置の製造工程
は、１〜３μｍの層厚に成長させたコンタクト層上に生
じる段差が±０．１μｍの範囲となるように、リッジ部
の高さを基準として埋込層の層厚を調整するもので、上
記第３の実施例の半導体レーザ装置の製造工程と基本的
には同じ工程からなり、リッジ部を形成した後、埋込層
であるｎ型ＧａＡｓ電流ブロック層８とｐ型ＧａＡｓ第
２キャップ層５０を成長する際、これら２層分の層厚が
リッジ部の高さよりも０．３μｍ大きくなるか、また
は、小さくなるように制御し、この後にｐ型ＧａＡｓコ
ンタクト層９を１〜３μｍの範囲に成長させている。

【００６１】このような本実施例の半導体レーザ装置の
製造工程では、その層厚とリッジ部の高さとの寸法差が
±０．３μｍとなるように、リッジ部の両脇にｎ型Ｇａ
Ａｓ電流ブロック層８とｐ型ＧａＡｓ第２キャップ層５
０からなる埋込層を形成するため、この後に、層厚が１
〜３μｍのｐ型ＧａＡｓコンタクト層９を形成した場
合、図１０に示すように、該ｐ型ＧａＡｓコンタクト層
９上のリッジ部の上部に対応する部分の凹凸差を±０．
１以下に抑えることができ、これ以降の電極形成等の製
造工程を経て得られる半導体レーザ装置は、リッジ部へ
のストレスが小さく、しかも電極の接合精度も良好な高
信頼性の半導体レーザ装置となる。

【００６２】図１１は、この発明の第５の実施例による
半導体レーザ装置の製造工程を示す工程別断面図であ
り、図において、図１と同一符号は同一または相当する
部分を示しており、３ａは多重量子井戸層構造からなる
活性層、２２はｎ型ＧａＡｓバッファ層、２３はＡｌＡ
ｓ層、２４はＡｌ0.8 Ｇａ0.2 Ａｓキャップ層、２９は
レジストパターンである。

【００６３】以下、製造工程を説明する。先ず、図１１
(a) に示すように、第１回目のＭＯＣＶＤ法によるエピ
タキシャル成長により、ｎ型ＧａＡｓ基板１上にｎ型Ｇ
ａＡｓバッファ層２２，ｎ型Ａｌ0.5 Ｇａ0.5 Ａｓ第１
クラッド層２，多重量子井戸層からなる活性層３ａ、Ｐ
型Ａｌ0.5 Ｇａ0.5 Ａｓ第２クラッド層４及びｐ型Ｇａ
Ａｓ第１キャップ層５を順次成長し、更に、このｐ型Ｇ
ａＡｓキャップ層５上に１００オングストローム程度の
層厚のＡｌＡｓ層２３と１００オングストローム程度の
層厚のＡｌ0.8 Ｇａ0.2 Ａｓキャップ層２４を順次成長
させる。ここで、Ａｌ0.8 Ｇａ0.2 Ａｓキャップ層２４
を成長させるのは、ＡｌＡｓダミー層２３が製造工程中
に潮解、風解を受けて結晶構造が破壊されるのを防止す
るためである。次に、通常の写真製版，エッチング技術
を用いて上記Ａｌ0.8 Ｇａ0.2 Ａｓキャップ層２４上に
所定幅のレジストパターン２９を形成する。次に、この
レジストパターンをマスクとして、これら基板上に形成
された多層構造のエピタキシャル層を、フッ酸中へ瞬間
的に浸漬し、ＡｌＡｓ層２３，Ａｌ0.8 Ｇａ0.2 Ａｓキ
ャップ層２４の所定領域のみを除去し、次いで、この状
態で、これら基板上に形成された多層構造のエピタキシ
ャル層をその混合比（過酸化水素水：酒石酸）が１：２
〜１：６の過酸化水素水と酒石酸の混合液中に浸漬する
と、上記レジストパターン２９からなるマスクの両側の
Ｐ型ＧａＡｓ第１キャップ層５とＰ型Ａｌ0.5 Ｇａ0.5
Ａｓ第２クラッド層４とが所定深さエッチング除去され
て、図１１(b) に示すように、該レジストパターン２９
の下部に、その最上層にＡｌＡｓ層２３とＡｌ0.8 Ｇａ
0.2Ａｓキャップ層２４とが配設されたＰ型ＧａＡｓ第
１キャップ層５とＰ型Ａｌ0.5 Ｇａ0.5 Ａｓ第２クラッ
ド層４とからなるリッジ部が形成される。このエッチン
グ工程時、レジストパターン２９の下部の上記Ｐ型Ｇａ
Ａｓ第１キャップ層５の上面に配設されたＡｌＡｓ層２
３とＡｌ0.8 Ｇａ0.2 Ａｓキャップ層２４は、上記混合
比に混合された過酸化水素水と酒石酸の混合液に全くエ
ッチングされないので、エッチングマスクとして働く。
そして、これら２層は上記Ｐ型ＧａＡｓ第１キャップ層
５に対して連続的に形成されたエピタキシャル層である
ため、ＡｌＡｓ層２３とＰ型ＧａＡｓ第１キャップ層５
間の付着強度は、Ｐ型ＧａＡｓ第１キャップ層５と従来
のエッチングマスクを構成するシリコン窒化膜やシリコ
ン酸化膜等の絶縁膜間のそれにくらべて非常に高く、こ
れらＡｌＡｓ層２３とＰ型ＧａＡｓ第１キャップ層５と
の界面にはエッチング液（過酸化水素水と酒石酸の混合
液）が侵入せず、Ｐ型ＧａＡｓ第１キャップ層５のサイ
ドエッチングが防止される。

【００６４】尚、上記ＡｌＡｓ層２３，Ａｌ0.8 Ｇａ0.
2 Ａｓキャップ層２４の除去に用いたフッ酸はＡｌＡｓ
層２３，Ａｌ0.8 Ｇａ0.2 Ａｓキャップ層２４の両者に
対してエッチング性を示す。また、上記フッ酸中へ瞬間
的な浸漬は、１〜１０秒以内の範囲で行うのが良く、こ
れらは、この範囲より長い時間浸漬すると、レジストパ
ターン２９の下部のＡｌＡｓ層２３とＡｌ0.8 Ｇａ0.2
Ａｓキャップ層２４にも、エッチングが進行していく恐
れがあるためである。

【００６５】次に、上記レジストパターン２９を除去
し、上記リッジ部の最上面にＡｌＡｓ層２３とＡｌ0.8
Ｇａ0.2 Ａｓキャップ層２４とが配設された状態で、基
板全面にわたって第２のエピタキシャル成長を行うと、
図１１(c) に示すように、上記リッジ部の両側にｎ型Ｇ
ａＡｓ電流ブロック層８が成長し、同時に、上記リッジ
部の上部にもｎ型ＧａＡｓ層８ａが形成される。次に、
このままの状態で、これらをフッ酸に約３分以上浸漬す
ると、図１１(d) に示すように、リッジ部のＡｌＡｓ層
２３とＡｌ0.8 Ｇａ0.2 Ａｓキャップ層２４はＰ型Ｇａ
Ａｓ第１キャップ層５上から除去され、Ｐ型ＧａＡｓ第
１キャップ層５上に形成されていたｎ型ＧａＡｓ層も、
これらＡｌ0.8 Ｇａ0.2 Ａｓキャップ層２４，Ｐ型Ｇａ
Ａｓ第１キャップ層５上とともに除去される。次に、第
３のエピタキシャル成長により、上記リッジ部と上記ｎ
型ＧａＡｓ電流ブロック層８を覆うように、Ｐ型ＧａＡ
ｓコンタクト層９を形成し、そして、この後、該Ｐ型Ｇ
ａＡｓコンタクト層９上にｐ側電極１０、ｎ型ＧａＡｓ
基板１の裏面にｎ側電極１１を形成すると、図１１(e)
に示す半導体レーザ装置が完成する。

【００６６】図１２は、上記図１１(d) に示す工程、即
ち、リッジ部形成後の成長層をフッ酸に浸漬してリッジ
部上部のｎ型ＧａＡｓ８ａを除去する工程における、ｎ
型ＧａＡｓ８ａの除去程度（フッ酸浸漬時間と除去確率
の関係）を示した図であり、図において、横軸はフッ酸
への浸漬時間（分），縦軸は２インチ径ウエハ面内に４
μｍと８μｍ幅に形成したそれぞれの幅のリッジ部スト
ライプ５０本づつについて、フッ酸への浸漬によってリ
ッジ部上のＧａＡｓ層が完全に除去された（リフトオフ
された）リッジ部の本数の確率を示したものである。図
から分かるように、３分以上浸漬することによって、リ
ッジ部上のｎ型ＧａＡｓ８ａは完全にリフトオフされる
ことが分かる。

【００６７】このような本実施例の半導体レーザ装置の
製造方法では、第１のエピタキシャル成長時、ｐ型Ｇａ
Ａｓキャップ層５上に層厚の薄いＡｌＡｓ層２３とＡｌ
0.8Ｇａ0.2 Ａｓキャップ層２４が同時に成長している
ため、ＡｌＡｓ層２３とＡｌ0.8 Ｇａ0.2 Ａｓキャップ
層２４上に所定幅のレジトパターン２９を設け、このレ
ジストパターン２９をマスクとして上記ＡｌＡｓ層２３
とＡｌ0.8 Ｇａ0.2 Ａｓキャップ層２４を選択的にエッ
チングし、所定幅に成形されたＡｌＡｓ層２３とＡｌ0.
8 Ｇａ0.2 Ａｓキャップ層２４とからなるパターンをマ
スクにして、上記第１のエピタキシャル成長によって得
られたＰ型Ａｌ0.5 Ｇａ0.5 Ａｓ第２クラッド層４，ｐ
型ＧａＡｓ第１キャップ層５の所定領域にエッチングを
施してリッジ部を形成するため、このエッチング時、Ａ
ｌＡｓ層２３とｐ型ＧａＡｓ第１キャップ層５の界面が
結晶構造によって強固に付着していることから、この部
分にはエッチングが進行せず、その結果、第２のエピタ
キシャル成長工程において、リッジ部の側部に凹部を生
ずることなくｎ型ＧａＡｓ電流ブロック層８をリッジ部
の両脇に平坦に形成することができる。また、リッジ部
の最上部にあるＡｌＡｓ層２３とＡｌ0.8 Ｇａ0.2 Ａｓ
キャップ層２４もフッ酸への浸漬によって簡単に除去で
きるため、この上に、ｐ型ＧａＡｓコンタクト層９を平
坦に形成でき、ｐ側電極１０がこのｐ型ＧａＡｓコンタ
クト層９に一様に接合した、装置特性及び信頼性に優れ
た高性能な半導体レーザを再現性良く得ることができ
る。

【００６８】尚、上記実施例ではＡｌ0.8 Ｇａ0.2 Ａｓ
キャップ層２４のＡｌ組成比を０．８としたが、これは
０．５以上であれば同様の結果を得ることができる。

【００６９】図１３は、この発明の第６の実施例による
半導体レーザ装置の製造工程を示す工程別断面図であ
り、図において、図１と同一符号は同一または相当する
部分を示しており、２５はシリコン窒化膜パターン、２
６はシリコン酸化膜パターンである。

【００７０】以下、製造工程を説明する。先ず、上記第
１の実施例のＰ型ＡｌＧａＡｓ活性層３の代わりに、層
厚が１００オングストローム程度のＡｌＧａＡｓ層とＧ
ａＡｓ層とを交互に積層し、量子井戸構造を複数形成し
た多重量子井戸構造からなる活性層３ａを成長させる以
外は、上記第１の実施例と同様にして第１のエピタキシ
ャル成長を行い、ｎ型ＧａＡｓ基板１上に、ｎ型ＡｌＧ
ａＡｓ層第１クラッド層２，多重量子井戸構造からなる
活性層３ａ，Ｐ型ＡｌＧａＡｓ層第２クラッド層４及び
Ｐ型ＧａＡｓ第１キャップ層５を７５０°Ｃ前後の成長
温度で順次結晶成長させた後、図１３(a) に示すよう
に、上記Ｐ型ＧａＡｓ第１キャップ層５の上面に所定幅
のシリコン窒化膜パターン２５を配設する。次に、図１
３(b) に示すように、上記シリコン窒化膜パターン２５
を覆い、且つ、その両側が該シリコン窒化膜パターン２
５の端部から均等にはみ出るように、シリコン酸化膜パ
ターン２６を形成する。そして、この後、これらシリコ
ン窒化膜パターン２５とシリコン酸化膜パターン２６を
マスクとして、上記Ｐ型ＡｌＧａＡｓ層第２クラッド層
４とＰ型ＧａＡｓ第１キャップ層５に対して、硫酸，過
酸化水素，水の混合液でウエットエッチングを施し、図
１３(c) に示すように、多重量子井戸構造からなる活性
層３ａ上にｐ型ＡｌＧａＡｓ第２クラッド層４が０．２
〜０．３μｍ残る状態に、上記Ｐ型ＡｌＧａＡｓ第２ク
ラッド層４とＰ型ＧａＡｓ第１キャップ層５からなるリ
ッジ部を形成する。ここで、このウエットエッチング
は、リッジ部の幅がシリコン窒化膜パターン２５の幅と
同じか又は若干小さくなるまで行う。尚、これらの工程
において、上記シリコン窒化膜パターン２５の幅は、予
めその形成時に、形成するリッジ部の高さと幅とを考慮
して決定しておく。次に、この状態で、フッ酸系のエッ
チング液を用いて、これらシリコン窒化膜パターン２５
とシリコン酸化膜パターン２６とにエッチングを施す
と、図１３(d) に示すように、上記シリコン窒化膜パタ
ーン２５がリッジ部の上部に残ったまま、シリコン酸化
膜パターン２６のみが除去される。これは、シリコン酸
化膜のフッ酸系のエッチング液に対するエッチングレー
トが、シリコン窒化膜のそれよれも１０倍以上速いこと
を利用している。次に、図１３(e) に示すように、上記
リッジ部の上部に残されたシリコン窒化膜パターン２５
をマスクとして、ｎ型ＧａＡｓ電流ブロック層８の埋込
み成長を行う。そして、この後、Ｐ型ＧａＡｓコンタク
ト層９を成長させると、図１１(e) に示した上記第５の
実施例の半導体レーザ装置と同じ構造の半導体レーザ装
置が得られる。

【００７１】このような本実施例の半導体レーザ装置の
製造方法では、第１のエピタキシャル成長によって得ら
れた成長層の最上部に形成されたＰ型ＧａＡｓ第１キャ
ップ層５の上面に、所定幅のシリコン窒化膜パターン２
５と、該シリコン窒化膜パターン２５を覆い、且つ、そ
の両側端部が該シリコン窒化膜パターン２５の終端部か
ら均等にはみ出る所定幅を有するシリコン酸化膜パター
ン２６とを配設し、これらシリコン窒化膜パターン２５
とシリコン酸化膜パターン２６とをマスクとして、上記
第１のエピタキシャル成長によって得られた成長層を、
得られるリッジ部の幅が上記シリコン窒化膜パターン２
５の幅と同じか、或いは、それより若干小さくなるよう
にエッチングし、この後、シリコン酸化膜パターン２６
のみを除去してから、リッジ部の両側にｎ型ＧａＡｓ電
流ブロック層８を成長するようにしたため、リッジ部形
成後、シリコン酸化膜パターン２６を除去するだけで、
容易にマスクの幅とリッジ部の幅を近似させることがで
き、その結果、図１１(e)に示した上記第５の実施例の
半導体レーザ装置と同様の構造のｐ側電極１０がｐ型Ｇ
ａＡｓコンタクト層９に一様に接合した、装置特性及び
信頼性に優れた高性能な半導体レーザを得ることができ
る。

【００７２】図１４は、この発明の第７の実施例による
半導体レーザ装置の製造工程を示す工程別断面図であ
り、図において、図１と同一符号は同一または相当する
部分を示しており、２７，２７ａはシリコン窒化膜パタ
ーン、２８はレジストパターンである。

【００７３】以下、製造工程を説明する。先ず、上記第
６の実施例と同様にして、ｎ型ＧａＡｓ基板１上に、第
１のエピタキシャル成長により、ｎ型ＡｌＧａＡｓ層第
１クラッド層２，多重量子井戸構造からなる活性層３
ａ，Ｐ型ＡｌＧａＡｓ層第２クラッド層４及びＰ型Ｇａ
Ａｓ第１キャップ層５を順次成長させた後、図１４(a)
に示すように、所定幅のシリコン窒化膜パターン２７を
形成する。次に、図１４(b) に示すように、このシリコ
ン窒化膜パターン２７上に、該シリコン窒化膜パターン
２７よりその幅が小さいレジストパターン２８を、該レ
ジストパターン２８の両側端部から上記シリコン窒化膜
パターン２７が均等にはみ出るように形成する。次に、
上記シリコン窒化膜パターン２７をマスクとして上記Ｐ
型ＡｌＧａＡｓ層第２クラッド層４とＰ型ＧａＡｓ第１
キャップ層５に対して、上記第６の実施例と同様にして
ウエットエッチングを施し、図１４(c) に示すように、
これらＰ型ＡｌＧａＡｓ層第２クラッド層４とＰ型Ｇａ
Ａｓ第１キャップ層５の所定領域にリッジ部を形成す
る。この時、リッジ部の幅はレジストパターン２８の幅
と同じか、或いは若干小さくなる様にする。次に、図１
４(d) に示すように、上記レジストパターン２８をマス
クにして上記シリコン窒化膜パターン２７の端部をエッ
チング除去し、リッジ部の幅とほぼ同様の幅を有するシ
リコン窒化膜パターン２７ａを形成する。次に、上記レ
ジストパターン２８を上記シリコン窒化膜パターン２７
ａ上から全面除去した後、この状態で、リッジ部の両脇
にｎ型ＧａＡｓ電流ブロック層８をエピタキシャル成長
した後、上記シリコン窒化膜パターン２７ａを除去し、
リッジ部と該ｎ型ＧａＡｓ電流ブロック層８上にＰ型Ｇ
ａＡｓコンタクト層９をエピタキシャル成長すると、図
１１(e) に示した、上記第５の実施例の半導体レーザ装
置と同じ構造の半導体レーザ装置が得られる。

【００７４】このような本実施例の半導体レーザ装置の
製造方法では、第１のエピタキシャル成長によって得ら
れた成長層の最上部に形成されたＰ型ＧａＡｓ第１キャ
ップ層５の上面に、所定幅のシリコン窒化膜パターン２
７を形成し、次いで、該シリコン窒化膜パターン２７よ
りその幅が小さいレジストパターン２８を、その両端か
ら上記シリコン窒化膜パターン２７が均等にはみ出るよ
うに、該シリコン窒化膜パターン２７上に配設し、この
状態で、上記第１のエピタキシャル成長によって得られ
た成長層にウエットエッチングを施して、得られるリッ
ジ部の幅が上記レジストパターン２８の幅と同じか、或
いは、それより若干小さくなるようにエッチングし、こ
の後、上記レジストパターン２８をマスクとして上記シ
リコン窒化膜パターン２７の端部にエッチングを施し
て、この端部を除去してから、リッジ部の両側にｎ型Ｇ
ａＡｓ電流ブロック層８をエピタキシャル成長するよう
にしたので、マスクの幅とリッジ部の幅を近似させた状
態で、リッシ部の両脇にｎ型ＧａＡｓ電流ブロック層８
を成長させることができ、この後、リッジ部とｎ型Ｇａ
Ａｓ電流ブロック層８上にｐ型ＧａＡｓコンタクト層９
をエピタキシャル成長することにより、図１１(e) に示
した上記第５の実施例の半導体レーザ装置と同様の構造
のｐ側電極１０がｐ型ＧａＡｓコンタクト層９に一様に
接合した、装置特性及び信頼性に優れた高性能な半導体
レーザを得ることができる。

【００７５】尚、本実施例による製造工程は、上記第３
の実施例の製造工程と、リッジ部形成後に、シリコン窒
化膜パターンの端部をエッチング除去する点は、同じで
あるが、上記第３の実施例では、レジストパターン７の
下部のシリコン窒化膜パターン６の端部をプラズマエッ
チングを用いてサイドエッチングしなければならず、本
実施例の製造工程では、レジストパターン２８をマスク
した通常のウエットエッチング等のエッチング技術によ
って、シリコン窒化膜パターン２７の端部を除去するこ
とができるため、上記第３の実施例に比べて作業が簡単
である。また、リッジ部の幅を、予めサイドエッチング
がなされることを前提として、レジストパターン２８の
幅に合わせるようにエッチングを行うため、その寸法精
度も向上する。

【００７６】図１５はこの発明の第８の実施例による半
導体装置を製造するＭＯＣＶＤ装置の構成図であり、こ
の装置は結晶成長反応専用のＭＯＣＶＤチャンバ５３と
気相エッチング専用の電子サイクロトロンチャンバ４８
を有し、これらの間にウエハを水素雰囲気下に搬送する
搬送路４５を設けたものである。

【００７７】次に、動作を説明する。先ず、窒素で内部
が充たされたウエハ収納庫４１内に複数のウエハが収納
されており、ターボモレキュラーポンプ（以下、ＴＭＰ
と称す）４２によりウエハ収納庫４１内の窒素を吸引し
て、該ウエハ収納庫４１内は真空状態となる。この後、
ＴＭＰ４２によりウエハ収納庫４１に水素を導入し、ゲ
ートバルブ４３を開ける。この時、ウエハ収納庫４１と
電子サイクロトロンプラズマチャンバ（以下、ＥＣＲプ
ラズマチャンバと称す。）４８との間及びＥＣＲプラズ
マチャンバ４８とＭＯＣＶＤチャンバ５３との間でウエ
ハを自動搬送するウエハ搬送路４５、及びロードロック
システム５５の内部は予め水素で充たされている。そし
て、昇降可能なウエハ支持具４４が上昇して、ウエハ収
納庫４１内のウエハを一枚取り出し、ウエハ搬送路４５
によりＥＣＲプラズマチャンバ４８内にウエハが自動搬
送される。次いで、その上部にエッチングガス供給口４
６とマイクロ波照射口４７，その側部に磁気コイル４９
及びその下部に昇降可能な反応台５０ａを備えたＥＣＲ
プラズマチャンバ４８内でウエハに対してドライエッチ
ングが施される。次いで、ＥＣＲプラズマチャンバ４８
から取り出されたウエハはＥＣＲプラズマチャンバ４８
とＭＯＣＶＤチャンバ５３との間のウエハ搬送路４５に
よってＭＯＣＶＤチャンバ５３内に自動搬送される。そ
して、その上部に有機金属化合物からなる原料ガスが供
給される原料ガス供給口５２，その下部に反応台５０ｂ
を備えたＭＯＣＶＤチャンバ５３内でウエハ上への結晶
成長反応が施される。次いで、ＭＯＣＶＤチャンバ５３
から取り出されたウエハはウエハ搬送路４５によりウエ
ハ収納庫５４に収納される。このようにして、ウエハ収
納庫４１内に収納された複数のウエハは、１枚ずつロー
ドロックシステム５５内に取り出され、順次、ドライエ
ッチング及び結晶成長反応が施され、ウエハ収納庫５４
に収容される。

【００７８】以下、この反応装置を用いた半導体レーザ
装置の製造工程を説明する。この製造工程は、上記第３
の実施例のリッジ部形成工程の後、ｎ型ＧａＡｓ基板
１、即ち、ウエハを上記反応装置のウエハ収納庫４１内
に収納し、上述した動作に基づいて表面露出したｐ型Ａ
ｌＧａＡｓ第２クラッド層４表面に対してＥＣＲプラズ
マチャンバ４８にて水素プラズマによるプラズマエッチ
ングを施し、この表面処理されたｐ型ＡｌＧａＡｓ第２
クラッド層４表面をウエハ搬送路４５により水素雰囲気
下で大気にさらすことなくＭＯＣＶＤチャンバ５３内に
移送させ、この表面にｎ型ＧａＡｓ電流ブロック層８と
ｐ型ＧａＡｓ第２キャップ層５０を結晶成長させた後、
上記第３の実施例と同様にｐ型ＧａＡｓコンタクト層９
及びｐ側及びｎ側電極１０，１１を形成するものであ
る。図１６は、このようにして得られた半導体レーザ装
置におけるｐ型ＡｌＧａＡｓ第２クラッド層４とｎ型Ｇ
ａＡｓ電流ブロック層８におけるＳＩＭＳによる酸素濃
度のプロファイルを示した図であり、図に示すように、
これら２層の界面には従来のような酸素の局在現象は発
生しなくなる。

【００７９】このような本実施例の半導体レーザ装置の
製造工程では、リッジ部形成後のｐ型ＡｌＧａＡｓ第２
クラッド層４の表面をＥＣＲプラズマチャンバ４８にて
水素プラズマでエッチングした後、該表面を大気中にさ
らすことなく、結晶成長専用のチャンバ内に移送し、該
表面にｎ型ＧａＡｓ電流ブロック層８とｐ型ＧａＡｓ第
２キャップ層５０を形成するため、ｐ型ＡｌＧａＡｓ第
２クラッド層４とｎ型ＧａＡｓ電流ブロック層８との間
には酸素が局在せず、この部分での漏れ電流の発生を抑
制することができ、また、ｎ型ＧａＡｓ電流ブロック層
８とｐ型ＧａＡｓ第２キャップ層５０の結晶品質も向上
するため、上記第３の実施例の製造工程によって得られ
る半導体レーザ素子に比べて、装置特性が一層向上した
高性能の半導体レーザ装置を得ることができる。

【００８０】尚、上記実施例では、プラズマエッチング
用のエッチングチャンバを示したが、ＭＯＣＶＤチャン
バを２つ並設して、一方を気相エッチング用チャンバと
して用い、ＨＣｌ，Ｃｌ2 またはＨ2 Ｓ等のガスを用い
てｐ型ＡｌＧａＡｓ第２クラッド層４表面を気相エッチ
ングしてもよく、また、ＥＣＲプラズマチャンバ４８を
反応性イオンエッチングチャンバ（以下、ＲＩＥチャン
バと称す。）に変えて、ｐ型ＡｌＧａＡｓ第２クラッド
層４表面にイオンビームエッチングを施してもよく、こ
の場合も上記実施例と同様の効果を得ることができる。

【００８１】図９は、この発明の第９の実施例による同
一の半導体基板上に複数のｐ型ＩｎＰ系リッジ部光導波
路型半導体レーザ素子を形成し、各素子間を分離して個
々の半導体レーザ装置を製造する際の、素子間分離工程
を示す工程別断面図であり、図において、１２はｐ型Ｉ
ｎＰ基板であり、該ｐ型ＩｎＰ基板１２にはリッジ部２
２が形成され、該リッジ部２２内にはアンドープＩｎＧ
ａＡｓＰ活性層１４が形成され、該リッジ部２２の両脇
のｐ型ＩｎＰ基板１２の表面には、ＩｎＰ系半導体エピ
タキシャル層１３が形成され、該リッジ部２２の上面の
一部からリッジ部２２を形成する溝及びＩｎＰ系半導体
エピタキシャル層１３の表面に向けてＳｉＯ2 膜１５が
形成されている。また、該ＳｉＯ2 膜１５とリッジ部２
２の上面の一部を覆うようにｎ側電極１６が配設されて
いる。尚、図中１８はｐ型ＩｎＰ基板１２とＩｎＰ系半
導体エピタキシャル層１３との界面、１７はレジストを
示し、１９，２０は隣接する素子部を示している。

【００８２】以下、素子間分離工程を説明する。半導体
レーザ素子１９，２０を分離するためには、まず、ｐ型
ＩｎＰ基板１２上に、ＩｎＰ系半導体エピタキシャル層
１３を形成し、これらの所定の部分を構成要素として複
数の素子が形成された状態で、基板１２全面に対してレ
ジスト１７を塗布し、素子間に約５μｍの幅のストライ
プパターンを形成した後、該レジスト１７をマスクとし
て図１６(a) に示すように、開口部のＳｉＯ2 膜１５を
ＩｎＰ系半導体エピタキシャル層１３の表面が露出する
までエッチングする。次いで、図１６(b) に示すように
ＳｉＯ2 膜１５をマスクとして、塩酸を含むエッチング
液でｐ型ＩｎＰ基板１２とＩｎＰ系半導体エピタキシャ
ル層１３とをウエットエッチングし、これらの界面１８
を越える溝を形成する。ここで、形成された溝の淵には
サイドエッチングによって約２μｍの長さのＳｉＯ2 膜
１５のひさし１５ａが形成される。次いで、このひさし
１５ａを除去するため、図１６(c) に示すように、レジ
スト１７をマスクにして、ＣＦ4 によるプラズマエッチ
ングを行い、ＳｉＯ2 膜１５のひさし部分のみを除去す
る。そして、この後、物理的にこの溝部分においてｐ型
ＩｎＰ基板１２とＩｎＰ系半導体エピタキシャル層１３
とを分断して、半導体レーザ素子１９，２０を互いに分
離する。

【００８３】このような本実施例の半導体レーザ装置の
製造工程では、従来のように、ＳｉＯ2 膜１５のひさし
部分１５ａを除去するために、再度、この上にレジスト
塗布，写真製版を行って該ひさし部分１５ａを除去する
ための新たなレジストパターンの形成を行う必要がない
ため、素子間分離工程を短縮することができ、また、ひ
さし部分１５ａの除去はＣＦ4 を用いたプラズマエッチ
ングで選択的に行なわれるので、素子分離溝が数μｍの
細い溝であっても精度を低下させることなくひさし部分
１５ａのみを除去することができ、その結果、信頼性が
向上した半導体レーザ装置を効率よく製造することがで
きる。

【００８４】尚、上記第１〜第８の実施例においては、
ＧａＡｓ基板上にＡｌＧａＡｓ系材料の結晶層を成長さ
せた発振波長が０．７〜０．９μｍ帯半導体レーザ装置
を例にとって説明したが、ｐ型ＩｎＰ基板上にＩｎＧａ
ＡｓＰ系材料の結晶層を成長させた発振波長１μｍ帯の
半導体レーザ装置や、ＧａＡｓ基板を用いたＩｎＧａＡ
ｌＰ系の材料の結晶層を成長させた発振波長０．５〜
０．７μｍ帯の半導体レーザ装置であっても同様の効果
を得ることができる。

【００８５】また、上記実施例では何れも半導体レーザ
装置について説明したが、本発明は多層構造の半導体エ
ピタキシャル層をパターニングして、逆メサ形状のリッ
ジ部を形成し、この後、該リッジ部の両側に第２のエピ
タキシャル層を再成長し、更に、リッジ部とこの第２の
エピタキシャル層上に第３のエピタキシャル層を成長す
る工程を含んで得られる多の半導体装置の製造工程にも
適用できることは言うまでもない。

【００８６】

【発明の効果】この発明によれば、半導体エピタキシャ
ル層に対してウエットエッチングを施して逆メサ形状の
リッジ部を形成し、この後、該リッジ部の形成時に用い
た絶縁膜からなるマスクパターンを結晶成長用マスクと
して用い、該リッジ部の両脇に新たな半導体層をエピタ
キシャル成長する際、上記絶縁膜からなるマスクパター
ンの端部をエッチングによって除去して、このマスクパ
ターンの幅を上記リッジ部の幅と近似させた後、リッジ
部の端部をライトエッチングするようにし、この後、上
記新たな半導体層をエピタキシャル成長するようにした
ので、このエピタキシャル成長時、反応ガスが上記リッ
ジ部の両脇で均一に拡がることから、成長する半導体層
のリッジ部の側部には凹部が形成されず、平坦な半導体
エピタキシャル層をリッジ部の両脇に成長させることが
でき、その結果、装置特性に優れ、しかも電極剥がれ等
がなく信頼性に優れた半導体装置を再現性よく得ること
ができる効果があるとともに、上記マスクパターンの端
部を除去する工程において過度にエッチング進行して、
リッジ部の上面の端部が上記マスクパターンの端部から
露出した場合も、この端部の露出を無くすことができ、
その結果、リッジ部の両脇に半導体層をエピタシキャル
成長する際に、リッジ部の上面端部から凸部を形成され
ることが無くなり、これらリッジ部と該リッジ部の両脇
に成長した半導体エピタキシャル層上に成長する半導体
エピタキシャル層の表面を一層平坦にすることができ、
得られる半導体装置の信頼性を一層向上することができ
る効果がある。

【００８７】

【００８８】更に、この発明によれば、半導体エピタキ
シャル層に対してウエットエッチングを施して逆メサ形
状のリッジ部を形成し、次いで、該リッジ部の両脇に新
たな半導体層をエピタキシャル成長する際に用いるマス
クパターンを、その幅がリッジ部の形成後に縮小できる
構造に、上記半導体エピタキシャル層上に形成しておく
ようにしたので、リッジ部形成後マスクの端部を除去し
てから、上記新たな半導体層をエピタキシャル成長する
ことができ、しかも、該リッジ部の幅は、上記ウエット
エッチング時に、サイドエッチングされることを前提と
して、上記リッジ部形成後に縮小されるマスクパターン
の幅と同等と或いはそれより小さくなるように形成され
るため、上記と同様に、リッジ部の側部に凹部を形成す
ることなく、平坦な半導体エピタキシャル層をリッジ部
の両脇に成長させることができるとともに、装置の寸法
精度が高くなり、その結果、装置特性並びに信頼性に優
れた半導体装置をより一層再現性よく得ることができる
効果がある。

【００８９】更に、この発明によれば、半導体エピタキ
シャル層に対してウエットエッチングを施して逆メサ形
状のリッジ部を形成し、次いで、該リッジ部の両脇に新
たな半導体層をエピタキシャル成長する際に用いるマス
クパターンを、半導体エピタキシャル層で構成するよう
にしたので、上記リッジ部の形成時、上記半導体エピタ
キシャル層はマスクパターンとの界面へのエッチング液
の浸透が殆ど無くなり、サイドエッチング自体を防止す
ることができ、このため、リッジ部の側部には全く凹部
や空洞部が形成されず、該リッジ部の両脇に上記新たな
半導体層をその表面が平坦になるようにエピタキシャル
成長することができ、その結果、上記と同様に、装置特
性並びに信頼性に優れた半導体装置を再現性よく得るこ
とができる効果がある。

【００９０】

【００９１】更に、この発明によれば、ＡｌＧａＡｓ層
を含む半導体エピタキシャル層に対してウエットエッチ
ングを施して逆メサ形状のリッジ部を形成し、この後、
該リッジ部の両脇に表面露出したＡｌＧａＡｓ層上にＧ
ａＡｓ層をエピタキシャル成長するに先立って、上記Ａ
ｌＧａＡｓ層上に上記ＧａＡｓエピタキシャル成長層の
成長温度よりも低い温度で成長するＡｌx Ｇａ1-x Ａｓ
低温バッファ層（０≦ｘ≦１）を上記表面露出したＡｌ
ＧａＡｓエピタキシャル層上に成長するようにしたの
で、アモルファス状のＡｌＧａＡｓまたはＧａＡｓがリ
ッジ部のマスクのひさし部の下部に付着し、且つ、これ
らアモルファス状のＡｌＧａＡｓまたはＧａＡｓがＡｌ
ＧａＡｓエピタキシャル層上にその表面の微細な溝や局
在化した酸素による凹凸を平坦化するように付着するた
め、ひさしの下部の空洞を埋めることができるととも
に、ＡｌＧａＡｓエピタキシャル層表面を平坦にするこ
とができ、その結果、装置特性に優れ、しかも電極剥が
れ等がなく信頼性が向上した半導体装置を得ることがで
きる効果がある。

【００９２】

【００９３】更に、この発明によれば、ＡｌＧａＡｓ層
を含む半導体エピタキシャル層に対してウエットエッチ
ングを施して逆メサ形状のリッジ部を形成し、この後、
該リッジ部の両脇に表面露出したＡｌＧａＡｓ層上にＧ
ａＡｓ層をエピタキシャル成長する際、該成長過程の初
期段階において成長を一時的に中断させるようにしたの
で、ＧａＡｓ結晶の再配列化が促進されて単結晶化し、
その結果、リッジ部の両脇のＧａＡｓエピタキシャル成
長層の結晶品質が向上し、得られる半導体装置の装置特
性を向上することかできる効果がある。

【００９４】更に、この発明によれば、半導体基板及び
半導体エピタキシャル層の所定の部分をそれぞれの素子
の構成要素として複数の半導体素子が同一基板上に形成
され、これら複数の素子を個々の素子毎に分離して個々
の半導体装置を得る際、複数の素子が基板上に形成され
た状態で、全面に素子分離領域となる部分に開口が形成
されたレジストパターンを設け、該レジストパターンを
マスクとして上記開口部の下の絶縁膜を除去して該絶縁
膜に開口部を形成し、この開口が形成された絶縁膜をマ
スクとして、半導体基板と半導体エピタキシャル層をウ
エットエッチングして素子間を分離するための溝を形成
し、次いで、このウエットエッチングによって生じた溝
上部の絶縁膜のひさし部を上記レジストパターンをマス
クとしたプラズマエッチングによって除去し、この後
に、半導体基板及び半導体エピタキシャル層を溝を境に
分断するようにしたので、従来に比べて短縮した工程で
絶縁膜の屑や絶縁膜剥がれのない信頼性が向上した半導
体装置を効率良く製造できる効果がある。

【００９５】更に、この発明によれば、ＡｌＧａＡｓ層
を含む半導体エピタキシャル層に対してウエットエッチ
ングを施して逆メサ形状のリッジ部を形成し、この後、
該リッジ部の両脇に表面露出したＡｌＧａＡｓ層上にＧ
ａＡｓ層をエピタキシャル成長する際、このＧａＡｓ層
を成長するに先立って、上記ＡｌＧａＡｓ層表面に対し
てドライエッチングを施し、この後、該表面処理された
ＡｌＧａＡｓ層表面を大気中にさらすことなく、上記ド
ライエッチングが行われた環境とは異なる環境に移し、
この状態でこの表面にＧａＡｓ層をエピタキシャル成長
するようにしたので、上記エッチング工程による反応生
成物の影響を受けることなく、表面が清浄化されたＡｌ
ＧａＡｓエピタキシャル層表面に結晶品質の優れたＧａ
Ａｓ層を再成長させることができ、その結果、装置特性
及び信頼性が向上し高性能の半導体装置を得ることがで
きる効果がある。

【００９６】更に、この発明の半導体レーザ装置によれ
ば、逆メサ形状のリッジ部の両側に露出したＡｌＧａＡ
ｓエピタキシャル層とＧａＡｓエピタキシャル層からな
る電流ブロック層との間に、Ａｌx Ｇａ1-x Ａｓ低温バ
ッファ層（０≦ｘ≦１）が設けられているので、電流ブ
ロック層の結晶性及び電極の接合性が良好となり、その
結果、装置特性及び信頼性を向上できる効果がある。

【００９７】

【図面の簡単な説明】

【図１】この発明の一実施例による半導体レーザ装置の
構造を示す断面図。

【図２】この発明の第２の実施例による半導体レーザ装
置の構造を示す断面図。

【図３】図２に示す半導体レーザ装置のリッジ部の側壁
部を拡大して示した電子顕微鏡写真のスケッチ図。

【図４】図１に示す半導体レーザ装置の製造工程を示す
工程別断面図。

【図５】この発明の第３の実施例による半導体レーザ装
置の構造を示す断面図。

【図６】図５に示す半導体レーザ装置の製造工程を示す
工程別断面図。

【図７】図６の示す半導体レーザ装置の製造工程におけ
るＳｉＮ膜のひさしをエッチングする工程で、過度にＳ
ｉＮ膜を除去したときに生ずる不具合の状態を示す断面
図。

【図８】図４に示す半導体レーザ装置の製造工程におけ
るＧａＡｓ低温バッファ層，ｎ型ＧａＡｓ電流ブロック
層，ｐ型ＧａＡｓ第２キャップ層の形成工程における基
板温度と反応時間との関係を示す図。

【図９】この発明の第９の実施例による同一の半導体基
板上に複数のｐ型ＩｎＰ系リッジ部光導波路型半導体レ
ーザ素子を形成し、各素子間を分離して個々の半導体レ
ーザ装置を製造する際の素子間分離工程を示す工程別断
面図。

【図１０】リッジ部導波路型半導体レーザ装置における
リッジ部高さとリッジ部の両脇を埋め込む埋込層との段
差と、リッジ部及び埋込層を覆うコンタクト層表面の段
差との関係を示した図。

【図１１】この発明の第５の実施例による半導体レーザ
装置の製造工程を示す工程別断面図である。

【図１２】図１１で示す製造工程のリッジ部形成後のリ
ッジ部の上部に成長したｎ型ＧａＡｓ層８ａを除去する
工程における、フッ酸浸漬時間とｎ型ＧａＡｓ層８ａの
除去程度の関係を示した図である。

【図１３】この発明の第６の実施例による半導体レーザ
装置の製造工程を示す工程別断面図である。

【図１４】この発明の第７の実施例による半導体レーザ
装置の製造工程を示す工程別断面図である。

【図１５】この発明の第８の実施例による半導体装置製
造用のＭＯＣＶＤ装置の構成図である。

【図１６】図１５に示すＭＯＣＶＤ装置を用いて製造さ
れた半導体レーザ装置のｐ型ＡｌＧａＡｓ第２クラッド
層とｎ型ＧａＡｓ電流ブロック層のＳＩＭＳによる酸素
濃度プロファイルを示した図である。

【図１７】従来の半導体レーザ装置の構造を示す断面
図。

【図１８】図１７に示す従来の半導体レーザ装置の製造
工程を示す工程別断面図。

【図１９】図１７に示す半導体レーザ装置の製造工程に
おける第２エピタキシャル成長終了後のリッジ部の周辺
を拡大して示した電子顕微鏡写真のスケッチ図。

【図２０】従来の半導体レーザ装置の製造工程における
素子間分離工程を示す工程別断面図。

【図２１】図１７に示す半導体レーザ装置の製造工程で
得られた半導体レーザ装置のｐ型ＡｌＧａＡｓ第２クラ
ッド層とｎ型ＧａＡｓ電流ブロック層のＳＩＭＳによる
酸素濃度プロファイルを示した図。

【符号の説明】

１ ｎ型ＧａＡｓ基板 ２ ｎ型ＡｌＧａＡｓ第１クラッド層 ３ ｐ型ＡｌＧａＡｓ活性層 ３ａ 多重量子井戸構造からなる活性層 ４ ｐ型ＡｌＧａＡｓ第２クラッド層 ５ ｐ型ＧａＡｓ第１キャップ層 ６ ＳｉＮ膜パターン ６ａ ひさし部 ７ レジストパターン ８ ｎ型ＧａＡｓ電流ブロック層 ８ａ ｎ型ＧａＡｓ層 ９ ｐ型ＧａＡｓコンタクト層 １０ ｐ側電極 １１ ｎ側電極 １２ ｐ型ＩｎＰ基板 １３ ＩｎＰ系半導体エピタキシャル層 １４ ＩｎＧａＡｓＰ活性層 １５ ＳｉＯ2 膜 １５ａ ひさし １６ ｎ側電極１７ レジスト １７ａ レジスト １７ｂ レジスト １８ ｐ型ＩｎＰ基板とＩｎＰ系半導体エピタキシャル
層との界面 １９ 半導体レーザ素子 ２０ 半導体レーザ素子 ２１ 空洞部 ２２ リッジ部 ２３ ＡｌＡｓ層 ２４ Ａｌ0.8 Ｇａ0.2 Ａｓキャップ層 ２５，２７，２７ａ シリコン窒化膜パターン ２６ シリコン酸化膜パターン ２８，２９ レジストパターン ３０ ＧａＡｓ低温バッファ層 ３１ 超格子バッファ層 ４１ ウエハ収納庫 ４２ ターボモレキュラーポンプ ４３ ゲートバルブ ４４ ウエハ支持具 ４５ ウエハ搬送路 ４６ エッチングガス供給口 ４７ マイクロ照射口 ４８ ＥＣＲプラズマチャンバ４９ 磁気コイル ５０ ｐ型ＧａＡｓ第２キャップ層 ５０ａ 反応台 ５０ｂ 反応台 ５１ 圧力調整及び排気システム ５２ 原料ガス供給口 ５３ ＭＯＣＶＤチャンバ ５４ ウエハ収納庫 ５５ ロードロックシステム ８１ 低温バッファ層成長領域 ８２ 熱クリーニング領域 ８３ 再成長層成長領域 １００ 半導体レーザ装置 ２００ 半導体レーザ装置 ３００ 半導体レーザ装置 ４００ 半導体レーザ装置 ５００ 半導体レーザ装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杵築 弘隆 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 金野 信明 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (72)発明者 多田 仁史 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 光・マイクロ波デバイス研 究所内 (56)参考文献 特開 昭64−55892（ＪＰ，Ａ) 特開 平１−287980（ＪＰ，Ａ) 特開 平３−196590（ＪＰ，Ａ) 特開 昭64−57692（ＪＰ，Ａ) 特開 昭63−138722（ＪＰ，Ａ) 特開 平２−39523（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01S 5/00 - 5/50

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１の半導体層をエピタ
   キシャル成長し、上記第１の半導体層にウエットエッチ
   ングを施して、該第１の半導体層の所定部分に逆メサ形
   状のリッジ部を形成した後、該リッジ部の両脇に第２の
   半導体層をエピタキシャル成長し、更に、該リッジ部及
   び該第２の半導体層を覆うように上記半導体基板の全面
   にわたって第３の半導体層をエピタキシャル成長してな
   る半導体装置の製造方法において、 上記第１の半導体エピタキシャル層上に絶縁膜を形成
   し、該絶縁膜上に所定幅のレジストパターンを形成する
   工程と、 上記レジストパターンをマスクとして、上記絶縁膜の該
   レジストパターンの下部以外の部分をエッチング除去
   し、該レジストパターンと同一幅の絶縁膜パターンを形
   成する工程と、 上記レジストパターン及び上記絶縁膜パターンをマスク
   として、上記第１の半導体エピタキシャル層にウエット
   エッチングを施し、上記逆メサ形状のリッジ部を上記第
   １の半導体エピタキシャル層の所定部分に形成する工程
   と、 上記レジストパターンをマスクとして、上記工程によっ
   て上記絶縁膜パターンの端部に生じたひさし部分にプラ
   ズマエッチングを施し、上記リッジ部の最上面の幅と 該
   絶縁膜パターンの幅とを近似させる工程と、 上記リッジ部をライトエッチングする工程と、 上記絶縁膜パターンをマスクとして、上記リッジ部の形
   成工程によって得られた該リッジ部の両側の溝を埋め込
   むように、 上記第２の半導体層をエピタキシャル成長す
   る工程とを含むことを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板上に第１の半導体層をエピタ
   キシャル成長し、上記第１の半導体層にウエットエッチ
   ングを施して、該第１の半導体層の所定部分に逆メサ形
   状のリッジ部を形成した後、該リッジ部の両側の溝を埋
   め込むように第２の半導体層をエピタキシャル成長し、
   更に、該リッジ部及び該第２の半導体層を覆うように上
   記半導体基板の全面にわたって第３の半導体層をエピタ
   キシャル成長してなる半導体装置の製造方法において、 上記第１の半導体エピタキシャル層上に所定幅のシリコ
   ン窒化膜パターンを形成し、更に、該シリコン窒化膜パ
   ターンを覆い、且つ、その両端が該シリコン窒化膜パタ
   ーンの両側端部から均等にはみ出るように、上記第１の
   半導体エピタキシャル層上に所定幅のシリコン酸化膜パ
   ターンを形成する工程と、 上記シリコン窒化膜パターン及びシリコン酸化膜 パター
   ンをマスクとして、上記第１の半導体エピタキシャル層
   にウエットエッチングを施し、その最上面の幅が該シリ
   コン窒化膜パターンの幅と同じか或いはそれより小さい
   幅になるように、上記逆メサ形状のリッジ部を上記第１
   の半導体エピタキシャル層の所定部分に形成する工程
   と、上記シリコン窒化膜パターンが上記第１の半導体エピタ
   キシャル層に残るように、上記シリコン酸化膜パターン
   のみを選択的に除去する工程と、 上記シリコン窒化膜パターンをマスクとして、上記リッ
   ジ部の形成工程によって得られた該リッジ部の両側の溝
   を埋め込むように、上記第２の半導体層をエピタキシャ
   ル成長する工程とを含むことを特徴とする半導体装置の
   製造方法。
3. 【請求項３】 半導体基板上に第１の半導体層をエピタ
   キシャル成長し、上記第１の半導体層にウエットエッチ
   ングを施して、該第１の半導体層の所定部分に逆メサ形
   状のリッジ部を形成した後、該リッジ部の両側の溝を埋
   め込むように第２の半導体層をエピタキシャル成長し、
   更に、該リッジ部及び該第２の半導体層を覆うように上
   記半導体基板の全面にわたって第３の半導体層をエピタ
   キシャル成長してなる半導体装置の製造方法において、 上記第１の半導体エピタキシャル層上に所定幅の絶縁膜
   パターンを形成する工程と、 その両端から上記絶縁膜パターンが均等にはみ出るよう
   に、上記絶縁膜パターンの幅より小さい幅のレジストパ
   ターンを上記絶縁膜パターンの上面に形成する工程と、 上記絶縁膜パターンをマスクとして、上記第１の半導体
   エピタキシャル層にウエットエッチングを施し、その最
   上面の幅が上記レジストパターンの幅と同じか或いはそ
   れより小さい幅となるよう、上記逆メサ形状のリッジ部
   を上記第１の半導体エピタキシャル層の所定部分に形成
   する工程と、 上記レジストパターンをマスクとして上記絶縁膜パター
   ンの両側 端部にエッチングを施してこれを除去し、この
   後、該レジストパターンを上記絶縁膜パターン上から全
   面除去する工程と、 上記工程により、その幅が上記レジストパターンの幅と
   ほぼ同一になった上記絶縁膜パターンをマスクとして、
   上記リッジ部の形成工程によって得られた該リッジ部の
   両側の溝を埋め込むように、 上記第２の半導体層をエピ
   タキシャル成長する工程とを含むことを特徴とする半導
   体装置の製造方法。
4. 【請求項４】 半導体基板上に第１の半導体層をエピタ
   キシャル成長し、上記第１の半導体層にウエットエッチ
   ングを施して、該第１の半導体層の所定部分に逆メサ形
   状のリッジ部を形成した後、該リッジ部の両側の溝を埋
   め込むように第２の半導体層をエピタキシャル成長し、
   更に、該リッジ部及び該第２の半導体層を覆うように上
   記半導体基板の全面にわたって第３の半導体層をエピタ
   キシャル成長してなる半導体装置の製造方法において、 上記半導体基板上に、上記第１の半導体層と、該第１の
   半導体層をエッチングするエッチング液に対して被エッ
   チング性を示さないマスク用半導体層とをこの順に順次
   エピタキシャル成長する工程と、 上記マスク用半導体層の上面に 所定幅のレジストパター
   ンを配設し、この状態で上記第１の半導体層とマスク用
   半導体層とを該マスク用半導体層のみがエッチングされ
   るエッチング液内に瞬間的に浸漬して、上記レジストパ
   ターンが配設された領域外のマスク用半導体層のみを選
   択的に除去する工程と、 上記レジストパターンとその下部に残留するマスク用半
   導体層とが上記第１の半導体層の最上面に配設された状
   態で、この第１の半導体層を上記第１のエッチング液内
   に浸漬して、上記マスク用半導体層が配設された領域外
   の上記第１の半導体層を所定深さまでエッチング除去
   し、 上記逆メサ形状のリッジ部を形成する工程と、上記レジストパターンを除去した後、上記半導体基板の
   全面にわたって、上記第２の半導体層をエピタキシャル
   成長し、上記逆メサ形状のリッジ部の両脇の溝を 上記第
   ２の半導体層で埋め込む工程と、 上記工程によって得られた第１の半導体層，マスク用半
   導体層及び第２の半導体層からなる半導体エピタキシャ
   ル成長層を上記マスク用半導体層のみエッチン グされる
   エッチング液内に浸漬し、上記マスク用半導体層ととも
   に該マスク用半導体層上に成長した第２の半導体層を除
   去する 工程とを含むことを特徴とする半導体装置の製造
   方法。
5. 【請求項５】 半導体基板上にその内部にＡｌＧａＡｓ
   層を含む第１の半導体層をエピタキシャル成長し、上記
   第１の半導体層にウエットエッチングを施して、該第１
   の半導体層の所定部分に逆メサ形状のリッジ部を形成し
   た後、該リッジ部の両側に形成された溝表面に露出する
   上記第１の半導体層内のＡｌＧａＡｓ層上に、この溝を
   埋め込むようにＧａＡｓからなる第２の半導体層をエピ
   タキシャル成長し、更に、該リッジ部及び該第２の半導
   体層を覆うように上記半導体基板の全面にわたって第３
   の半導体層をエピタキシャル成長してなる半導体装置の
   製造方法において、 上記ＧａＡｓからなる第２の半導体層のエピタキシャル
   成長工程に先立って、上記リッジ部の両側に形成された
   溝表面に露出するＡｌＧａＡｓ層上にＡｌx Ｇａ1-x Ａ
   ｓ低温バッファ層（０≦ｘ≦１）を成長することを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置の製造方法で
   あって、 上記Ａｌx Ｇａ1-x Ａｓ低温バッファ層（０≦ｘ≦１）
   の成長温度を５５０℃以下にした ことを特徴とする半導
   体装置の製造方法。
7. 【請求項７】 半導体基板上にその内部にＡｌＧａＡｓ
   層を含む第１の半導体層をエピタキシャル成長し、上記
   第１の半導体層にウエットエッチングを施して、該第１
   の半導体層の所定部分に逆メサ形状のリッジ部を形成し
   た後、該リッジ部の両側に形成された溝表面に露出する
   上記第１の半導体層内のＡｌＧａＡｓ層上に、この溝を
   埋め込むようにＧａＡｓからなる第２の半導体層をエピ
   タキシャル成長し、更に、該リッジ部及び該第２の半導
   体層を覆うように上記半導体基板の全面にわたって第３
   の半導体層をエピタキシャル成長してなる半導体装置の
   製造方法において、 上記ＧａＡｓからなる第２の半導体層のエピタキシャル
   成長工程の初期段階において成長を一時的に中断させる
   工程を含むことを特徴とする半導体装置の製造方法。
8. 【請求項８】 半導体基板上にその内部にＡｌＧａＡｓ
   層を含む第１の半導体層をエピタキシャル成長し、上記
   第１の半導体層にウエットエッチングを施して、該第１
   の半導体層の所定部分に逆メサ形状のリッジ部を形成し
   た後、該リッジ部の両側に形成された溝表面に露出する
   上記第１の半導体層内のＡｌＧａＡｓ層上に、この溝を
   埋め込むようにＧａＡｓからなる第２の半導体層をエピ
   タキシャル成長し、更に、該リッジ部及び該第２の半導
   体層を覆うように上記半導体基板の全面にわたって第３
   の半導体層をエピタキシャル成長してなる半導体装置の
   製造方法において、 上記ＧａＡｓエピタキシャル層の成長工程に先立って、
   第１の反応管内で上記表面露出したＡｌＧａＡｓ層表面
   に対してドライエッチングを施し、次いで、この表面処
   理されたＡｌＧａＡｓ層表面を大気中にさらすことな
   く、上記エッチングを行った第１の反応管とは異なる第
   ２の反応管内に移し、該ＡｌＧａＡｓ層表面上に上記Ｇ
   ａＡｓからなる第２の半導体層をエピタキシャル成長す
   るようにしたことを特徴とする半導体装置の製造方法。
9. 【請求項９】 半導体基板上の全面にわたって半導体層
   をエピタキシャル成長し、これら半導体基板及び半導体
   エピタキシャル層の所定の部分を各素子の構成要素とし
   て上記半導体基板上に複数の半導体素子を形成する工程
   と、該工程により形成された複数の素子を個々の素子毎
   に分離する工程とを含んでなる半導体装置の製造方法に
   おいて、 上記複数の素子を個々の素子毎に分離する工程に先立っ
   て、 隣接する素子間に跨がって形成された絶縁膜の素子分離
   領域に対応する部分の上部にその開口部が位置するよう
   に上記ウエハの全面に開口部を有するレジストパターン
   を設ける工程と、 該レジストパターンをマスクとして、上記開口部の下部
   の上記絶縁膜を除去して該絶縁膜に開口部を形成する工
   程と、 上記開口部を有する絶縁膜をマスクとして、上記半導体
   基板と半導体エピタキシャル層をウエットエッチングを
   施し、これら半導体基板と半導体エピタキシャル層の所
   定領域に、これらの界面の下部にまで達する溝を形成す
   る工程と、 上記工程によって上記溝の上部に生じた上記絶縁膜のひ
   さし部を上記レジスト パターンをマスクとしたプラズマ
   エッチングにより除去する工程とを行う ことを特徴とす
   る半導体装置の製造方法。
10. 【請求項１０】 半導体基板上にその内部にＡｌＧａＡ
    ｓ層を含む第１の半導体層をエピタキシャル成長し、上
    記第１の半導体層にウエットエッチングを施して、該第
    １の半導体層の所定部分に逆メサ形状のリッジ部を形成
    した後、該リッジ部の両側に形成された溝表面に露出す
    る上記第１の半導体層内のＡｌＧａＡｓ層上に、この溝
    を埋め込むようにＧａＡｓからなる第２の半導体層をエ
    ピタキシャル成長し、更に、該リッジ部及び該第２の半
    導体層を覆うように上記半導体基板の全面にわたって第
    ３の半導体層をエピタキシャル成長してなる半導体レー
    ザ装置において、 上記ＡｌＧａＡｓ層と上記ＧａＡｓからなる第２の半導
    体層との間にＡｌx Ｇａ1-x Ａｓ低温バッファ層（０≦
    ｘ≦１）を設けたことを特徴する半導体レーザ装置。
11. 【請求項１１】 請求項１０に記載の半導体レーザ装置
    において、 上記低温バッファ層が５５０℃以下の成長温度で形成さ
    れたものであることを特徴とする半導体レーザ装置。