JP3020257B2 - Method for manufacturing semiconductor memory device - Google Patents
Method for manufacturing semiconductor memory deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に記憶機能をもった素子
を有する半導体記憶装置の製造方法に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a method for manufacturing a semiconductor memory device having an element having a storage function.
半導体集積回路（以下VLSIと略す）の高集積化に伴い
それらの微細化及び三次元化が急速に進められている。
特にそのプロセス開発推進役となるダイナミック ラン
ダム アクセス メモリー（以下DRAMと略す）は具体的
に64Mb以降では0.3μｍ以下のパターニング技術が要求
されている。2. Description of the Related Art With the increase in the degree of integration of semiconductor integrated circuits (hereinafter abbreviated as VLSI), miniaturization and three-dimensionalization thereof have been rapidly advanced.
Especially its (hereinafter abbreviated as DRAM) dynamic random access memory as a process development facilitators in the specific 64M b after being requested following patterning techniques 0.3 [mu] m.
かかるDRAMの記憶機能をつかさどるメモリセル部分で
は、セル内キャパシタ誘電体に蓄積された電荷の有無で
“1",“0"の情報を記憶し、トランジスタのオン，オフ
で読み出し，書き込み及び記憶保持等の動作を行ってい
る。In the memory cell portion that controls the storage function of such a DRAM, information of "1" and "0" is stored depending on the presence or absence of charge stored in the capacitor dielectric in the cell, and read, write, and store and hold by turning on and off the transistor. And so on.
上記キャパシタに対しては、種々の要因によって引き
起こされる電荷のリークに対して、ある一定時間記憶状
態を保持すべく、あるいはα線によるソフトエラー対策
やセンスアンプ感度以上の信号を得るべく、ある特定の
値以上の容量値を確保する必要がある。In order to maintain the storage state for a certain period of time due to charge leakage caused by various factors, or to obtain a signal higher than the sensitivity of sense amplifiers or countermeasures against soft errors due to α-rays. It is necessary to secure a capacity value equal to or larger than the value of.
しかしVLSIの高集積化、微細化が進むにつれ、小面積
で一定の容量値を確保する事が増々困難となり、メモリ
セルは三次元化構造をとらざるを得ない。三次元セルの
代表的なものとして、積層したポリシリコン膜間にキャ
パシタ誘電体膜をはさんだ構造にした所謂スタックト・
キャパシタセルがある。However, as VLSIs become more highly integrated and miniaturized, it becomes more and more difficult to secure a constant capacitance value in a small area, and the memory cell must take a three-dimensional structure. A typical example of a three-dimensional cell is a so-called stacked structure in which a capacitor dielectric film is sandwiched between stacked polysilicon films.
There is a capacitor cell.
第４図はかかる従来の代表的なスタックト・キャパシ
タセルの概略断面図である。セルは基本的には、ワード
ライントランスファーゲート42,第二ポリシリコン（ス
トレージノード）44,第三ポリシリコン（セルプレー
ト）46,ビットライン50より構成される。このスタック
ト・キャパシタセルの電荷蓄積容量は、セルコンタクト
ホール部51に形成されるキャパシタ誘電体膜45の膜厚，
誘電率，及びストレージノードポリシリコン44とセルプ
レートポリシリコン46の間にはさまれた部分の表面積で
決定される。FIG. 4 is a schematic sectional view of such a conventional typical stacked capacitor cell. The cell basically includes a word line transfer gate 42, a second polysilicon (storage node) 44, a third polysilicon (cell plate) 46, and a bit line 50. The charge storage capacity of this stacked capacitor cell depends on the thickness of the capacitor dielectric film 45 formed in the cell contact hole 51,
It is determined by the dielectric constant and the surface area of the portion sandwiched between the storage node polysilicon 44 and the cell plate polysilicon 46.
図において、41はフィールド酸化膜、43はサイドウォ
ールスペーサ、47はゲート酸化膜、48及び49は第1,第２
層間膜、51はコンタクトホール、52はビットコンタクト
ホールである。In the figure, 41 is a field oxide film, 43 is a side wall spacer, 47 is a gate oxide film, and 48 and 49 are first and second
An interlayer film, 51 is a contact hole, and 52 is a bit contact hole.
一般にスタックト・キャパシタセルは、4Mb〜16MbDRA
M級のデバイスで使用されていたが、該デバイスの高集
積化、微細化が進むにつれセルコンタクト部の上記キャ
パシタ誘電体膜の表面積を稼ぐ事、即ち表面積増大をは
かる事が困難になり、十分なキャパシタ容量値を確保す
ることがむづかしくなってきている。In general, stacked-capacitor cell, 4M b ~16M b DRA
Although it was used in M-class devices, it became difficult to increase the surface area of the capacitor dielectric film in the cell contact portion as the device became highly integrated and miniaturized, that is, it became difficult to increase the surface area. It is becoming difficult to secure a suitable capacitor capacitance value.
そこで、例えば64MbDRAM以降のデバイスにも使用し得
る十分な容量のスタックト・キャパシタセルとして、種
々の改良構造が提案されている。その一つの案として一
例として、文献“A SPREAD STACKED CAPACITOR（SSC）
CELL FOR 64 MBIT DRAMs",IEDM（アイ イー ディー
エム）'89,2,3,1に開示されているものがある。この構
造は、SSCセル構造とも呼ばれ、上述したストレージノ
ードとセルプレート間のキャパシタ誘電体膜の表面積が
増加され64MbDRAM以降のデバイス使用に耐えるものとさ
れている。Therefore, for example, as a stacked-capacitor cell sufficient capacity may also be used to 64M b after DRAM devices, various improvements structures have been proposed. As an example of one of the proposals, refer to the document “A SPREAD STACKED CAPACITOR (SSC).
CELL FOR 64 MBIT DRAMs ", IEDM
M) '89, 2,3,1. This structure is also referred to as SSC cell structure, it is intended to withstand the device subsequent use 64M b DRAM surface area is increased in the capacitor dielectric film between the storage nodes and the cell plate as described above.
然し乍ら、上記の如き従来メモリセルにおいては、キ
ャパシタの容量に未だ限界があり、センスアップの安定
動作に問題が残され、そしてDRAMの高密度化を妨げると
いう問題点があった。However, in the conventional memory cell as described above, there is a problem that the capacitance of the capacitor is still limited, a problem remains in the stable operation of the sense-up, and the high density of the DRAM is hindered.
そして又、上記文献に開示されたものはセル構造が著
しく複雑であり、またウエットエッチング手段を用いる
為、それらの制御性、再現性の点で問題があり、さらに
このような構造にあっては、部分的に急峻な段差を発生
させ上層に対するパターン形成を非常に困難にする事の
他の問題が免がれない。In addition, the cell disclosed in the above document has a remarkably complicated cell structure and has problems in controllability and reproducibility because of the use of wet etching means. Another problem is that a steep step is partially generated to make the pattern formation on the upper layer very difficult.
本発明の目的は、上述した問題点に鑑み、上記スタッ
ク構造において大きな容量のキャパシタ層を有する半導
体記憶装置の製造方法を提供するものである。An object of the present invention is to provide a method of manufacturing a semiconductor memory device having a large-capacity capacitor layer in the stack structure in view of the above-mentioned problems.
本発明は上述した目的を達成するため、半導体基板の
上にキャパシタを有する半導体記憶装置の製造方法にお
いて、半導体基板の少なくともキャパシタ形成予定領域
上を覆うようにエッチングレートの異なる絶縁層を複数
積層した層間絶縁膜を形成する工程と、エッチングによ
り、キャパシタ形成予定領域上の層間絶縁膜を選択的に
除去することにより、側壁に凹凸あるいはアンダーカッ
ト部が形成されたコンタクトホールを形成する工程と、
コンタクトホール内にキャパシタ層を形成する工程とを
有するものである。In order to achieve the above object, the present invention provides a method for manufacturing a semiconductor memory device having a capacitor on a semiconductor substrate, wherein a plurality of insulating layers having different etching rates are laminated so as to cover at least a capacitor formation planned region of the semiconductor substrate. A step of forming an interlayer insulating film, and a step of forming a contact hole in which unevenness or an undercut portion is formed on a side wall by selectively removing the interlayer insulating film on a capacitor formation planned region by etching.
Forming a capacitor layer in the contact hole.
本発明においては、異なるエッチングレートの絶縁層
を複数積層して成る層間絶縁膜の側壁をエッチングレー
ト差を利用して凹凸又はアンダーカット状に形成し、こ
の凹凸又はアンダーカット部表面にキャパシタ層が被着
されるので、該キャパシタの表面積が大きくなり、キャ
パシタの容量が増大する。In the present invention, the side walls of an interlayer insulating film formed by laminating a plurality of insulating layers having different etching rates are formed in an uneven or undercut shape using the difference in the etching rates, and a capacitor layer is formed on the surface of the uneven or undercut portion. As deposited, the surface area of the capacitor is increased and the capacitance of the capacitor is increased.
本発明の第１の実施例を第１図に基づいて説明する。 A first embodiment of the present invention will be described with reference to FIG.
先ず、LOCOS（Localized Oxidation of Silicon）法
によりＰ型シリコン基板１の主表面上に、素子分離絶縁
膜２を形成し、素子分離を行う。次に、熱酸化法により
基板１上に、200Å厚の酸化膜を被着した後、CVD（Chem
ical Vapor Deposition）法によりこの上に、リン等の
不純物を含んだ多結晶シリコン層を堆積する。そして、
ホトリソ・エッチング技術により、上記多結晶シリコン
層及び酸化膜をエッチングして、基板１の能動領域所定
部上及び素子分離絶縁膜２の所定部上に、選択トランジ
スタのゲート絶縁膜３及びゲート電極４を形成する。続
いて、上記ゲート電極４をマスクとして、As+不純物を
イオン注入した後、結晶性回復のためのアニールを行
い、基板１表面部のゲート電極４両側方に、ソース・ド
レイン層5,6を形成する（第１図ａ）。First, an element isolation insulating film 2 is formed on a main surface of a P-type silicon substrate 1 by a LOCOS (Localized Oxidation of Silicon) method to perform element isolation. Next, after depositing an oxide film having a thickness of 200 mm on the substrate 1 by a thermal oxidation method, a CVD (Chem
A polycrystalline silicon layer containing impurities such as phosphorus is deposited thereon by an ical vapor deposition method. And
The polycrystalline silicon layer and the oxide film are etched by the photolithographic etching technique to form a gate insulating film 3 and a gate electrode 4 of a select transistor on a predetermined portion of the active region of the substrate 1 and a predetermined portion of the isolation insulating film 2. To form Subsequently, using the gate electrode 4 as a mask, As + impurities are ion-implanted, annealing is performed for crystallinity recovery, and source / drain layers 5 and 6 are formed on both sides of the gate electrode 4 on the surface of the substrate 1. (FIG. 1a).
その後、基板１全面に、Si3N4膜の第１層間絶縁膜７
を1000Å厚程度形成する。更に、この第１層間絶縁膜７
上に、PSG膜の第２層間絶縁膜８を3000Å厚形成する。
更に又、この第２層間絶縁膜８上に、Si3N4膜の第３層
間絶縁膜９を1000Å厚形成する（第１図ｂ）。Then, a first interlayer insulating film 7 of Si 3 N 4 film is formed on the entire surface of the substrate 1.
Is formed to a thickness of about 1000 mm. Further, the first interlayer insulating film 7
A second interlayer insulating film 8 of a PSG film is formed to a thickness of 3000.
Further, on the second interlayer insulating film 8, a third interlayer insulating film 9 of Si 3 N 4 is formed to a thickness of 1000 ° (FIG. 1b).
次いで、ホトリソグラフィー法により、ドレイン層６
の部分上の第1,第２及び第３層間絶縁膜7,8,9を除去
し、選択トランジスタとキャパシタとを接続するための
コンタクトホール10を開孔する。その後、５％のHF溶液
により、エッチングレート差を利用して第２層間絶縁膜
８をコンタクトホール10側面より横方向に5000Åエッチ
ング除去し、コンタクトホール10側壁に凹凸部10aを形
成する（第１図ｃ）。Next, the drain layer 6 is formed by photolithography.
Then, the first, second, and third interlayer insulating films 7, 8, 9 on the portion are removed, and a contact hole 10 for connecting the selection transistor and the capacitor is opened. Thereafter, the second interlayer insulating film 8 is removed by etching 5000 ° laterally from the side surface of the contact hole 10 using a 5% HF solution by utilizing the difference in etching rate, thereby forming the uneven portion 10a on the side wall of the contact hole 10 (first). Figure c).
その後、全面に、リン等の不純物を含む多結晶シリコ
ン層を約1000Å厚被着形成した後、ホトリソグラフィー
法によりコンタクトホール10及びこのコンタクトホール
10近傍の第３層間絶縁膜９上の上記多結晶シリコン層を
残し、電荷蓄積層11を形成する（第１図ｄ）。Thereafter, a polycrystalline silicon layer containing an impurity such as phosphorus is deposited to a thickness of about 1000 mm on the entire surface, and then the contact hole 10 and the contact hole 10 are formed by photolithography.
The charge storage layer 11 is formed while leaving the polycrystalline silicon layer on the third interlayer insulating film 9 near 10 (FIG. 1d).
更に、熱酸化法により、上記電荷蓄積層11表面に、10
0Å厚のキャパシタ絶縁膜12を被着する（第１図ｅ）。Further, by a thermal oxidation method, 10
A capacitor insulating film 12 having a thickness of 0 ° is deposited (FIG. 1E).
その後、全面に、リン等の不純物を含む多結晶シリコ
ン層を約1000Å厚堆積し、ホトリソグラフィー法によ
り、上記キャパシタ絶縁膜12上を含む上記多結晶シリコ
ン層の所定部分を残し、プレート電極13を形成する（第
１図ｆ）。Thereafter, a polycrystalline silicon layer containing an impurity such as phosphorus is deposited to a thickness of about 1000 mm on the entire surface, and a predetermined portion of the polycrystalline silicon layer including on the capacitor insulating film 12 is left by photolithography, and the plate electrode 13 is left. (FIG. 1f).
次に、全面に、層間絶縁膜としてのBPSG膜14を約3000
Å厚堆積した後、ホトリソグラフィー法によりソース層
５上にコンタクトホール14aを開孔する（第１図ｇ）。Next, a BPSG film 14 as an interlayer insulating film is applied on the entire surface for about 3000
After the thick deposition, a contact hole 14a is formed on the source layer 5 by photolithography (FIG. 1g).
しかる後、スパッタ法により、全面にAl層を約7000Å
厚程度堆積した後、ホトリソグラフィー法により上記Al
層を所定パターンにパターニングし、ビット線15を形成
する。斯くして、DRAMのメモリセルが完成する（第１図
ｈ）。Thereafter, an Al layer was formed on the entire surface by sputtering to about 7000 mm.
After depositing about the thickness, the Al
The layers are patterned into a predetermined pattern to form bit lines 15. Thus, a DRAM memory cell is completed (FIG. 1h).
又、他実施例として、第1,第２及び第３層間絶縁膜7,
8,9に、例えばP2O5濃度の異なるPSG膜を用い、これらPS
G膜のエッチングレート差により凹凸部10aを形成しても
良い。更に、かかる層間絶縁膜は、三層構造に限定され
ず他の多層構造でも良いことは言うまでもない。In another embodiment, the first, second and third interlayer insulating films 7 and
For 8,9, for example, using PSG membranes with different P 2 O 5 concentrations, these PS
The uneven portion 10a may be formed by a difference in the etching rate of the G film. Further, it is needless to say that the interlayer insulating film is not limited to the three-layer structure and may have another multilayer structure.
第２図は、本発明の第２の実施例による半導体記憶装
置のメモリセルの断面図である。同図においては、セル
コンタクトを形成するための上記第1,第2,第３の層間絶
縁膜の膜構成を、酸化シリコン系膜27,ポリシリコン28,
酸化シリコン系膜29の三層構造にし、さらに中間膜であ
るポリシリコン28をドライエッチングによりセルコンタ
クト部分でアンダーカットを持った構造とする。さらに
これを酸化して絶縁膜層28′を形成した後同時にセルコ
ンタクト部に形成された酸化膜をドライエッチングで除
去する。これらの工程によって表面積の大きなストレー
ジノード電極を形成する事が出来、その結果、キャパシ
タ容量を大きくし得るのである。FIG. 2 is a sectional view of a memory cell of a semiconductor memory device according to a second embodiment of the present invention. In the figure, the film configuration of the first, second and third interlayer insulating films for forming the cell contacts is changed to a silicon oxide based film 27, a polysilicon 28,
The silicon oxide-based film 29 has a three-layer structure, and the polysilicon 28 serving as an intermediate film has a structure having an undercut at a cell contact portion by dry etching. Further, this is oxidized to form an insulating film layer 28 ', and at the same time, the oxide film formed at the cell contact portion is removed by dry etching. By these steps, a storage node electrode having a large surface area can be formed, and as a result, the capacitance of the capacitor can be increased.
尚、図において、１は基板、21はフィールド酸化膜、
22はシリサイドゲート、23はストレージノードポリシリ
コン電極、24はキャパシタ誘電体膜、25はセルプレート
電極、26はゲート酸化膜、27は第１層間絶縁膜、28は第
２層間ポリシリコン膜、29は第３層間絶縁膜、30はセル
コンタクトホール、28′は酸化ポリシリコン膜である。In the drawing, 1 is a substrate, 21 is a field oxide film,
22 is a silicide gate, 23 is a storage node polysilicon electrode, 24 is a capacitor dielectric film, 25 is a cell plate electrode, 26 is a gate oxide film, 27 is a first interlayer insulating film, 28 is a second interlayer polysilicon film, 29 Is a third interlayer insulating film, 30 is a cell contact hole, and 28 'is a polysilicon oxide film.
第３図によりその製造工程を説明する。先ずワードラ
インシリサイドゲート形成後、セルコンタクトホール30
を形成する為の層間膜として、第１層間酸化シリコン系
絶縁膜27、第２層間ポリシリコン膜28、第３層間酸化シ
リコン系絶縁膜29の三層を例えば夫々3000Å/5000Å/20
00Åの膜厚構成で堆積した後、フォトレジスト35を塗布
する（第３図ａ）。The manufacturing process will be described with reference to FIG. First, after forming the word line silicide gate, the cell contact hole 30
The first interlayer silicon oxide-based insulating film 27, the second interlayer polysilicon film 28, and the third interlayer silicon oxide-based insulating film 29 are formed as three interlayer films, for example, 3000Å / 5000Å / 20, respectively.
After depositing with a thickness of 00 °, a photoresist 35 is applied (FIG. 3A).
次にフォトリソグラフィー工程によって、セルコンタ
クトを形成する部分にフォトレジスト35のパターニング
を行う（第３図ｂ）。そしてドライエッチングによって
第３層間酸化シリコン系絶縁膜29をエッチングする（第
３図ｃ）。次にフォトレジスト35を残した状態で第２層
間ポリシリコン28のアンダーカット30aのエッチングを
行う。このアンダーカット30aを発生させる為には、例
えば陽極結合方式平行平板型リアクティブイオンエッチ
ング装置により、エッチングガスとしてSF6とO2の混合
ガスをそれぞれ30（sccm）,5（sccm）の割合で導入し、
0.21Torr,160Wの条件下でエッチングを行う。そのアン
ダーカット量はジャストエッチングポイント（このポイ
ントの判断は例えばポリシリコンとＦラジカルとの反応
生成物である440nmにピークを持つSiFの発光強度をモニ
ターする事によって判断できる）からのオーバーエッチ
ング時間によって高精度に制御できる（第３図ｄ）。次
いで、フォトレジスト35を残した状態で、第１層間酸化
シリコン系絶縁膜27をエッチングする（第３図ｅ）。そ
してフォトレジスト35除去後上記第２層間ポリシリコン
28を酸化して、絶縁膜層28′を形成する。この時同時に
セルコンタクト底部に酸化膜層36が形成されるので、こ
れを方向性ドライエッチングにより除去する（第３図
ｆ）。次にストレージノードポリシリコンを堆積後、フ
ォトリソグラフィー工程によって、パターニングを行う
（第３図ｇ）。そしてキャパシタ誘電体膜24を堆積し、
セルコンタクト内が完全に埋め込まれるようにセルプレ
ートポリシリコン電極25を堆積する（第３図ｈ）。Next, a photoresist 35 is patterned on a portion where a cell contact is to be formed by a photolithography process (FIG. 3B). Then, the third interlayer silicon oxide insulating film 29 is etched by dry etching (FIG. 3c). Next, the undercut 30a of the second interlayer polysilicon 28 is etched while the photoresist 35 is left. In order to generate the undercut 30a, for example, a mixed gas of SF 6 and O 2 is used as an etching gas at a ratio of 30 (sccm) and 5 (sccm) by a parallel plate reactive ion etching apparatus of an anode bonding type, for example. Introduce,
Etching is performed under the conditions of 0.21 Torr and 160 W. The amount of undercut is determined by the overetching time from the just etching point (this point can be determined by monitoring the emission intensity of SiF having a peak at 440 nm, which is a reaction product of polysilicon and F radical, for example). It can be controlled with high accuracy (Fig. 3d). Next, while the photoresist 35 is left, the first interlayer silicon oxide based insulating film 27 is etched (FIG. 3E). Then, after removing the photoresist 35, the second interlayer polysilicon is formed.
28 is oxidized to form an insulating film layer 28 '. At this time, an oxide film layer 36 is simultaneously formed at the bottom of the cell contact, and is removed by directional dry etching (FIG. 3f). Next, after depositing storage node polysilicon, patterning is performed by a photolithography process (FIG. 3g). Then, a capacitor dielectric film 24 is deposited,
A cell plate polysilicon electrode 25 is deposited so that the inside of the cell contact is completely buried (FIG. 3h).
以上述べた様なプロセスによって上記第２図に示すよ
うな構造のメモリセルを得る。The memory cell having the structure shown in FIG. 2 is obtained by the above-described process.
上記セル構造は、キャパシタ表面積の大きなストレー
ジノード電極を形成する事が出来、その結果、接触面積
を稼ぐ事が出来、小面積部に十分な容量を持ち、しかも
段差の少いスタックト・キャパシタセルとなる。The above cell structure can form a storage node electrode having a large capacitor surface area, as a result, a contact area can be increased, and a stacked capacitor cell having a sufficient capacity in a small area portion and having a small step can be obtained. Become.
上記層間絶縁膜のアンダーカット構造を数段に重ね更
に大容量化し得る事は言うまでもない。It goes without saying that the undercut structure of the interlayer insulating film can be stacked in several stages to further increase the capacity.
以上説明したように本発明によれば、層間絶縁膜を異
なるエッチングレートの複数の絶縁層により形成し、こ
れら絶縁層のエッチングレート差を利用して層間絶縁膜
の側壁に凹凸又はアンダーカット部を形成した後、この
凹凸又はアンダーカット部表面にキャパシタ層を被着す
るので、該キャパシタの表面積が大きくなり、仮りに同
じデザインルールに対しても容量の著しく大きなキャパ
シタが得られる効果がある。従って、上述の高安定性を
保持し、しかもDRAMの高集積化が促進される等上述した
課題を解決し得る。As described above, according to the present invention, an interlayer insulating film is formed by a plurality of insulating layers having different etching rates, and irregularities or undercut portions are formed on the side walls of the interlayer insulating film by utilizing a difference in the etching rates of these insulating layers. After formation, a capacitor layer is deposited on the surface of the unevenness or undercut portion, so that the surface area of the capacitor is increased, and there is an effect that a capacitor having a remarkably large capacity can be obtained even if the same design rule is used. Therefore, the above-mentioned problems can be solved while maintaining the above-mentioned high stability and promoting the high integration of the DRAM.
第１図は本発明方法の第１実施例の工程断面図、第２図
は第２実施例によるセルの断面図、第３図は同工程断面
図、第４図は従来スタックトメモリセルの断面図であ
る。 １……Ｐ型シリコン基板、7,27……第１層間絶縁膜、8,
28……第２層間絶縁膜、9,29……第３層間絶縁膜、10,3
0……コンタクトホール、10a……凹凸部、30a……アン
ダーカット、11,24……電荷蓄積層、12……キャパシタ
絶縁膜、13……プレート電極。FIG. 1 is a sectional view of a process of a first embodiment of the method of the present invention, FIG. 2 is a sectional view of a cell according to a second embodiment, FIG. 3 is a sectional view of the same process, and FIG. It is sectional drawing. 1 ... P-type silicon substrate, 7,27 ... First interlayer insulating film, 8,
28: Second interlayer insulating film, 9, 29 ... Third interlayer insulating film, 10, 3
0: contact hole, 10a: uneven portion, 30a: undercut, 11, 24: charge storage layer, 12: capacitor insulating film, 13: plate electrode.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−208263（ＪＰ，Ａ) 特開 平３−95966（ＪＰ，Ａ) 特開 平３−218663（ＪＰ，Ａ) 特開 昭63−293967（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-63-208263 (JP, A) JP-A-3-95966 (JP, A) JP-A-3-218663 (JP, A) JP-A 63-20863 293967 (JP, A) (58) Fields studied (Int. Cl. 7 , DB name) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (4)
うように、第１及び第２の膜と該第１の膜と該第２の膜
とに挟まれ、該２つの膜とはエッチングレートの異なる
第３の膜との積層膜を含む層間絶縁膜を形成する工程
と、 エッチングにより、前記キャパシタ形成予定領域上の前
記層間絶縁膜を選択的に除去し、前記第３の膜を前記第
１及び前記第２の膜より多く除去することにより、側壁
に凹凸あるいはアンダーカット部が形成された開口部を
形成する工程と、 前記開口部内に形成され、ストレージノード、絶縁膜、
プレート電極から構成されるキャパシタ層を前記凹凸の
凹部内あるいは前記アンダーカット部内、及び前記層間
絶縁膜上に延在するように形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。In a method for manufacturing a semiconductor memory device, a first film and a second film are sandwiched between a first film and a second film so as to cover at least a capacitor formation planned region of a semiconductor substrate. Forming an interlayer insulating film including a laminated film of a third film having a different etching rate from the two films; and selectively removing the interlayer insulating film on the capacitor formation planned region by etching. Forming an opening having irregularities or an undercut portion on a side wall by removing the third film more than the first and second films; and forming a storage in the opening, Node, insulating film,
Forming a capacitor layer composed of a plate electrode so as to extend in the concave portion of the concavo-convex or the undercut portion and on the interlayer insulating film.
において、前記層間絶縁膜はシリコン系の膜を絶縁膜で
挟む積層から構成されることを特徴とする半導体記憶装
置の製造方法。2. The method of manufacturing a semiconductor memory device according to claim 1, wherein said interlayer insulating film is formed by laminating a silicon-based film between insulating films.
において、前記シリコン系の膜には導電膜を含み、前記
開口部形成工程と前記キャパシタ層の形成工程との間
に、該導電膜の、該開口部の側壁に露出した部分を酸化
する工程を有することを特徴とする半導体記憶装置の製
造方法。3. The method of manufacturing a semiconductor memory device according to claim 2, wherein said silicon-based film includes a conductive film, and said conductive film is provided between said opening forming step and said capacitor layer forming step. Oxidizing a portion exposed to a side wall of the opening.
において、前記層間絶縁膜はPSG膜を窒化膜で挟む積層
から構成されることを特徴とする半導体記憶装置の製造
方法。4. The method of manufacturing a semiconductor memory device according to claim 1, wherein said interlayer insulating film is formed by laminating a PSG film between nitride films.
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