JP3013335B2 - 回路の抽出装置及び抽出方法、並びにシミュレーション情報生成システム及び方法 - Google Patents
回路の抽出装置及び抽出方法、並びにシミュレーション情報生成システム及び方法Info
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- JP3013335B2 JP3013335B2 JP8292384A JP29238496A JP3013335B2 JP 3013335 B2 JP3013335 B2 JP 3013335B2 JP 8292384 A JP8292384 A JP 8292384A JP 29238496 A JP29238496 A JP 29238496A JP 3013335 B2 JP3013335 B2 JP 3013335B2
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Description
設計において用いられる、マスクレイアウトから回路情
報を抽出するための回路の抽出装置及び抽出方法に関す
るものである。
LSI(Large Scale Integration )は、プロセス技術
や設計技術等の進歩に伴い、その性能や集積度を急速に
高めている。高性能、高集積LSIを実現するためには
精度の高い回路設計を行うことが要求され、高精度な回
路設計においてCAD(Computer Aided Design )ツー
ルが重要な役割を担っている。
つとして、回路シミュレータがある。回路シミュレータ
とは、設計されたLSIを対象として、MOSトランジ
スタ、容量、抵抗、インダクタンス等の素子の接続情報
及びトランジスタサイズ(トランジスタ幅、トランジス
タ長)、容量値、抵抗値、インダクタンス値等の特性情
報を含むネットリストを基にして、実デバイス(実際に
製造されたLSI)を想定したシミュレーションを行う
ものである。前記のネットリストは、例えば、設計され
たLSIのマスクレイアウトから回路の抽出装置によっ
て抽出することができる。
いた従来のLSIのシミュレーションについて、図14
に示すMOSトランジスタを対象にした場合を例にとっ
て説明する。
アウトの一例を示す図である。図14に示すように、M
OSトランジスタ90は、ゲート91、ソース92、ド
レイン93、基板94の4端子から構成されている。9
5,96は、それぞれソース92、ドレイン93への接
続のためのコンタクトである。また、Wはトランジスタ
幅(ゲート幅)であり、Lはトランジスタ長(ゲート
長)である。
示すマスクレイアウトから図15に示すようなネットリ
ストが抽出される。図15に示すネットリストは、MO
Sトランジスタ90を記述するものであり、トランジス
タサイズ(トランジスタ幅W,トランジスタ長L)のデ
ータを含んでいる。
に示すネットリストを基にして回路シミュレーションが
行われる。回路シミュレータは、図15に示すネットリ
ストに含まれたトランジスタサイズデータに基づいて図
14に示すMOSトランジスタ90のドレイン電流及び
ゲート容量を決定し、実デバイスの動作を再現する。
は以下のような問題があった。
ータによる回路シミュレーションにおいてMOSトラン
ジスタのドレイン電流及びゲート容量が精度良く再現さ
れるようなネットリストを、マスクレイアウトから抽出
することができなかった。
ズ(トランジスタ幅、トランジスタ長)が等しくてもト
ランジスタ部(ゲート)の形状が異なると、MOSトラ
ンジスタのドレイン電流及びゲート容量は必ずしも等し
くはならない。ところが、通常の回路シミュレータで
は、トランジスタサイズ(トランジスタ幅、トランジス
タ長)が等しいMOSトランジスタは、ドレイン電流及
びゲート容量は等しいものとして取り扱われる。
アウトの他の例を示す図であり、トランジスタ部(ゲー
ト)91が折れ曲がったMOSトランジスタ90Aを示
している。ここで、図14に示すMOSトランジスタ9
0と図16に示すMOSトランジスタ90Aとにおい
て、トランジスタ幅W及びトランジスタ長Lがそれぞれ
等しいものとする。この場合、実デバイスにおいては、
トランジスタ部91の形状の相違からMOSトランジス
タ90とMOSトランジスタ90Aとではドレイン電流
及びゲート容量が異なるにも拘らず、回路シミュレータ
は、MOSトランジスタ90とMOSトランジスタ90
Aとをドレイン電流及びゲート容量が同じものとして取
り扱ってしまう。
ョンにおけるドレイン電流の精度を高めるためにMOS
トランジスタのトランジスタサイズを補正した場合に
は、回路シミュレーションにおいてゲート容量の精度が
低下してしまう。一方、ゲート容量の精度を高めるため
にMOSトランジスタのトランジスタサイズを補正した
場合には、ドレイン電流の精度が低下してしまう。
ート容量を共に精度良く実デバイスに合わせ込めるよう
なネットリストを生成することができず、このため、精
度の高い回路シミュレーションを行うことができないと
いう問題があった。
アウトから回路シミュレーションに用いる回路情報を抽
出する回路の抽出装置及び回路の抽出方法として、回路
シミュレーションにおいてトランジスタのドレイン電流
及びゲート容量が共に精度良く再現できるような回路情
報を抽出可能にすることを課題とする。
め、請求項1の発明が講じた手段は、半導体回路のマス
クレイアウトから回路シミュレーションに用いる回路情
報を抽出する回路の抽出装置として、前記半導体回路が
有するトランジスタについて、前記マスクレイアウトか
ら認識した前記トランジスタの形状を基にして、回路シ
ミュレーションと実デバイスとにおいてドレイン電流が
合致するような等価トランジスタサイズを求めると共
に、この等価トランジスタサイズを用いた回路シミュレ
ーションと実デバイスとにおけるゲート容量の差に相当
する容量値を有する補正容量を仮想的に生成して、前記
等価トランジスタサイズ及び前記補正容量のデータを回
路シミュレーションに用いる回路情報とするものであ
る。
形状が異なること等に起因する,回路シミュレーション
と実デバイス(実際に製造された半導体回路)とにおけ
るドレイン電流の相違は、等価トランジスタサイズを求
めることによってなくすことができると共に、トランジ
スタ部の形状が異なること等に加えて等価トランジスタ
サイズによってドレイン電流を合わせ込んだことに起因
する,回路シミュレーションと実デバイスとにおけるゲ
ート容量の相違は、補正容量を仮想的に生成することに
よってなくすことができる。したがって、前記等価トラ
ンジスタサイズ及び前記補正容量のデータを回路シミュ
レーションに用いる回路情報として用いることによっ
て、回路シミュレーションにおいてトランジスタのドレ
イン電流及びゲート容量を共に精度良く再現することが
できる。
の発明を具体化したものであり、半導体回路のマスクレ
イアウトから回路シミュレーションに用いる回路情報を
抽出する回路の抽出装置として、前記マスクレイアウト
からトランジスタを認識し、認識したトランジスタのト
ランジスタ部の形状を認識するトランジスタ部形状認識
手段と、前記トランジスタ部形状認識手段によって認識
されたトランジスタ部の形状に基づいて、回路シミュレ
ーションにおける前記トランジスタのドレイン電流が実
デバイスにおける前記トランジスタのドレイン電流と合
致するような等価トランジスタサイズを求めるトランジ
スタサイズ計算手段と、前記トランジスタサイズ計算手
段によって求められた等価トランジスタサイズを用いた
回路シミュレーションと実デバイスとにおける前記トラ
ンジスタのゲート容量の差を求め、求めた差に相当する
容量値を有する補正容量を仮想的に生成する補正容量生
成手段とを備えたものとする。
3の発明が講じた解決手段は、半導体回路の製造後の仕
上り形状を考慮したマスクレイアウトから、回路シミュ
レーションに用いる回路情報を抽出する回路の抽出装置
として、前記半導体回路が有するトランジスタについ
て、前記マスクレイアウトから認識した,曲線を含む前
記トランジスタの形状を基にして、回路シミュレーショ
ンと実デバイスとにおいてドレイン電流が合致するよう
な等価トランジスタサイズを求めると共に、この等価ト
ランジスタサイズを用いた回路シミュレーションと実デ
バイスとにおけるゲート容量の差に相当する容量値を有
する補正容量を仮想的に生成して、前記等価トランジス
タサイズ及び前記補正容量のデータを回路シミュレーシ
ョンに用いる回路情報とするものである。
形状が異なること、トランジスタ部の形状が曲線を有す
ること等に起因する,回路シミュレーションと実デバイ
スとにおけるドレイン電流の相違は、等価トランジスタ
サイズを求めることによってなくすことができると共
に、トランジスタ部の形状が異なること、トランジスタ
部の形状が曲線を有すること等に加えて等価トランジス
タサイズによってドレイン電流を合わせ込んだことに起
因する,回路シミュレーションと実デバイスとにおける
ゲート容量の相違は、補正容量を仮想的に生成すること
によってなくすことができる。このため、半導体回路の
製造後の仕上がり形状を考慮したマスクレイアウトのよ
うにトランジスタ部の形状が曲線で表されたマスクレイ
アウトを回路抽出の対象とする場合でも、等価トランジ
スタサイズ及び補正容量を求めることが可能であるの
で、仕上がり形状を考慮した等価トランジスタサイズ及
び補正容量を回路シミュレーションに用いる回路情報と
して抽出することができる。したがって、前記等価トラ
ンジスタサイズ及び前記補正容量のデータを回路シミュ
レーションに用いる回路情報として用いることによっ
て、回路シミュレーションにおいてトランジスタのドレ
イン電流及びゲート容量を共に精度良く再現することが
できる。
の発明を具体化したものであり、半導体回路の製造後の
仕上り形状を考慮したマスクレイアウトから、回路シミ
ュレーションに用いる回路情報を抽出する回路の抽出装
置として、前記マスクレイアウトからトランジスタを認
識し、認識したトランジスタのトランジスタ部の形状を
この形状が有する曲線も含めて認識するトランジスタ部
形状認識手段と、前記トランジスタ部形状認識手段によ
って認識されたトランジスタ部の形状に基づいて、回路
シミュレーションにおける前記トランジスタのドレイン
電流が実デバイスにおける前記トランジスタのドレイン
電流と合致するような等価トランジスタサイズを計算す
るトランジスタサイズ計算手段と、前記トランジスタサ
イズ計算手段によって求められた等価トランジスタサイ
ズを用いた回路シミュレーションと実デバイスとにおけ
る前記トランジスタのゲート容量の差を求め、求めた差
に相当する容量値を有する補正容量を仮想的に生成する
補正容量生成手段とを備えているものとする。
5の発明が講じた手段は、半導体回路のマスクレイアウ
トから回路シミュレーションに用いる回路情報を抽出す
る回路の抽出装置として、前記半導体回路が有するトラ
ンジスタについて、前記マスクレイアウトから認識した
前記トランジスタの形状を基にして、回路シミュレーシ
ョンと実デバイスとにおいてゲート容量が合致するよう
な等価トランジスタサイズを求めると共に、この等価ト
ランジスタサイズを用いた回路シミュレーションと実デ
バイスとにおけるドレイン電流の差に相当する電流値を
有する補正電流源を仮想的に生成して、前記等価トラン
ジスタサイズ及び前記補正電流源のデータを回路シミュ
レーションに用いる回路情報とするものである。
形状が異なること等に起因する,回路シミュレーション
と実デバイスとにおけるゲート容量の相違は、等価トラ
ンジスタサイズを求めることによってなくすことができ
ると共に、トランジスタ部の形状が異なること等に加え
て等価トランジスタサイズによってゲート容量を合わせ
込んだことに起因する,回路シミュレーションと実デバ
イスとにおけるドレイン電流の相違は、補正電流源を仮
想的に生成することによってなくすことができる。した
がって、前記等価トランジスタサイズ及び前記補正電流
源のデータを回路シミュレーションに用いる回路情報と
することによって、回路シミュレーションにおいてトラ
ンジスタのドレイン電流及びゲート容量を共に精度良く
再現することができる。
の発明を具体化したものであって、半導体回路のマスク
レイアウトから回路シミュレーションに用いる回路情報
を抽出する回路の抽出装置として、前記マスクレイアウ
トからトランジスタを認識し、認識したトランジスタの
トランジスタ部の形状を認識するトランジスタ部形状認
識手段と、前記トランジスタ部形状認識手段によって認
識されたトランジスタ部の形状に基づいて、回路シミュ
レーションにおける前記トランジスタのゲート容量が実
デバイスにおける前記トランジスタのゲート容量と合致
するような等価トランジスタサイズを求めるトランジス
タサイズ計算手段と、前記トランジスタサイズ計算手段
によって求められた等価トランジスタサイズを用いた回
路シミュレーションと実デバイスとにおける前記トラン
ジスタのドレイン電流の差を求め、求めた差に相当する
電流値を有する補正電流源を仮想的に生成する補正電流
源生成手段とを備えているものである。
7の発明が講じた手段は、半導体回路のマスクレイアウ
トから回路シミュレーションに用いる回路情報を抽出す
る回路の抽出装置と、前記半導体回路のプロセス情報等
の情報から回路シミュレーションに用いるパラメータを
抽出するパラメータ抽出手段とを備えたシミュレーショ
ン用情報生成システムとして、前記回路の抽出装置は、
前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求め、求めた等価トランジスタサイズを回路シミュレ
ーションに用いる回路情報として出力するものであり、
前記パラメータ抽出手段は、前記回路の抽出装置によっ
て求められた等価トランジスタサイズを入力とし、この
等価トランジスタサイズを用いた回路シミュレーション
と実デバイスとにおいて前記トランジスタのドレイン電
流が合致するようなパラメータを抽出するものであるも
のとする。
形状が異なること等に起因する回路シミュレーションと
実デバイスとにおけるゲート容量の相違は、回路の抽出
装置によって求められた等価トランジスタサイズを回路
情報として用いることによってなくすことができると共
に、トランジスタ部の形状が異なること等に加えて等価
トランジスタサイズによってゲート容量を合わせ込んだ
ことに起因する回路シミュレーションと実デバイスとに
おけるドレイン電流の相違は、パラメータ抽出手段によ
って等価トランジスタサイズを用いた回路シミュレーシ
ョンと実デバイスとにおいて前記トランジスタのドレイ
ン電流が合致するようなパラメータを抽出することによ
ってなくすことができる。したがって、回路シミュレー
ションにおいてトランジスタのドレイン電流及びゲート
容量が共に精度良く再現することができる。
8の発明が講じた手段は、半導体回路のマスクレイアウ
トから回路シミュレーションに用いる回路情報を抽出す
る回路の抽出方法として、前記半導体回路が有するトラ
ンジスタについて、前記マスクレイアウトから認識した
前記トランジスタの形状を基にして、回路シミュレーシ
ョンと実デバイスとにおいてドレイン電流が合致するよ
うな等価トランジスタサイズを求めたのち、この等価ト
ランジスタサイズを用いた回路シミュレーションと実デ
バイスとにおけるゲート容量の差に相当する容量値を有
する補正容量を仮想的に生成することにより、前記等価
トランジスタサイズ及び前記補正容量のデータを回路シ
ミュレーションに用いる回路情報とするものである。
形状が異なること等に起因する,回路シミュレーション
と実デバイスとにおけるドレイン電流の相違は、等価ト
ランジスタサイズを求めることによってなくすことがで
きると共に、トランジスタ部の形状が異なること等に加
えて等価トランジスタサイズによってドレイン電流を合
わせ込んだことに起因する,回路シミュレーションと実
デバイスとにおけるゲート容量の相違は、補正容量を仮
想的に生成することによってなくすことができる。した
がって、前記等価トランジスタサイズ及び前記補正容量
のデータを回路シミュレーションに用いる回路情報とす
ることによって、回路シミュレーションにおいてトラン
ジスタのドレイン電流及びゲート容量を共に精度良く再
現することができる。
の発明を具体化したものであり、半導体回路のマスクレ
イアウトから回路シミュレーションに用いる回路情報を
抽出する回路の抽出方法として、マスクレイアウトから
トランジスタを認識し、認識したトランジスタのトラン
ジスタ部の形状を認識するトランジスタ部形状認識工程
と、前記トランジスタ部形状認識工程によって認識され
たトランジスタ部の形状に基づいて、回路シミュレーシ
ョンにおける前記トランジスタのドレイン電流が実デバ
イスにおける前記トランジスタのドレイン電流と合致す
るような等価トランジスタサイズを求めるトランジスタ
サイズ計算工程と、前記トランジスタサイズ計算工程に
よって求められた等価トランジスタサイズを用いた回路
シミュレーションと実デバイスとにおける前記トランジ
スタのゲート容量の差を求め、求めた差に相当する容量
値を有する補正容量を仮想的に生成する補正容量生成工
程とを備えているものとする。
10の発明が講じた解決手段は、半導体回路の製造後の
仕上り形状を考慮したマスクレイアウトから回路シミュ
レーションに用いる回路情報を抽出する回路の抽出方法
として、前記半導体回路が有するトランジスタについ
て、前記マスクレイアウトから認識した,曲線を含む前
記トランジスタの形状を基にして、回路シミュレーショ
ンと実デバイスとにおいてドレイン電流が合致するよう
な等価トランジスタサイズを求めたのち、この等価トラ
ンジスタサイズを用いた回路シミュレーションと実デバ
イスとにおけるゲート容量の差に相当する容量値を有す
る補正容量を仮想的に生成することにより、前記等価ト
ランジスタサイズ及び前記補正容量のデータを回路シミ
ュレーションに用いる回路情報とするものである。
の形状が異なること、トランジスタ部の形状が曲線を有
すること等に起因する,回路シミュレーションと実デバ
イスとにおけるドレイン電流の相違は、等価トランジス
タサイズを求めることによってなくすことができると共
に、トランジスタ部の形状が異なること、トランジスタ
部の形状が曲線を有すること等に加えて等価トランジス
タサイズによってドレイン電流を合わせ込んだことに起
因する,回路シミュレーションと実デバイスとにおける
ゲート容量の相違は、補正容量を仮想的に生成すること
によってなくすことができる。このため、半導体回路の
製造後の仕上がり形状を考慮したマスクレイアウトのよ
うにトランジスタ部の形状が曲線で表されたマスクレイ
アウトを回路抽出の対象とする場合でも、等価トランジ
スタサイズ及び補正容量を求めることが可能であるの
で、仕上がり形状を考慮した等価トランジスタサイズ及
び補正容量を回路シミュレーションに用いる回路情報と
して抽出することができる。したがって、前記等価トラ
ンジスタサイズ及び前記補正容量のデータを回路シミュ
レーションに用いる回路情報として用いることによっ
て、回路シミュレーションにおいてトランジスタのドレ
イン電流及びゲート容量を共に精度良く再現することが
できる。
の発明を具体化したものであり、半導体回路の製造後の
仕上り形状を考慮したマスクレイアウトから回路シミュ
レーションに用いる回路情報を抽出する回路の抽出方法
として、前記マスクレイアウトからトランジスタを認識
し、認識したトランジスタのトランジスタ部の形状をこ
の形状が有する曲線も含めて認識するトランジスタ部形
状認識工程と、前記トランジスタ部形状認識工程によっ
て認識されたトランジスタ部の形状に基づいて、回路シ
ミュレーションにおける前記トランジスタのドレイン電
流が実デバイスにおける前記トランジスタのドレイン電
流と合致するような等価トランジスタサイズを求めるト
ランジスタサイズ計算工程と、前記トランジスタサイズ
計算工程によって求められた等価トランジスタサイズを
用いた回路シミュレーションと実デバイスとにおける前
記トランジスタのゲート容量の差を求め、求めた差に相
当する容量値を有する補正容量を仮想的に生成する補正
容量生成工程とを備えているものとする。
半導体回路のマスクレイアウトから回路シミュレーショ
ンに用いる回路情報を抽出する回路の抽出方法として、
前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求めたのち、この等価トランジスタサイズを用いた回
路シミュレーションと実デバイスとにおけるドレイン電
流の差に相当する電流値を有する補正電流源を仮想的に
生成することにより、前記等価トランジスタサイズ及び
前記補正電流源のデータを回路シミュレーションに用い
る回路情報とするものである。
の形状が異なること等に起因する,回路シミュレーショ
ンと実デバイスとにおけるゲート容量の相違は、等価ト
ランジスタサイズを求めることによってなくすことがで
きると共に、トランジスタ部の形状が異なること等に加
えて等価トランジスタサイズによってゲート容量を合わ
せ込んだことに起因する,回路シミュレーションと実デ
バイスとにおけるドレイン電流の相違は、補正電流源を
仮想的に生成することによってなくすことができる。し
たがって、前記等価トランジスタサイズ及び前記補正電
流源のデータを回路シミュレーションに用いる回路情報
とすることによって、回路シミュレーションにおいてト
ランジスタのドレイン電流及びゲート容量を共に精度良
く再現することができる。
12の発明を具体化したものであり、半導体回路のマス
クレイアウトから回路シミュレーションに用いる回路情
報を抽出する回路の抽出方法として、前記マスクレイア
ウトからトランジスタを認識し、認識したトランジスタ
のトランジスタ部の形状を認識するトランジスタ部形状
認識工程と、前記トランジスタ部形状認識工程によって
認識されたトランジスタ部の形状に基づいて、回路シミ
ュレーションにおける前記トランジスタのゲート容量が
実デバイスにおける前記トランジスタのゲート容量と合
致するような等価トランジスタサイズを求めるトランジ
スタサイズ計算工程と、前記トランジスタサイズ計算工
程によって求められた等価トランジスタサイズを用いた
回路シミュレーションと実デバイスとにおける前記トラ
ンジスタのドレイン電流の差を求め、求めた差に相当す
る電流値を有する補正電流源を仮想的に生成する補正電
流源生成工程とを備えているものとする。
は、半導体回路のマスクレイアウトから回路シミュレー
ションに用いる回路情報を抽出する回路の抽出工程と、
前記半導体回路のプロセス情報等の情報から回路シミュ
レーションに用いるパラメータを抽出するパラメータ抽
出工程とを備えたシミュレーション用情報生成方法とし
て、前記回路の抽出工程は、前記半導体回路が有するト
ランジスタについて、前記マスクレイアウトから認識し
た前記トランジスタの形状を基にして、回路シミュレー
ションと実デバイスとにおいてゲート容量が合致するよ
うな等価トランジスタサイズを求める工程を備えてお
り、前記パラメータ抽出工程は、前記回路の抽出工程に
よって求められた等価トランジスタサイズを用いた回路
シミュレーションと実デバイスとにおいて前記トランジ
スタのドレイン電流が合致するようなパラメータを抽出
する工程を備えているものとする。
の形状が異なること等に起因する回路シミュレーション
と実デバイスとにおけるゲート容量の相違は、回路の抽
出工程によって求められた等価トランジスタサイズを回
路情報として用いることによってなくすことができると
共に、トランジスタ部の形状が異なること等に加えて等
価トランジスタサイズによってゲート容量を合わせ込ん
だことに起因する回路シミュレーションと実デバイスと
におけるドレイン電流の相違は、パラメータ抽出工程に
よって等価トランジスタサイズを用いた回路シミュレー
ションと実デバイスとにおいて前記トランジスタのドレ
イン電流が合致するようなパラメータを抽出することに
よってなくすことができる。したがって、回路シミュレ
ーションにおいて実デバイスにおけるトランジスタのド
レイン電流及びゲート容量を共に精度良く再現すること
ができる。
て図面を参照しながら説明する。
実施形態に係る回路の抽出装置の構成を示すブロック図
である。図1に示すように、本実施形態に係る回路の抽
出装置10は、トランジスタ部形状認識手段1と、トラ
ンジスタサイズ計算手段2と、補正容量生成手段3と、
ネットリスト出力手段4とからなる。
ンジスタ幅、トランジスタ長)を実デバイスのドレイン
電流を基準として計算し、計算したトランジスタサイズ
から得られたゲート容量と実デバイスのゲート容量との
差を補正容量としてネットリストに反映させることによ
り、回路シミュレーションの精度を向上させるものであ
る。
ける各構成要素間のデータの流れを説明する。
レイアウトデータ11を読み込み、MOSトランジスタ
の認識とトランジスタ部の形状の認識とを行い、トラン
ジスタ部形状データ12を出力する。トランジスタサイ
ズ計算手段2は、トランジスタ部形状データ12を読み
込み、後述する等価トランジスタ幅及び等価トランジス
タ長を解析式13aから計算又は参照テーブル13bを
参照して求め、トランジスタサイズデータ14として出
力する。補正容量生成手段3は、トランジスタ部形状デ
ータ12及びトランジスタサイズデータ14を読み込
み、後述する補正容量を解析式15aから計算又は参照
テーブル15bを参照して求め、補正容量データ17と
して出力する。ネットリスト出力手段4は、トランジス
タサイズデータ14及び補正容量データ17を読み込
み、ネットリスト18を出力する。
ける各構成要素の動作を詳細に説明する。
作について説明する。
レイアウトデータ11を読み込み、読み込んだマスクレ
イアウトデータ11の中からゲート、ソース、ドレイ
ン、基板の4端子を有するMOSトランジスタを認識す
る。MOSトランジスタを認識すると、次に、認識した
MOSトランジスタのトランジスタ部の形状を認識す
る。
ウトの簡略図であり、トランジスタ部の形状の種類を表
す図である。図2において、60は拡散領域であり、6
1はポリシリコン領域である。トランジスタ部62は、
一般的には拡散領域60とポリシリコン領域61とが重
なった領域と定義される(図2ではトランジスタ部62
に斜線を付している)。本実施形態の説明では、トラン
ジスタ部62の形状は例えば図2(a)〜(e)のよう
に大別されるものとする。図2ではトランジスタ部の形
状の例として、(a)は直線形を、(b)は90度折れ
曲がり形を、(c)は不連続形を、(d)は45度折れ
曲がり形を、(e)はトランジスタ長変化形を、それぞ
れ示している。
ジスタ部62の頂点座標を求めた後、求めた頂点座標の
X、Y座標を比較することによって、トランジスタ部6
2の形状を認識する。そして認識したトランジスタ部6
2の形状を、例えば図2(a)〜(e)のいずれかに分
類する。
果をトランジスタ部形状データ12として出力する。表
1はトランジスタ部形状データ12の例を示している。
12は、トランジスタ識別番号、トランジスタ部形状分
類コード、及びトランジスタ部頂点座標からなる。トラ
ンジスタ識別番号は、認識したMOSトランジスタ個々
に付けられる番号である。トランジスタ部形状分類コー
ドはトランジスタ部62の形状を分類するためのコード
であり、表1の例では図2(a)に示す直線形を
“a”、図2(b)に示す90度折れ曲がり形を
“b”、図2(c)に示す不連続形を“c”というよう
に設定している。トランジスタ部頂点座標は、トランジ
スタサイズを求める際に用いる,トランジスタ部62の
各頂点を表す2次元のX、Y座標からなる座標情報
(X、Y)である。トランジスタ部62の形状によって
頂点の個数に差があるので、座標情報の個数もトランジ
スタ部62の形状によって異なる。例えば、分類コード
a(図2(a)に示す直線形)では座標情報は4個、分
類コードb(図2(b)に示す90度折れ曲がり形)で
は座標情報は6個になる。
作について説明する。
ズ計算手段2は、実デバイスのドレイン電流を基準とし
てトランジスタサイズ(トランジスタ幅、トランジスタ
長)を計算する。計算した結果のトランジスタサイズ
を、等価トランジスタサイズ(等価トランジスタ幅、等
価トランジスタ長)という。
ランジスタ部形状データ12を読み込む。次に、読み込
んだトランジスタ形状データ12の各MOSトランジス
タに対して、ドレイン電流を実デバイスのドレイン電流
と等価にするために、解析式13a又は参照テーブル1
3bを用いてドレイン電流が実デバイスのドレイン電流
と等価になるような等価トランジスタ幅W、等価トラン
ジスタ長Lを求める。
イン電流と等価にするとは、製造プロセス毎に異なるト
ランジスタサイズ、トランジスタ部62の形状、及びド
レイン電流の関係を合わせ込むことを意味する。すなわ
ち、回路シミュレータは、与えられたトランジスタサイ
ズと製造プロセスの能力とに基づいてドレイン電流を決
定するが、課題の項で説明したように、トランジスタ部
62の形状の相違によるドレイン電流の差異をシミュレ
ーション結果に反映させることができない。このため、
回路シミュレータの精度を見かけ上向上させるために、
トランジスタ部62の形状の相違によるドレイン電流の
差をトランジスタサイズに反映させることによってドレ
イン電流を実デバイスのドレイン電流と等価にするので
ある。
実測値又はトランジスタ部の形状の相違をシミュレーシ
ョン結果に反映させることができるプロセスシミュレー
タやデバイスシミュレータ等により得られた値を用い
る。
数化できる場合は解析式13aを用い、関数化が困難な
場合は参照テーブル13bを用いる。
明する。解析式13aを用いる場合は、対象となるMO
Sトランジスタのトランジスタ部形状分類コード(表1
に示す)に対応した解析式を解析式13aの中から選ぶ
と共に、前記MOSトランジスタのトランジスタ部頂点
座標(表1に示す)からトランジスタ部の各辺の長さ等
の寸法を求めて、求めた寸法を解析式13aの中から選
んだ解析式に代入することによって、前記MOSトラン
ジスタの等価トランジスタ幅W、等価トランジスタ長L
を計算する。
形状に対して、等価トランジスタ幅W、等価トランジス
タ長Lを求めるための解析式13aは例えば次のように
なる。 図2(a)… (W,L)=(W1 ,L1 ) (b)… (W,L)=(W1 +W2 +Kx ×Wx ,L1 ) (c)… (W,L)=(W1 +W2 +Kx ×Wx ,L1 ) (d)… (W,L)=(W1 +W2 +W3 +Kx ×Wx +Ky ×Wy , L1 ) (e)… (W,L)=(W1 ,L1 ),(W2 ,L2 ), (Kx ×Wx ,Ky ×(L1 +L2 )/2) …(1) ここで、W1 ,W2 ,W3 ,Wx ,Wy はトランジスタ
部62の中心線の長さで表した各部のトランジスタ幅、
L1 ,L2 は各部のトランジスタ長であり、図2(a)
〜(e)にそれぞれ示している。またKx ,Ky はトラ
ンジスタ部62の形状の相違によるドレイン電流の差異
をトランジスタサイズに反映させる補正係数である。な
お、トランジスタ部62の形状の相違によるドレイン電
流の差異はLSIの製造プロセスによって異なるので、
補正係数Kx ,Ky は、LSIの製造プロセスによって
異なることになる。
スタ部形状を有するMOSトランジスタは、図3に示す
ような1個のトランジスタからなる回路70で表される
が、図2(e)に示すようなトランジスタ長が変化する
トランジスタ部形状を有するMOSトランジスタについ
ては、トランジスタ部62をトランジスタ長毎に分割し
て、図4に示すような並列に接続された複数のトランジ
スタ70a,70b,70cからなる回路70で表され
る。分割された各トランジスタは、回路シミュレーショ
ンにおいて、分割されていないトランジスタと同様に扱
うことができる。このため式(1)に示すように、図2
(e)に示すトランジスタ部形状については3組の等価
トランジスタ幅W、等価トランジスタ長Lを各々計算す
る必要がある。図3及び図4において、71はゲート、
72はソース、73はドレイン、74は基板である。
部62の各寸法を変数とする任意の関数を用いてもよ
い。例えば図2(a)〜(e)に示すトランジスタ部形
状について、次のような式で等価トランジスタ幅Wを求
める。等価トランジスタ長Lについても同様である。 図2(a)… W=functiona(W1 ,L1 ) (b)… W=functionb(W1 ,W2 ,Wx ,L1 ) (c)… W=functionc(W1 ,W2 ,Wx ,L1 ) (d)… W=functiond(W1 ,W2 ,W3 ,Wx ,Wy ,L1 ) (e)… W=functione(W1 ,W2 ,Wx ,L1 ,L2 ) …(2) functiona〜functioneはそれぞれ、各トランジスタ形
状における等価トランジスタ幅Wを表す関数である。
ついて説明する。参照テーブル13bには例えば、トラ
ンジスタ部形状分類コード毎に、トランジスタ部62の
各寸法に対応する等価トランジスタ幅W、等価トランジ
スタ長Lを記述したテーブルが準備されている。トラン
ジスタサイズ計算手段2は、トランジスタ部形状データ
12のトランジスタ部形状分類コードやトランジスタ部
頂点座標等の情報を用いて参照テーブル13bを検索
し、所定の等価トランジスタ幅W、等価トランジスタ長
Lを読み出す。
ーブルの例を示す表である。表2では、図2(b)に示
すトランジスタ部形状についてのトランジスタ幅W1 、
W2の組み合わせに対する等価トランジスタ幅Wが記述
されている。
備されたテーブルに適当な寸法の値がないときには、内
挿法又は外挿法によって近似的に等価トランジスタ幅
W、等価トランジスタ長Lを求める。
場合には、トランジスタ部62の形状及びトランジスタ
サイズを想定したデータを数多く準備しておくほど、等
価トランジスタサイズ(等価トランジスタ幅、等価トラ
ンジスタ長)を精度良く求めることができる。
スタサイズ(等価トランジスタ幅、等価トランジスタ
長)のデータは、トランジスタサイズデータ14として
出力される。表3はトランジスタサイズデータ14の例
を示すものである。表3において、トランジスタ識別番
号毎に等価トランジスタ幅W及び等価トランジスタ長L
が示されている。
説明する。補正容量生成手段3は、トランジスタ部62
の形状が異なること及びトランジスタサイズ計算手段2
によってトランジスタサイズを合わせ込んだことにより
生じる、回路シミュレーションと実デバイスとにおける
ゲート容量の差を求め、求めた差に相当する容量値を有
する補正容量を仮想的に生成する。具体的には、ゲート
容量の実測値等から、トランジスタサイズ計算手段2に
よって求められた等価トランジスタサイズに基づいて計
算したゲート容量を差し引くことにより、補正容量の容
量値を求める。
部形状認識手段1によって得られたトランジスタ部形状
データ12とトランジスタサイズ計算手段2によって得
られたトランジスタサイズデータ14とを読み込む。
する等価トランジスタ幅及び等価トランジスタ長に基づ
いて、各MOSトランジスタのゲート容量を計算する。
ゲート容量にはゲート・ソース間容量、ゲート・ドレイ
ン間容量、及びゲート・基板間容量の3種類があり、各
々解析式15a又は参照テーブル15bに基づいて求め
られる。そして、求めたゲート容量と実測値データ16
が有する実デバイスのゲート容量との差を求めて、これ
を補正容量の容量値とする。
ース間容量、ゲート・ドレイン間容量、及びゲート・基
板間容量をそれぞれCgs1 ,Cgd1 ,Cgb1 とし、等価
トランジスタ幅W及び等価トランジスタ長Lに基づいて
求めたゲート・ソース間容量、ゲート・ドレイン間容
量、及びゲート・基板間容量をそれぞれCgs2 ,Cgd
2,Cgb2 とする。
ート容量Cgs1 、Cgd1 、Cgb1 は、トランジスタサイ
ズ及び製造プロセスの能力の相違によるゲート容量の差
異だけでなくトランジスタ部62の形状の相違によるゲ
ート容量の差異も観測可能な,実際の測定やプロセスシ
ミュレーション、デバイスシミュレーション等によって
求められたものである。
ある。実測値データ16は、トランジスタ部62の形状
毎に準備されており、表4は図2(a)に示す直線形の
トランジスタ形状についての実デバイスのゲート容量を
示している。
ンジスタ長Lに基づくゲート容量は、以下のようにして
求められる。
る。解析式15aには、ゲート・ソース間容量Cgs2 、
ゲート・ドレイン間容量Cgd2 、及びゲート・基板間容
量Cgb2 をそれぞれ表す、等価トランジスタ幅Wと等価
トランジスタ長Lとを変数とする任意の関数が準備され
ている。すなわち、各ゲート容量は解析式15aにおい
て次のように表されている。 Cgs2 =functiongs(W,L) Cgd2 =functiongd(W,L) Cgb2 =functiongb(W,L) …(3) functiongs,functiongd,functiongbはゲート容
量を表す関数である。ゲート容量を表す関数としては、
例えば、回路シミュレータに内蔵されているMOSトラ
ンジスタのゲート容量モデルに用いられている関数が用
いられる。
ズデータ14の等価トランジスタ幅W及び等価トランジ
スタ長Lを、解析式15aに代入して、所定のゲート容
量を計算する。
明する。参照テーブル15bには、等価トランジスタ幅
Wとトランジスタ長Lの組み合わせに対する,ゲート・
ソース間容量Cgs2 、ゲート・ドレイン間容量Cgd2 、
及びゲート・基板間容量Cgb2 が記述されている。表5
は参照テーブル15bの例を示す表である。
ズデータ14の等価トランジスタ幅W及び等価トランジ
スタ長Lを用いて参照テーブル15bを検索し、所定の
ゲート容量を読み出す。参照テーブル15bに等価トラ
ンジスタ幅W及び等価トランジスタ長Lの組み合わせに
合致する値がない場合は、内挿法又は外挿法によって近
似的にゲート容量を求める。
ンジスタサイズを基にして求めたゲート容量とから、補
正容量を求める。ゲート・ソース間補正容量をΔCgs、
ゲート・ドレイン間補正容量をΔCgd、ゲート・基板間
補正容量をΔCgbとすると、各補正容量は次のような式
で求められる。 ΔCgs=Cgs1 −Cgs2 ΔCgd=Cgd1 −Cgd2 ΔCgb=Cgb1 −Cgb2 …(4)
て具体的な数値を用いて説明する。ここでは、トランジ
スタ部形状認識手段1によってマスクレイアウトデータ
11から認識されたMOSトランジスタが、トランジス
タ部の形状は図2(a)に示すような直線形であり、ト
ランジスタ幅W1 及びトランジスタ長L1 が共に1.0
(μm)であるものとする。
って、前記MOSトランジスタの等価トランジスタ幅W
及び等価トランジスタ長Lが求められる。ここでは式
(1)に示す解析式13aにしたがって、等価トランジ
スタ幅W及び等価トランジスタ長Lは、次式のように求
められるものとする。
量の容量値が計算される。実デバイスのゲート容量は、
表4に示す実測値データ16にしたがって求められるも
のとすると、 Cgs1 =1.01 Cgd1 =1.01 Cgb1 =1.01 となる。一方、等価トランジスタサイズに基づくゲート
容量は、例えば解析式15aから、 Cgs2 =functiongs(W,L)=functiongs(1.0,1.0)=1.0 Cgd2 =functiongd(W,L)=functiongd(1.0,1.0)=1.0 Cgb2 =functiongb(W,L)=functiongb(1.0,1.0)=1.0 のようになるものとする。したがって、補正容量は式
(4)から、 ΔCgs=Cgs1 −Cgs2 =1.01−1.0=0.01 ΔCgd=Cgd1 −Cgd2 =1.01−1.0=0.01 ΔCgb=Cgb1 −Cgb2 =1.01−1.0=0.01 と求められる。
容量値は、補正容量データ17として出力される。表6
は補正容量データ17の例を示す表であり、表6におい
て、トランジスタ識別番号毎に3つの補正容量ΔCgs,
ΔCgd,ΔCgbが記述されている。
が異なるという特性を有するため、解析式15a又は参
照テーブル15bをこの特性を考慮したものとすること
によって、回路シミュレーションの精度をさらに向上さ
せるネットリストを生成することができる。
細に説明する。
サイズデータ14及び補正容量データ17を読み込み、
トランジスタサイズデータ14から各MOSトランジス
タの等価トランジスタサイズ(等価トランジスタ幅W,
等価トランジスタ長L)を読み出し、この等価トランジ
スタサイズを有するMOSトランジスタをネットリスト
18に記述する。また、補正容量データ17から各MO
Sトランジスタの補正容量すなわちゲート・ソース間補
正容量ΔCgs、ゲート・ドレイン間補正容量ΔCgd、及
びゲート・基板間補正容量ΔCgbを読み出し、読み出し
たこれらの補正容量をネットリスト18に記述する。
に記述されたMOSトランジスタの接続関係を示す回路
図である。図5において、80はゲート・ソース間補正
容量、81はゲート・ドレイン間補正容量、82はゲー
ト・基板間補正容量である。
生成されたネットリスト18の例を示す図である。図6
において、文頭が“M”である行はMOSトランジスタ
を表しており、第1項はトランジスタ識別番号、第2〜
5項はMOSトランジスタの端子番号、第6項はMOS
トランジスタの型、第7項は等価トランジスタ幅、第8
項は等価トランジスタ長である。文頭が“C”である行
は容量(ここでは補正容量)を表しており、第1項は容
量識別番号、第2,3項は容量が接続される2端子、第
4項は容量値である。
路の抽出装置によると、ドレイン電流については等価ト
ランジスタサイズ(等価トランジスタ幅,等価トランジ
スタ長)を求めることによって実際の値に合わせ込むと
共に、ゲート容量についても補正容量を仮想的に求める
ことによって実際の値に合わせ込むので、回路シミュレ
ーションにおいてドレイン電流及びゲート容量の両方の
物理量を高精度に再現できるネットリストを出力するこ
とができる。
ズ計算手段2及び補正容量生成手段3がそれぞれ、解析
式と参照テーブルとを使い分ける構成としているが、解
析式又は参照テーブルのいずれか一方のみを用いる構成
としてもよい。
タと補正容量のみをネットリストに記述する構成になっ
ているが、これらに加えて、トランジスタのソース、ド
レインの形状(面積、周囲長)に関する情報、配線容量
等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵
抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタン
スもマスクレイアウトから抽出してネットリストに記述
する構成としてもよい。
手段4によってネットリストを生成する構成としている
が、トランジスタサイズデータ14及び補正容量データ
17自体を本実施形態に係る回路の抽出装置の出力デー
タとしてもよい。
変形例の構成を示すブロック図である。図7において、
回路の抽出装置10Aは、図1に示す回路の抽出装置1
0が有するネットリスト出力手段4を備えておらず、ト
ランジスタサイズ計算手段2によって得られたトランジ
スタサイズデータ14及び補正容量生成手段3によって
得られた補正容量データ17を直接外部に出力する構成
となっている。図7に示す回路の抽出装置10Aを用い
る場合は、従来のネットリストに対して、トランジスタ
サイズデータを全てトランジスタデータ14に置き換え
ると共に補正容量データ17を付加することによって、
図1に示す回路の抽出装置から出力されるネットリスト
18と同様のネットリスト18Aを生成することができ
る。なおこのとき、従来のネットリストと回路の抽出装
置10Aから出力されたトランジスタサイズデータ14
及び補正容量データ17とにおいて、トランジスタ認識
番号が必ずしも一致していない場合があるが、この場合
にはネットリスト同士を比較するソフトウエアを用いて
対応をとればよい。
実施形態に係る回路の抽出装置の構成を示すブロック図
である。図8に示すように、本実施形態に係る回路の抽
出装置20は、仕上がり形状を考慮したマスクレイアウ
トに対してトランジスタ部の形状を認識できるトランジ
スタ部形状認識手段6と、トランジスタサイズ計算手段
7と、補正容量生成手段8と、ネットリスト出力手段9
とからなり、仕上がり形状を考慮したマスクレイアウト
からネットリストを抽出できる点で第1の実施形態と異
なる。なお、ネットリスト出力手段9は、図1に示す第
1の実施形態に係る回路の抽出装置10が有するネット
リスト出力手段4と同様のものである。
(e)に示すマスクレイアウトに基づいて製造されたM
OSトランジスタの形状を示す簡略図である。
わせからなる。ところが、例えば図2に示すようなマス
クレイアウトに基づいて実デバイスを製造すると、図9
に示すような曲線を含む形状に仕上がる。このマスクレ
イアウトと仕上り形状との差は、実デバイスの動作に微
妙な影響を与える。製造プロセスの微細化が進むにつれ
て、マスクレイアウトと仕上がり形状との差は増大す
る。したがって、仕上がり形状が実デバイスの動作に与
える影響はプロセスの微細化が進むほど大きくなり、無
視できなくなる。
り形状との差が実デバイスの動作に影響を与えることに
鑑み、実デバイスの仕上がり形状を考慮してマスクレイ
アウトを予め変換し、変換したマスクレイアウトに対し
て等価トランジスタサイズや補正容量を求めることによ
って、第1の実施形態よりもさらに回路シミュレーショ
ンの精度を向上させるものである。
ける各構成要素間のデータの流れを説明する。
マスクレイアウトデータ21を読み込み、MOSトラン
ジスタの認識とトランジスタ部の形状の認識とを行い、
トランジスタ部形状データ22を出力する。トランジス
タサイズ計算手段7は、トランジスタ部形状データ22
を読み込み、解析式23aから計算又は参照テーブル2
3bを参照して等価トランジスタ幅及び等価トランジス
タ長を求め、トランジスタサイズデータ24として出力
する。補正容量生成手段8は、トランジスタ部形状デー
タ22及びトランジスタサイズデータ24を読み込み、
補正容量を解析式25aから計算又は参照テーブル25
bを参照して求め、補正容量データ27として出力す
る。ネットリスト出力手段9は、トランジスタサイズデ
ータ24及び補正容量データ27を読み込み、ネットリ
スト28を出力する。
造プロセスを経た後の仕上り形状を詳細にシミュレーシ
ョンすることができるプロセスシミュレータの機能を用
いて、元のマスクレイアウトから生成する。
作を詳細に説明する。図1に示す第1の実施形態に係る
回路の抽出装置10が有するトランジスタ部形状認識手
段1と異なるのは、トランジスタ部の輪郭が曲線であっ
てもその形状を認識できる点である。
マスクレイアウトデータ21を読み込み、ゲート、ソー
ス、ドレイン、基板の4端子を有するMOSトランジス
タを認識する。変換後マスクレイアウトデータ21で
は、MOSトランジスタのマスクレイアウトは図9
(a)〜(e)のようになっている。第1の実施形態と
同様に、トランジスタ部62(図9では斜線を付してい
る)は拡散領域60とポリシリコン領域61とが重なっ
た領域と定義される。
ジスタ部形状認識手段6は次に、認識したMOSトラン
ジスタのトランジスタ部62の形状を認識する。そして
認識したトランジスタ部62の形状を例えば図9(a)
〜(e)のいずれかに分類する。図9ではトランジスタ
部62の形状の例として、(a)は直線形を、(b)は
90度折れ曲がり形を、(c)は不連続形を、(d)は
45度折れ曲がり形を、(e)はトランジスタ長変化形
を、それぞれ示している。
果をトランジスタ部形状データ22として出力する。ト
ランジスタ部形状データ22は、表1に示すトランジス
タ識別番号及びトランジスタ部形状分類コードに加え
て、元のマスクレイアウトを変換して変換後マスクレイ
アウトデータ21を生成する際に合わせ込まれた曲線を
表す式、並びにその曲線の始点座標及び終点座標からな
る。曲線の始点座標と終点座標は、トランジスタサイズ
を後に求める際に用いる2次元のX、Y座標からなる座
標情報(X、Y)である。
作を詳細に説明する。図1に示す第1の実施形態に係る
回路の抽出装置10が有するトランジスタサイズ計算手
段2と異なるのは、曲線の式並びに曲線の始点座標及び
終点座標を含むトランジスタ部形状データ22について
も、精度良く等価トランジスタサイズを計算することが
できる点である。
ランジスタ部形状データ22を読み込む。次に、読み込
んだトランジスタ形状データ22の各MOSトランジス
タに対して、ドレイン電流が実デバイスのドレイン電流
と等価になるような等価トランジスタ幅W、等価トラン
ジスタ長Lを、解析式23a又は参照テーブル23bを
用いて求める。
部について輪郭曲線の式や輪郭曲線の始点座標・終点座
標毎に解析式を備えている点で、図1に示す第1の実施
形態に係る回路の抽出装置10における解析式13aと
異なっている。したがって、解析式23aを用いること
によって、同一形状のトランジスタであって輪郭曲線の
式や曲線の始点座標・終点座標が異なるものについても
それぞれ、ドレイン電流が精度良く再現される等価トラ
ンジスタサイズを計算することができる。
と同様に、同一形状のトランジスタについて、輪郭曲線
の式や輪郭曲線の始点座標・終点座標毎にテーブルを備
えている。
説明する。図1に示す第1の実施形態に係る回路の抽出
装置10が有する補正容量生成手段3と異なるのは、輪
郭曲線の式や曲線の始点座標・終点座標を含むトランジ
スタ部形状データ22について、精度良く補正容量を計
算することができる点である。
計算手段7と同様に、輪郭曲線の式や輪郭曲線の始点座
標・終点座標を考慮した解析式25a、参照テーブル2
5bを用いることによって行われる。
路の抽出装置によると、実デバイスの仕上がり形状を考
慮して変換したマスクレイアウトに対して、等価トラン
ジスタサイズ及び補正容量を求めることができるので、
回路シミュレーションにおいてドレイン電流及びゲート
容量を第1の実施形態よりも精度良く再現できるネット
リストを抽出することができる。
に、ポリシリコン領域61についてのみマスクレイアウ
ト変換を行い輪郭を曲線化しているが、拡散領域や配線
領域等についてもマスクレイアウト変換を行ってもかま
わない。
ズ計算手段7及び補正容量生成手段8がそれぞれ、解析
式と参照テーブルとを使い分ける構成としているが、解
析式又は参照テーブルのいずれか一方のみを用いる構成
としてもよい。
タと補正容量のみをネットリストに出力する構成になっ
ているが、これらに加えて、トランジスタのソース、ド
レインの形状(面積、周囲長)に関する情報、配線容量
等の寄生容量、配線抵抗、コンタクト抵抗、ソース抵
抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタン
スもマスクレイアウトから抽出してネットリストに出力
する構成としてもよい。
手段9によってネットリストを生成する構成としている
が、図7に示す第1の実施形態の変形例と同様に、トラ
ンジスタサイズデータ24及び補正容量データ27を本
実施形態に係る回路の抽出装置の出力データとしてもよ
い。
の実施形態に係る回路の抽出装置の構成を示すブロック
図である。図10に示す本実施形態に係る回路の抽出装
置30は、図1に示す第1の実施形態に係る回路の抽出
装置10と共通のトランジスタ部形状認識手段1及びネ
ットリスト出力手段4、並びにトランジスタサイズ計算
手段31及び補正電流源生成手段32によって構成され
ている。
レーションと実デバイスとにおいてドレイン電流が一致
するように等価トランジスタサイズ(等価トランジスタ
幅,等価トランジスタ長)を求めると共に、求めた等価
トランジスタサイズによる回路シミュレーションと実デ
バイスとにおけるゲート容量の差を補正容量とするもの
であった。
ーションと実デバイスとにおいて「ゲート容量」が一致
するように等価トランジスタサイズ(等価トランジスタ
幅,等価トランジスタ長)を求めると共に、求めた等価
トランジスタサイズによる回路シミュレーションと実デ
バイスとにおける「ドレイン電流」の差を、「補正電流
源」によって表すものである。
装置30における各構成要素間のデータの流れを説明す
る。
マスクレイアウトデータ11を読み込み、MOSトラン
ジスタの認識とトランジスタ部の形状の認識とを行い、
トランジスタ部形状データ12を出力する。トランジス
タサイズ計算手段31は、トランジスタ部形状データ1
2を読み込み、回路シミュレーションと実デバイスとに
おいてゲート容量が一致するような等価トランジスタ幅
及び等価トランジスタ長を解析式33aから計算又は参
照テーブル33bを参照して求め、トランジスタサイズ
データ34として出力する。補正電流源生成手段32
は、トランジスタ部形状データ12及びトランジスタサ
イズデータ34を読み込み、後述する補正電流源を解析
式35aから計算又は参照テーブル35bを参照して仮
想的に求め、補正電流源データ37として出力する。ネ
ットリスト出力手段4は、トランジスタサイズデータ3
4及び補正電流源データ37を読み込み、ネットリスト
38を出力する。
おける各構成要素の動作を説明する。トランジスタ部形
状認識手段1及びネットリスト出力手段4については、
第1の実施形態と同様であるのでここでは説明を省略す
る。
トランジスタ部形状データ12を読み込む。次に、読み
込んだトランジスタ形状データ12に含まれる各MOS
トランジスタに対して、ゲート容量が実デバイスのゲー
ト容量と等価になるような等価トランジスタ幅W、等価
トランジスタ長Lを、解析式33a又は参照テーブル3
3bを用いて求める。
測値又はトランジスタ部の形状の違いをシミュレーショ
ンに反映させることができるプロセスシミュレータやデ
バイスシミュレータ等により得られた値を用いる。得ら
れた実デバイスのゲート容量が、関数化できる場合は解
析式33aを用い、関数化が困難な場合は参照テーブル
33bを用いる。解析式33a及び参照テーブル33b
の用い方については第1の実施形態と同様であり、ここ
では説明を省略する。
スタサイズ(等価トランジスタ幅、等価トランジスタ
長)が求められたマスクレイアウト上の各MOSトラン
ジスタについて、トランジスタ部の形状が異なること及
びトランジスタサイズ計算手段31によってトランジス
タサイズが合わせ込まれたこと等により生じた実デバイ
スのドレイン電流との差を求め、求めた差に相当する電
流量の補正電流源を仮想的に生成する。
ら、トランジスタサイズ計算手段31によって求められ
た等価トランジスタサイズ(等価トランジスタ幅、等価
トランジスタ長)に基づいて計算したドレイン電流を差
し引くことにより、補正電流源の電流量を求める。
スタ部形状認識手段1によって得られたトランジスタ部
形状データ12とトランジスタサイズ計算手段31によ
って得られたトランジスタサイズデータ34とを読み込
む。
する等価トランジスタ幅及び等価トランジスタ長に基づ
いて、各MOSトランジスタのドレイン電流を計算す
る。このドレイン電流は解析式35a又は参照テーブル
35bを用いて求められる。そして、求めたドレイン電
流と実測値データ36が有する実際のドレイン電流との
差を求め、この差に相当する電流量を有する電流源を補
正電流源として仮想的に生成する。
ある。実測値データ36はトランジスタ部の形状毎に準
備されており、表7は図2(a)に示す直線形のトラン
ジスタ部形状についての実際のドレイン電流IDSを示し
ている。
MOSトランジスタの接続関係を表す図である。図11
において、85はMOSトランジスタ、86は仮想的に
生成された補正電流源である。図11に示すように、補
正電流源86はMOSトランジスタ85と並列に設けら
れ、補正電流源86の電流の向きは、実デバイスのドレ
イン電流が等価トランジスタサイズに基づいて求めたド
レイン電流よりも大きいとき(電流の差が“+”のと
き)は、MOSトランジスタ85のドレイン電流の向き
と同じであり、実デバイスのドレイン電流が等価トラン
ジスタサイズに基づいて求めたドレイン電流よりも小さ
いとき(電流の差が“−”のとき)は、MOSトランジ
スタ85のドレイン電流の向きと逆である。
導体回路の抽出装置によると、ゲート容量については等
価トランジスタサイズ(等価トランジスタ幅及び等価ト
ランジスタ長)を求めることによって実際の値に合わせ
込むことができ、さらにドレイン電流についても補正電
流源を仮想的に求めることによって実際の値に合わせ込
むことができるため、回路シミュレーションにおいてド
レイン電流及びゲート容量の両方の物理量を高精度に再
現できるネットリストをマスクレイアウトデータから抽
出することができる。
比較する。
ゲート容量と等価トランジスタサイズに基づいて求めた
ゲート容量との差が正であるときは、このゲート容量の
差は仮想的な補正容量によって表現することができる
が、ゲート容量の差が負であるときはこのゲート容量の
差をネットリストに反映させることはできない。容量値
が負である容量はありえないからである。これに対し
て、本実施形態では、実デバイスのドレイン電流と等価
トランジスタサイズに基づいて求めたドレイン電流との
差が正であっても負であっても、このドレイン電流の差
を仮想的な補正電流源によってネットリストに反映させ
ることができる。なぜなら、ドレイン電流の差の正負は
補正電流源の電流の向きによって表すことができるから
である。
を持つ補正容量によってゲート容量を合わせ込むので、
ゲート容量の電圧依存性を扱うことが困難である。第1
の実施形態では回路の動作電圧(例えば5V,3V)に
おけるゲート容量値を求めているが、実際のゲート容量
はゲート電圧によって変化するからである。これに対し
て、本実施形態では、容量の電圧依存性も扱うことがで
きる。
ズ計算手段31及び補正電流源生成手段32がそれぞ
れ、解析式と参照テーブルとを使い分ける構成としてい
るが、解析式又は参照テーブルのいずれか一方のみを用
いる構成としてもよい。
タと補正電流源のみをネットリストに出力する構成にな
っているが、これらに加えて、トランジスタのソース、
ドレインの形状(面積、周囲長)に関する情報、配線容
量等の寄生容量や、配線抵抗、コンタクト抵抗、ソース
抵抗、ドレイン抵抗等の寄生抵抗、又は寄生インダクタ
ンスもマスクレイアウトから抽出してネットリストに出
力する構成としてもよい。
手段4によってネットリストを生成する構成としている
が、図7に示す第1の実施形態の変形例と同様に、トラ
ンジスタデータ34及び補正電流源データ37を出力デ
ータとする構成としてもよい。
4の実施形態に係るシミュレーション用情報生成システ
ムの概略を示す図である。図12に示すように、本実施
形態に係るシミュレーション用情報生成システムは回路
の抽出装置40及びパラメータ抽出手段53によって構
成されており、回路シミュレータ55は一般的には、マ
スクレイアウトデータ11から回路の抽出装置40によ
って抽出されたネットリスト45と、トランジスタ特性
51やプロセス情報52からパラメータ抽出手段53に
よって抽出されたパラメータ54とを情報として用いて
回路シミュレーションを行う。
40によって、回路シミュレーションにおいてドレイン
電流及びゲート容量が共に精度良く再現できるようなネ
ットリスト45を生成するものであり、パラメータ54
については従来どおりのものを用いているものであっ
た。
実際の値に合わせ込むために等価トランジスタサイズ
(等価トランジスタ幅,等価トランジスタ長)を求めて
ネットリスト45に反映させると共に、ドレイン電流を
実際の値に合わせ込むために回路シミュレーションに用
いるパラメータ54を等価トランジスタサイズ(等価ト
ランジスタ幅,等価トランジスタ長)を基にして補正す
るものである。言い換えると、第3の実施形態において
仮想的に生成した補正電流源に相当する情報をパラメー
タ54に反映させるものである。図12では、回路の抽
出装置40からパラメータ抽出手段53への等価トラン
ジスタサイズ(等価トランジスタ幅,等価トランジスタ
長)のデータの流れを破線で示している。
ョン用情報生成システムにおける回路の抽出装置40の
構成を示すブロック図である。図13において、まず、
トランジスタ部形状認識手段1は、マスクレイアウトデ
ータ11を読み込み、MOSトランジスタの認識とトラ
ンジスタ部の形状の認識とを行い、トランジスタ部形状
データ12を出力する。トランジスタサイズ計算手段3
1は、トランジスタ部形状データ12を読み込み、回路
シミュレーションと実デバイスとにおいてゲート容量が
一致するような等価トランジスタ幅及び等価トランジス
タ長を解析式33aから計算又は参照テーブル33bを
参照して求め、トランジスタサイズデータ34として出
力する。ネットリスト出力手段4は、トランジスタサイ
ズデータ34を読み込み、ネットリスト45を出力す
る。
電流源生成手段32を備えていない点で図10に示す第
3の実施形態に係る回路の抽出装置30と異なる。した
がって、ネットリスト45は図10に示すネットリスト
38と異なり補正電流源の情報を含んでいない。トラン
ジスタ部形状認識手段1、トランジスタサイズ計算手段
31、及びネットリスト出力手段4の動作は第3の実施
形態と同様であり、ここでは説明を省略する。
データ12及びトランジスタサイズデータ34をパラメ
ータ抽出手段53に出力する。パラメータ抽出手段53
は、トランジスタサイズデータが有する等価トランジス
タサイズ(等価トランジスタ幅、等価トランジスタ長)
を用いて、トランジスタ毎にパラメータ54a,54
b,54cというように抽出する。
と、ゲート容量については等価トランジスタサイズを求
めネットリストに反映させることによって実際の値に合
わせこむことができ、さらにドレイン電流については等
価トランジスタサイズを用いてパラメータを補正するこ
とによって実際の値に合わせこむことができるので、回
路シミュレーションにおいてドレイン電流及びゲート容
量の両方の物理量を高精度に再現させることができる。
ュレーションにおいて、トランジスタのドレイン電流及
びゲート容量を共に精度良く再現することができるよう
な回路情報(等価トランジスタサイズ及び補正容量、補
正電流源又はパラメータ)を抽出することができる。
の構成を示すブロック図である。
レイアウトの簡略図であり、トランジスタ部の形状の種
類を表す図である。
に相当する回路図である。
る回路図である。
記述されたMOSトランジスタの接続関係を示す回路図
である。
一例を表す図である。
の変形例の構成を示すブロック図である。
の構成を示すブロック図である。
マスクレイアウトに基づいて製造されたMOSトランジ
スタの仕上り形状を示す簡略図である。
置の構成を示すブロック図である。
に記述されたMOSトランジスタの接続関係を示す回路
図である。
図である。
置の構成を示すブロック図である。
例を示す図である。
イアウトから抽出されたネットリストである。
の例を示す図であり、トランジスタ部(ゲート)が折れ
曲がったMOSトランジスタを示す図である。
Claims (14)
- 【請求項1】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出装置であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てドレイン電流が合致するような等価トランジスタサイ
ズを求めると共に、この等価トランジスタサイズを用い
た回路シミュレーションと実デバイスとにおけるゲート
容量の差に相当する容量値を有する補正容量を仮想的に
生成して、前記等価トランジスタサイズ及び前記補正容
量のデータを回路シミュレーションに用いる回路情報と
することを特徴とする回路の抽出装置。 - 【請求項2】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出装置であって、 前記マスクレイアウトからトランジスタを認識し、認識
したトランジスタのトランジスタ部の形状を認識するト
ランジスタ部形状認識手段と、 前記トランジスタ部形状認識手段によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのドレイン電流が実デバイス
における前記トランジスタのドレイン電流と合致するよ
うな等価トランジスタサイズを計算するトランジスタサ
イズ計算手段と、 前記トランジスタサイズ計算手段によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのゲート容量の
差を求め、求めた差に相当する容量値を有する補正容量
を仮想的に生成する補正容量生成手段とを備えているこ
とを特徴とする回路の抽出装置。 - 【請求項3】 半導体回路の製造後の仕上り形状を考慮
したマスクレイアウトから、回路シミュレーションに用
いる回路情報を抽出する回路の抽出装置であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した,曲線を含む前記トランジ
スタの形状を基にして、回路シミュレーションと実デバ
イスとにおいてドレイン電流が合致するような等価トラ
ンジスタサイズを求めると共に、この等価トランジスタ
サイズを用いた回路シミュレーションと実デバイスとに
おけるゲート容量の差に相当する容量値を有する補正容
量を仮想的に生成して、前記等価トランジスタサイズ及
び前記補正容量のデータを回路シミュレーションに用い
る回路情報とすることを特徴とする回路の抽出装置。 - 【請求項4】 半導体回路の製造後の仕上り形状を考慮
したマスクレイアウトから、回路シミュレーションに用
いる回路情報を抽出する回路の抽出装置であって、 前記マスクレイアウトからトランジスタを認識し、認識
したトランジスタのトランジスタ部の形状をこの形状が
有する曲線も含めて認識するトランジスタ部形状認識手
段と、 前記トランジスタ部形状認識手段によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのドレイン電流が実デバイス
における前記トランジスタのドレイン電流と合致するよ
うな等価トランジスタサイズを計算するトランジスタサ
イズ計算手段と、 前記トランジスタサイズ計算手段によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのゲート容量の
差を求め、求めた差に相当する容量値を有する補正容量
を仮想的に生成する補正容量生成手段とを備えているこ
とを特徴とする回路の抽出装置。 - 【請求項5】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出装置であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求めると共に、この等価トランジスタサイズを用いた
回路シミュレーションと実デバイスとにおけるドレイン
電流の差に相当する電流値を有する補正電流源を仮想的
に生成して、前記等価トランジスタサイズ及び前記補正
電流源のデータを回路シミュレーションに用いる回路情
報とすることを特徴とする回路の抽出装置。 - 【請求項6】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出装置であって、 前記マスクレイアウトからトランジスタを認識し、認識
したトランジスタのトランジスタ部の形状を認識するト
ランジスタ部形状認識手段と、 前記トランジスタ部形状認識手段によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのゲート容量が実デバイスに
おける前記トランジスタのゲート容量と合致するような
等価トランジスタサイズを求めるトランジスタサイズ計
算手段と、 前記トランジスタサイズ計算手段によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのドレイン電流
の差を求め、求めた差に相当する電流値を有する補正電
流源を仮想的に生成する補正電流源生成手段とを備えて
いることを特徴とする回路の抽出装置。 - 【請求項7】 半導体回路のマスクレイアウトから回路
シミュレーションに用いる回路情報を抽出する回路の抽
出装置と、前記半導体回路のプロセス情報等の情報から
回路シミュレーションに用いるパラメータを抽出するパ
ラメータ抽出手段とを備えたシミュレーション用情報生
成システムにおいて、 前記回路の抽出装置は、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求め、求めた等価トランジスタサイズを回路シミュレ
ーションに用いる回路情報として出力するものであり、 前記パラメータ抽出手段は、 前記回路の抽出装置によって求められた等価トランジス
タサイズを入力とし、この等価トランジスタサイズを用
いた回路シミュレーションと実デバイスとにおいて前記
トランジスタのドレイン電流が合致するようなパラメー
タを抽出するものであることを特徴とするシミュレーシ
ョン用情報生成システム。 - 【請求項8】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出方法であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てドレイン電流が合致するような等価トランジスタサイ
ズを求めたのち、この等価トランジスタサイズを用いた
回路シミュレーションと実デバイスとにおけるゲート容
量の差に相当する容量値を有する補正容量を仮想的に生
成することにより、前記等価トランジスタサイズ及び前
記補正容量のデータを回路シミュレーションに用いる回
路情報とすることを特徴とする回路の抽出方法。 - 【請求項9】 半導体回路のマスクレイアウトから、回
路シミュレーションに用いる回路情報を抽出する回路の
抽出方法であって、 前記マスクレイアウトからトランジスタを認識し、認識
したトランジスタのトランジスタ部の形状を認識するト
ランジスタ部形状認識工程と、 前記トランジスタ部形状認識工程によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのドレイン電流が実デバイス
における前記トランジスタのドレイン電流と合致するよ
うな等価トランジスタサイズを求めるトランジスタサイ
ズ計算工程と、 前記トランジスタサイズ計算工程によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのゲート容量の
差を求め、求めた差に相当する容量値を有する補正容量
を仮想的に生成する補正容量生成工程とを備えているこ
とを特徴とする回路の抽出方法。 - 【請求項10】 半導体回路の製造後の仕上り形状を考
慮したマスクレイアウトから、回路シミュレーションに
用いる回路情報を抽出する回路の抽出方法であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した,曲線を含む前記トランジ
スタの形状を基にして、回路シミュレーションと実デバ
イスとにおいてドレイン電流が合致するような等価トラ
ンジスタサイズを求めたのち、この等価トランジスタサ
イズを用いた回路シミュレーションと実デバイスとにお
けるゲート容量の差に相当する容量値を有する補正容量
を仮想的に生成することにより、前記等価トランジスタ
サイズ及び前記補正容量のデータを回路シミュレーショ
ンに用いる回路情報とすることを特徴とする回路の抽出
方法。 - 【請求項11】 半導体回路の製造後の仕上り形状を考
慮したマスクレイアウトから、回路シミュレーションに
用いる回路情報を抽出する回路の抽出方法であって、 前記マスクレイアウトからトランジスタを認識し、認識
したトランジスタのトランジスタ部の形状をこの形状が
有する曲線も含めて認識するトランジスタ部形状認識工
程と、 前記トランジスタ部形状認識工程によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのドレイン電流が実デバイス
における前記トランジスタのドレイン電流と合致するよ
うな等価トランジスタサイズを求めるトランジスタサイ
ズ計算工程と、 前記トランジスタサイズ計算工程によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのゲート容量の
差を求め、求めた差に相当する容量値を有する補正容量
を仮想的に生成する補正容量生成工程とを備えているこ
とを特徴とする回路の抽出方法。 - 【請求項12】 半導体回路のマスクレイアウトから、
回路シミュレーションに用いる回路情報を抽出する回路
の抽出方法であって、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求めたのち、この等価トランジスタサイズを用いた回
路シミュレーションと実デバイスとにおけるドレイン電
流の差に相当する電流値を有する補正電流源を仮想的に
生成することにより、前記等価トランジスタサイズ及び
前記補正電流源のデータを回路シミュレーションに用い
る回路情報とすることを特徴とする回路の抽出方法。 - 【請求項13】 半導体回路のマスクレイアウトから、
回路シミュレーションに用いる回路情報を抽出する回路
の抽出方法であって、 マスクレイアウトからトランジスタを認識し、認識した
トランジスタのトランジスタ部の形状を認識するトラン
ジスタ部形状認識工程と、 前記トランジスタ部形状認識工程によって認識されたト
ランジスタ部の形状に基づいて、回路シミュレーション
における前記トランジスタのゲート容量が実デバイスに
おける前記トランジスタのゲート容量と合致するような
等価トランジスタサイズを求めるトランジスタサイズ計
算工程と、 前記トランジスタサイズ計算工程によって求められた等
価トランジスタサイズを用いた回路シミュレーションと
実デバイスとにおける前記トランジスタのドレイン電流
の差を求め、求めた差に相当する電流値を有する補正電
流源を仮想的に生成する補正電流源生成工程とを備えて
いることを特徴とする回路の抽出方法。 - 【請求項14】 半導体回路のマスクレイアウトから回
路シミュレーションに用いる回路情報を抽出する回路の
抽出工程と、前記半導体回路のプロセス情報等の情報か
ら回路シミュレーションに用いるパラメータを抽出する
パラメータ抽出工程とを備えたシミュレーション用情報
生成方法であって、 前記回路の抽出工程は、 前記半導体回路が有するトランジスタについて、前記マ
スクレイアウトから認識した前記トランジスタの形状を
基にして、回路シミュレーションと実デバイスとにおい
てゲート容量が合致するような等価トランジスタサイズ
を求める工程を備えており、 前記パラメータ抽出工程は、 前記回路の抽出工程によって求められた等価トランジス
タサイズを用いた回路シミュレーションと実デバイスと
において前記トランジスタのドレイン電流が合致するよ
うなパラメータを抽出する工程を備えていることを特徴
とするシミュレーション用情報生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8292384A JP3013335B2 (ja) | 1995-12-07 | 1996-11-05 | 回路の抽出装置及び抽出方法、並びにシミュレーション情報生成システム及び方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-318770 | 1995-12-07 | ||
JP31877095 | 1995-12-07 | ||
JP8292384A JP3013335B2 (ja) | 1995-12-07 | 1996-11-05 | 回路の抽出装置及び抽出方法、並びにシミュレーション情報生成システム及び方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09219455A JPH09219455A (ja) | 1997-08-19 |
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ID=26558963
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP8292384A Expired - Fee Related JP3013335B2 (ja) | 1995-12-07 | 1996-11-05 | 回路の抽出装置及び抽出方法、並びにシミュレーション情報生成システム及び方法 |
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JP (1) | JP3013335B2 (ja) |
-
1996
- 1996-11-05 JP JP8292384A patent/JP3013335B2/ja not_active Expired - Fee Related
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