JP3008575B2 - Varistor - Google Patents

Varistor

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JP3008575B2
JP3008575B2 JP3192645A JP19264591A JP3008575B2 JP 3008575 B2 JP3008575 B2 JP 3008575B2 JP 3192645 A JP3192645 A JP 3192645A JP 19264591 A JP19264591 A JP 19264591A JP 3008575 B2 JP3008575 B2 JP 3008575B2
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和敬 中村
康信 米田
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  • Thermistors And Varistors (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するバリスタに関し、特に内部電極の積層数や電
極面積を増やすことなくサージ耐量を向上でき、ひいて
は材料コストを低減できるとともに、用途を拡大できる
ようにした構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a varistor functioning as a voltage non-linear resistor, and more particularly to a varistor capable of improving surge withstand without increasing the number of internal electrodes and the area of the electrodes, thereby reducing material costs and applications. Related to a structure that can be enlarged.

【0002】[0002]

【従来の技術】印加電圧に応じて抵抗値が非直線的に変
化するバリスタは、異常電圧が加わるのを防止するため
のサージ吸収素子として用いられている。このようなバ
リスタの一例として、従来、図4に示すような積層型バ
リスタがある(例えば、特公昭58-23921号公報参照) 。
このバリスタ20は、セラミックス層21と内部電極2
2とを交互に積層して一体焼結するとともに、該焼結体
23の左, 右端面23a,23bに外部電極24を形成
して構成されている。また、上記各内部電極22の一端
面22aは焼結体23の左, 右端面23a,23bに交
互に導出されており、この各一端面22aは上記外部電
極24に接続されている。このような積層型バリスタ2
0においては、より優れた特性を得るためにサージ耐量
の向上が要請されており、そのためには内部電極22の
積層数や電極面積を増やすことが有効である。例えば、
100A程度のサージ耐量を得るために内部電極22を10層
〜20層程度積層するようにしている。
2. Description of the Related Art A varistor whose resistance value varies nonlinearly in accordance with an applied voltage is used as a surge absorbing element for preventing an abnormal voltage from being applied. Conventionally, as an example of such a varistor, there is a laminated varistor as shown in FIG. 4 (for example, see Japanese Patent Publication No. 58-23921).
The varistor 20 includes a ceramic layer 21 and an internal electrode 2.
2 are alternately laminated and integrally sintered, and external electrodes 24 are formed on the left and right end surfaces 23a and 23b of the sintered body 23. Also, one end faces 22a of the internal electrodes 22 are alternately led out to the left and right end faces 23a and 23b of the sintered body 23, and the one end faces 22a are connected to the external electrodes 24. Such a multilayer varistor 2
In the case of No. 0, an improvement in surge withstand is required to obtain more excellent characteristics, and for that purpose, it is effective to increase the number of laminated internal electrodes 22 and the electrode area. For example,
In order to obtain a surge withstand capacity of about 100 A, about 10 to 20 internal electrodes 22 are laminated.

【0003】しかしながら上記従来の積層型バリスタで
は、内部電極にAg,Pd等の貴金属を使用する場合が
多いことから、積層数や電極面積を増やすほど材料コス
トが上昇するという問題がある。また、内部電極の積層
数を増やすと静電容量も大きくなることから、高周波の
信号ラインに使用できず、用途が限られるという問題も
ある。
However, in the above-mentioned conventional multilayer varistor, a noble metal such as Ag or Pd is often used for the internal electrode. Therefore, there is a problem that the material cost increases as the number of layers and the electrode area increase. Further, when the number of stacked internal electrodes is increased, the capacitance is also increased. Therefore, the internal electrodes cannot be used for a high-frequency signal line, and there is a problem that the application is limited.

【0004】本発明は上記従来の問題点を解決するため
になされたもので、内部電極の積層数や電極面積を増や
すことなくサージ耐量を向上でき、ひいては材料コスト
を低減できるともとに、高周波の信号ラインにも使用で
きるバリスタを提供することを目的としている。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and it is possible to improve the surge withstand without increasing the number of laminated internal electrodes and the electrode area. It is an object of the present invention to provide a varistor that can be used for a signal line.

【0005】[0005]

【課題を解決するための手段】本件発明者らは、従来の
積層型バリスタに実力値以上のサージ電流を印加した時
の該バリスタが破壊される状況について検討したとこ
ろ、破壊された部分は内部電極の外周縁部分に集中して
いることを見出した。このことから、この内部電極の外
周縁部分に集中するサーシ電流を分散できればサージ耐
量を向上できることに想到し、本発明を成したものであ
る。そこで本発明は、セラミックス焼結体の内部にセラ
ミックス層を挟んで対向する一対の内部電極を埋設し、
該各内部電極の一端面のみを上記焼結体の左, 右端面に
形成された外部電極に接続してなるバリスタにおいて、
上記セラミックス層の上記内部電極の外周縁部における
厚さを中央部における厚さの1.05倍以上にしたことを特
徴としている。ここで、上記電極間距離の比率を1.05倍
以上としたのは、これ以下であるとサージ耐量の向上効
果がそれほど得られないからである。一方、上記比率が
1.5 倍を越えるとサージ耐量は向上できるものの、デラ
ミネーションや焼成時にクラックが生じ易くなることか
ら、1.05〜1.5 倍程度が好ましい。また、本発明のバリ
スタは、焼結体内にセラミックス層を挟んで対向する一
対の内部電極を複数組み埋設してなる構造のものも含ま
れる。
Means for Solving the Problems The inventors of the present invention have examined the situation in which a conventional varistor is destroyed when a surge current of an actual value or more is applied to the conventional varistor. It was found that it was concentrated on the outer peripheral portion of the electrode. From this, the present inventors have conceived that the surge resistance can be improved if the surge current concentrated on the outer peripheral edge portion of the internal electrode can be dispersed, and the present invention has been made. Therefore, the present invention embeds a pair of internal electrodes facing each other with a ceramic layer in between inside a ceramic sintered body,
In a varistor formed by connecting only one end face of each of the internal electrodes to external electrodes formed on the left and right end faces of the sintered body,
The thickness of the ceramic layer at the outer peripheral edge of the internal electrode is 1.05 times or more the thickness at the center. Here, the ratio of the inter-electrode distance is set to 1.05 times or more because if it is less than this, the effect of improving the surge withstand capacity cannot be obtained so much. On the other hand,
If it exceeds 1.5 times, the surge resistance can be improved, but cracks are likely to occur during delamination or firing, so it is preferably about 1.05 to 1.5 times. Further, the varistor of the present invention also includes a varistor having a structure in which a plurality of pairs of internal electrodes facing each other with a ceramic layer interposed therebetween are embedded in a sintered body.

【0006】[0006]

【作用】本発明に係るバリスタによれば、セラミックス
層の内部電極外周縁部における厚さを厚くしたので、サ
ージ電流は内部電極の外周縁部に集中することなく略全
面にわたって均一に分散されることとなる。その結果、
内部電極の積層数や電極面積を増やしたりすることなく
サージ耐量を向上でき、ひいては貴金属の使用量を削減
して材料コストを低減できるとともに、静電容量を小さ
くして高周波の信号ラインにも使用でき、用途を拡大で
きる。
According to the varistor according to the present invention, the thickness of the ceramic layer at the outer peripheral portion of the internal electrode is increased, so that the surge current is uniformly dispersed over substantially the entire surface without being concentrated at the outer peripheral portion of the internal electrode. It will be. as a result,
The surge withstand capability can be improved without increasing the number of internal electrodes or increasing the electrode area, which in turn reduces the amount of precious metal used to reduce material costs, and reduces the capacitance to use for high-frequency signal lines. Can be used, and the applications can be expanded.

【0007】[0007]

【実施例】以下、本発明の実施例を図について説明す
る。図1及び図2は本発明の一実施例によるバリスタを
説明するための図である。図において、1は本実施例の
バリスタである。このバリスタ1は、直方体状のセラミ
ックス焼結体2からなるもので、これは電圧非直線抵抗
体として機能を発現する半導体セラミックス層3を挟ん
で対向するよう一対の内部電極4,4を配設するととも
に、該各内部電極4の上面,下面にそれぞれダミーとし
てのセラミックス層5a,5bを配設し、これを一体焼
結して構成されている。上記各内部電極4の一端面4a
はそれぞれ上記焼結体2の左, 右端面2a,2bに交互
に露出しており、残りの端面はセラミックス層3の内側
に位置して焼結体2内に封入されている。また上記焼結
体2の左, 右端面2a,2bには外部電極6が形成され
ており、該外部電極6に上記内部電極4の一端面4aが
接続されている。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 and 2 are views for explaining a varistor according to an embodiment of the present invention. In the figure, reference numeral 1 denotes a varistor according to the present embodiment. The varistor 1 is composed of a rectangular parallelepiped ceramic sintered body 2 having a pair of internal electrodes 4 and 4 opposed to each other with a semiconductor ceramic layer 3 exhibiting a function as a voltage non-linear resistor interposed therebetween. At the same time, ceramic layers 5a and 5b as dummy are disposed on the upper and lower surfaces of each of the internal electrodes 4, respectively, and are integrally sintered. One end face 4a of each internal electrode 4
Are alternately exposed on the left and right end faces 2a and 2b of the sintered body 2, and the remaining end faces are located inside the ceramic layer 3 and sealed in the sintered body 2. External electrodes 6 are formed on the left and right end faces 2a and 2b of the sintered body 2, and one end faces 4a of the internal electrodes 4 are connected to the external electrodes 6.

【0008】そして、上記セラミックス層3の内部電極
4の外周縁部7aにおける厚tは、該内部電極4の中央
部7bにおける厚さt´より広くなっており、この両層
厚比t/t´は1.05以上に設定されている。これにより
上記各内部電極4の外周縁部7aは外方に湾曲した構造
となっている。
The thickness t of the ceramic layer 3 at the outer peripheral edge 7a of the internal electrode 4 is larger than the thickness t 'at the central portion 7b of the internal electrode 4. 'Is set to 1.05 or more. Thus, the outer peripheral edge 7a of each of the internal electrodes 4 has a structure curved outward.

【0009】次に、本実施例のバリスタ1の製造方法に
ついて説明する。まず、ZnO(95.0mol %),CoO
(1.0mol%) ,MnO(1.0mol%) , Sb2 3 (2.0mo
l%),Cr2 3 (1.0mol%) を混合してなるセラミッ
クス材料に、B2 3 ,SiO2 ,PbO,ZnOから
なるガラス粉末を10wt%加えて原料を作成する。この原
料に有機バインダとアルコールとを添加混合してスラリ
ーとし、このスラリーからドクターブレード法により所
定厚さのグリーシートを形成し、次いでこのグリーンシ
ートを矩形状に切断して多数のセラミックスシートを作
成する。これにより電圧非直線抵抗体として機能する半
導体セラミックス層3とダミーとしてのセラミックス層
5a,5bとを形成する。
Next, a method of manufacturing the varistor 1 according to this embodiment will be described. First, ZnO (95.0 mol%), CoO
(1.0 mol%), MnO (1.0 mol%), Sb 2 O 3 (2.0 mol%)
1%) and Cr 2 O 3 (1.0 mol%), and 10 wt% of glass powder composed of B 2 O 3 , SiO 2 , PbO and ZnO is added to a ceramic material to prepare a raw material. An organic binder and alcohol are added to the raw materials and mixed to form a slurry, a grease sheet having a predetermined thickness is formed from the slurry by a doctor blade method, and then the green sheet is cut into a rectangular shape to form a number of ceramic sheets. I do. Thus, the semiconductor ceramic layer 3 functioning as a voltage non-linear resistor and the ceramic layers 5a and 5b as dummy are formed.

【0010】次に、Ptにビヒクルを混合してなる電極
ペーストを作成し、このペーストを上記半導体セラミッ
クス層3の上面に印刷して内部電極4を形成する。また
上記最上部のダミー用セラミックス層5bの上面にも上
記電極ペーストを印刷して内部電極4を形成する。この
場合、各内部電極4の一端面4aがセラミックス層3,
5bの外端縁に位置し、残りの端面がセラミックス層
3,5bの内側に位置するよう形成する。
Next, an electrode paste is prepared by mixing Pt with a vehicle, and this paste is printed on the upper surface of the semiconductor ceramic layer 3 to form the internal electrodes 4. The electrode paste is also printed on the upper surface of the uppermost dummy ceramic layer 5b to form the internal electrodes 4. In this case, one end face 4a of each internal electrode 4 is
It is formed so as to be located at the outer edge of 5b and the remaining end face is located inside the ceramic layers 3, 5b.

【0011】そして、上記セラミックス層3の内部電極
4の上面の中央部7bに、上記セラミックスシートと同
じ材料にビヒクルを混合してなるセラミックスペースト
8を所定厚さになるよう印刷する。これにより上側の内
部電極4についてはこれの外周縁部7aのみを露出させ
る。次いで、上記ダミー用セラミックス層5bの内部電
極4の上面の外周縁部7aに、上記セラミックスペース
ト8をこれも所定厚さになるよう印刷する。これにより
下側の内部電極4についてはこれの中央部7bのみを露
出させる。ここで、上記各セラミックスペースト8の厚
さは、上述した外周縁部7aの層厚さtが、中央部7b
の層厚さt´の1.05倍以上となるよう適宜設定する。な
お、上記セラミックスペースト8を印刷する代わりに、
所定の厚さ,形状からなるセラミックスシートを別途作
成し、このシートを重ねてもよい。
Then, a ceramic paste 8 formed by mixing a vehicle with the same material as the ceramic sheet is printed on the central portion 7b of the upper surface of the internal electrode 4 of the ceramic layer 3 so as to have a predetermined thickness. Thus, only the outer peripheral edge 7a of the upper internal electrode 4 is exposed. Next, the ceramic paste 8 is printed on the outer peripheral portion 7a of the upper surface of the internal electrode 4 of the dummy ceramic layer 5b so as to have a predetermined thickness. Thus, only the central portion 7b of the lower internal electrode 4 is exposed. Here, the thickness of each of the ceramic pastes 8 is such that the above-described layer thickness t of the outer peripheral edge portion 7a is equal to the thickness of the central portion 7b.
Is appropriately set so as to be 1.05 times or more of the layer thickness t ′ of the above. In addition, instead of printing the above ceramic paste 8,
A ceramic sheet having a predetermined thickness and shape may be separately formed, and the sheets may be stacked.

【0012】次に、上記セラミックス層3の下面にダミ
ー用セラミックス層5bを重ねる。この場合、上記セラ
ミックス層3を挟んで内部電極4同士が対向し、かつ各
内部電極4の一端面4aが交互にセラミックス層3の
左, 右外縁に位置するよう積層するとともに、上記セラ
ミックス層3の上面にダミー用セラミックス層5aを重
ねる。次にこれの積層方向にプレスで圧力を加えて圧着
して積層体を形成する。これにより上記各内部電極3の
外周縁部7aは外方に湾曲し、この外周縁部7aにおけ
る層厚tは、中央部7bにおける層厚さt´より1.05倍
以上厚くなっている。
Next, a dummy ceramic layer 5b is overlaid on the lower surface of the ceramic layer 3. In this case, the internal electrodes 4 are opposed to each other with the ceramic layer 3 interposed therebetween, and one end surface 4a of each internal electrode 4 is alternately positioned on the left and right outer edges of the ceramic layer 3. A dummy ceramic layer 5a on the upper surface of the substrate. Next, a pressure is applied by a press in the laminating direction and pressure is applied to form a laminated body. Thus, the outer peripheral edge 7a of each of the internal electrodes 3 is curved outward, and the layer thickness t at the outer peripheral edge 7a is at least 1.05 times thicker than the layer thickness t 'at the central portion 7b.

【0013】次いで、上記積層体を空気中にて1200℃で
所定時間加熱焼成し、焼結体2を得る。そして、この焼
結体2の左, 右端面2a,2bにAg/Pbからなるペ
ーストを塗布し、この後焼き付けて外部電極6を形成す
る。これにより本実施例のバリスタ1が製造される。
Next, the laminated body is heated and fired in air at 1200 ° C. for a predetermined time to obtain a sintered body 2. Then, a paste made of Ag / Pb is applied to the left and right end surfaces 2a, 2b of the sintered body 2, and then baked to form the external electrodes 6. Thus, the varistor 1 according to the present embodiment is manufactured.

【0014】このように本実施例のバリスタ1によれ
ば、セラミックス層3の内部電極4の外周縁部7aにお
ける層厚tを、中央部7bにおける層厚t´より1.05倍
以上に厚くしたので、サージ電流は内部電極4の略全面
にわたって均一に分散されることとなり、その結果従来
の積層型バリスタのように内部電極の積層数や電極面積
を増やしたりすることなくサージ耐量を向上できる。こ
れにより高価な貴金属の使用量を削減して材料コストを
低減できるとともに、静電容量を小さくして高周波の信
号ラインにも使用でき、用途を拡大できる。
As described above, according to the varistor 1 of the present embodiment, the layer thickness t of the ceramic layer 3 at the outer peripheral edge 7a of the internal electrode 4 is made 1.05 times or more larger than the layer thickness t 'at the central portion 7b. In addition, the surge current is uniformly distributed over substantially the entire surface of the internal electrode 4, and as a result, the surge withstand capability can be improved without increasing the number of internal electrodes and the electrode area as in the conventional multilayer varistor. As a result, the amount of expensive precious metal used can be reduced to reduce the material cost, and the capacitance can be reduced so that it can be used for high-frequency signal lines.

【0015】[0015]

【表1】 [Table 1]

【0016】表1は、本実施例のバリスタにおけるサー
ジ耐量の向上効果を確認するために行った試験結果を示
す。この試験は、各実施例試料の層厚比t/t´を1.05
〜1.5 倍と変化させ、これにさまざまな波高値を持つ8/
20μs のサージ電流を印加してサージ耐量を測定した。
また、比較するために上記比率が1倍(層厚が同じ),
及び1.02倍の比較試料を作成し、これについても同様の
測定を行った。表からも明らかなように、層厚を同じに
した比較試料(第1欄)の場合は、120Aで破壊が生じて
おり、内部電極の外周縁部にサージ電流が集中してい
る。また、層厚の比率を1.02倍とした比較試料(第2
欄)の場合は、サージ耐量が130Aと若干向上しているも
のの、満足できる値が得られていない。これに対して、
層厚の比率が1.05〜1.5 倍の本実施例試料(第3〜第6
欄) の場合は、いずれも200〜210Aで破壊しておりサー
ジ耐量が大幅に向上していることがわかる。一方、上記
比率を1.5 倍以上にすると、サージ耐量は向上するもの
の、デラミネーション等が生じ易くなり、このことから
1.05〜1.5 倍の範囲内が望ましい。
Table 1 shows the results of tests performed to confirm the effect of improving the surge withstand capability of the varistor of this embodiment. In this test, the layer thickness ratio t / t ′ of each of the examples was set to 1.05.
8 / 1.5 times with various peak values
A surge current of 20 μs was applied to measure the surge withstand capability.
For comparison, the above ratio is 1 times (layer thickness is the same),
And a 1.02-fold comparative sample was prepared, and the same measurement was performed for this. As is clear from the table, in the case of the comparative sample having the same layer thickness (first column), breakdown occurred at 120 A, and surge current was concentrated on the outer peripheral edge of the internal electrode. In addition, a comparative sample having a layer thickness ratio of 1.02 times (second
Column), the surge withstand capability is slightly improved to 130 A, but a satisfactory value has not been obtained. On the contrary,
The sample of the present example (the third to sixth samples) having a layer thickness ratio of 1.05 to 1.5 times
Column), the breakdown was at 200 to 210 A in each case, and it can be seen that the surge withstand capability was greatly improved. On the other hand, when the above ratio is 1.5 times or more, the surge withstand capacity is improved, but delamination and the like are liable to occur.
A range of 1.05 to 1.5 times is desirable.

【0017】図3は、上記実施例の変形例を説明するた
めの図であり、図中、図1と同一符号は同一又は相当部
分を示す。このバリスタ10は、焼結体2内に電圧非直
線抵抗体として機能を発現する半導体セラミックス層3
を挟んで対向する一対の内部電極4を2組埋設して構成
されている。そして、上記各内部電極4の外周縁部7a
における層厚tは、中央部7bの層厚t´より1.05倍以
上厚くなっている。この変形例では、内部電極4数を増
やした分だけさらに大きなサージ耐量が得られる。
FIG. 3 is a diagram for explaining a modification of the above embodiment. In the drawing, the same reference numerals as those in FIG. 1 denote the same or corresponding parts. The varistor 10 includes a semiconductor ceramic layer 3 that functions as a voltage nonlinear resistor in the sintered body 2.
And two pairs of internal electrodes 4 opposed to each other are embedded. Then, the outer peripheral edge portion 7a of each internal electrode 4
Is greater than the layer thickness t 'of the central portion 7b by 1.05 times or more. In this modification, a larger surge withstand can be obtained by increasing the number of internal electrodes 4.

【0018】[0018]

【発明の効果】以上のように本発明に係るバリスタによ
れば、内部電極の外周縁部におけるセラミックス層の厚
さを、中央部の層厚の1.05倍以上にしたので、内部電極
の積層数や電極面積を増やしたりすることなくサージ耐
量を向上できる効果があり、ひいては材料コストを低減
できるとともに、用途を拡大できる効果がある。
As described above, according to the varistor according to the present invention, the thickness of the ceramic layer at the outer peripheral portion of the internal electrode is set to 1.05 times or more the thickness of the central portion. There is an effect that the surge withstand capacity can be improved without increasing the size of the electrode or the area of the electrode, and thus, the material cost can be reduced and the application can be expanded.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例によるバリスタを説明するた
めの断面図である。
FIG. 1 is a cross-sectional view illustrating a varistor according to an embodiment of the present invention.

【図2】上記実施例のバリスタの製造方法を説明するた
めの分解斜視図である。
FIG. 2 is an exploded perspective view for explaining a method of manufacturing the varistor of the embodiment.

【図3】上記実施例のバリスタの変形例を示す断面図で
ある。
FIG. 3 is a sectional view showing a modification of the varistor of the embodiment.

【図4】従来のバリスタを示す断面図である。FIG. 4 is a sectional view showing a conventional varistor.

【符号の説明】[Explanation of symbols]

1,10 バリスタ 2 焼結体 2a,2b 焼結体の端面 3 セラミックス層 4 内部電極 4a,内部電極の一端面 6 外部電極 7a 内部電極の外周縁部 7b 中央部 t 外周縁部の層厚 t´ 中央部の層厚 Reference Signs List 1, 1 Varistor 2 Sintered body 2a, 2b End face of sintered body 3 Ceramic layer 4 Internal electrode 4a, one end face of internal electrode 6 External electrode 7a Outer peripheral edge of internal electrode 7b Central part t Layer thickness of outer peripheral edge t ´ Central layer thickness

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−14501(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01C 7/02 - 7/22 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-2-14501 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01C 7/ 02-7/22

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 セラミックス焼結体の内部に、電圧非直
線特性を発現するセラミックス層を挟んで対向する一対
の内部電極を埋設し、該各内部電極の一端面のみを上記
焼結体の左, 右端面に形成された外部電極に交互に接続
してなるバリスタであって、上記セラミックス層の上記
内部電極の外周縁部における厚さを中央部における厚さ
の1.05倍以上にしたことを特徴とするバリスタ。
1. A pair of internal electrodes facing each other across a ceramic layer exhibiting a voltage non-linear characteristic is embedded in a ceramic sintered body, and only one end face of each of the internal electrodes is placed on the left side of the sintered body. A varistor alternately connected to external electrodes formed on the right end surface, wherein the thickness of the ceramic layer at the outer peripheral edge of the internal electrode is at least 1.05 times the thickness at the center. Barista.
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