JP3002066B2 - 機能図と回路図との対応関係保存方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テクノロジーに依存し
ない素子で構成される機能図と、テクノロジーに依存す
る素子で構成される回路図との対応関係の保存方法に関
する。

【０００２】

【従来の技術】ＬＳＩの設計においては、テクノロジー
に依存しない素子に基づいて設計した論理回路（以下、
機能図と呼ぶ）を、ＬＳＩ上で実現できるテクノロジー
に依存する素子に基づく論理回路（以下、回路図と呼
ぶ）に変換する必要がある。その場合、変換後の回路の
論理シミュレーション等を行う為に機能図と回路図との
対応関係を保存しておく必要がある。

【０００３】図１９及び図２０は、従来の機能図と回路
図との対応関係の保存方法の説明図である。従来の保存
方法では、図１９に示すように各素子の対応関係を、機
能図のテクノロジーに依存しない素子（以下、マクロと
呼ぶ）を示す対応データと、マッピング後のテクノロジ
ーに依存する素子（以下、セルと呼ぶ）を示す実データ
とを対応させて保存していた。また、ネットの対応関係
を、機能図のネットの対応データと、マッピング後の回
路図のネットの実データとを対応させて保存していた。

【０００４】機能図が作成された段階では、まだ機能図
の素子に対応する回路図の素子は存在しないので、図１
９(1) に示すように機能図の素子及びネットに対応する
実データとして機能図の素子及びネットが定義されてい
る。

【０００５】この状態で、ＡＮＤマクロＡ１０ＡをＡＮ
ＤセルＡ１０Ｆにマッピングすると、同図(2) に示すよ
うに素子の対応データＡ１０Ａに対応する実データとし
てＡＮＤセルＡ１０Ｆが保存される。この場合、ネット
の変更はないので各ネットデータはそのまま保存され
る。

【０００６】次に、ＡＮＤマクロＡ１０Ｂ、Ａ１０Ｃ、
Ａ１０Ｄを、２個のＡＮＤとＮＯＲとからなるセルＡ１
０ＧとインバータセルＡ１０Ｈにマッピングし、インバ
ータマクロＡ１０Ｅを、インバータセルＡ１０Ｉにマッ
ピングして図２０(3) に示す回路図を作成する。

【０００７】このとき、素子データとして機能図の素子
Ａ１０Ｄを示す対応データA10Dに対応する実データとし
てA10GとA10Hとが保存される。また、機能図の素子Ａ１
０Ｅを示す対応データA10Eに対応する実データとしてA1
0Iが元の素子を代表する素子として保存され、素子Ａ１
０Ｂ、Ａ１０Ｃの実データは削除される。

【０００８】さらに、ネットの実データとして新たにnl
が定義されるが、回路図のネットnlに対応する対応デー
タは存在しないことになる。また、機能図のネットnh,n
i は回路図には存在しないので、それらのネットに対応
する実データは削除される。

【０００９】図２０(3) の回路図で直列に存在するイン
バータセルＡ１０ＨとＡ１０Ｉは省略することができる
ので、同図(4) の回路図に示すようにインバータＡ１０
Ｈ、Ａ１０Ｉを削除する。

【００１０】このとき、素子の対応データからA10Eが削
除され、素子の実データからA10H,A10I が削除される。
また、回路図上でネットnj,nk が存在しなくなるので、
実データnj,nk が削除される。

【００１１】

【発明が解決しようとする課題】上述した従来の対応関
係の保存方法では、例えば２個のＡＮＤマクロＡ１０
Ｂ、Ａ１０Ｃと１個のＯＲマクロＡ１０Ｄを、２個のＡ
ＮＤ＋ＮＯＲ機能を持つセルＡ１０Ｇとインバータセル
Ａ１０Ｈにマッピングしたときに、機能図のＡＮＤマク
ロＡ１０Ｂ、Ａ１０Ｃと回路図の素子との対応関係が保
存されなかった。また、回路の最適化の為にインバータ
セルＡ１０Ｈ，Ａ１０Ｉを削除したときに、機能図のイ
ンバータマクロと回路図の素子との対応関係が消滅して
しまった。

【００１２】すなわち、上述した従来の機能図と回路図
との対応関係の保存方法では、マッピング前の機能図の
素子及びネットとマッピング後の回路図の素子及びネッ
トの対応関係しか保存していない為に、１対多、多対
１、あるいは多対多のマッピングを行ったときに、機能
図の素子及びネットと回路図の素子及びネットの対応が
正確に保存できなという問題点があった。

【００１３】また、マッピング時に回路の最適化の為に
素子を削除した場合に、機能図の素子と回路図の素子と
の対応関係が消滅してしまうという問題点があった。そ
の結果、マッピング後の回路のシュミレーションを行う
際に、トレースポイントとして機能図の端子あるいはネ
ットを指定できない場合があり、マッピング後の回路の
シミュレーションを行う上で不都合があった。

【００１４】本発明の目的は、１対多、多対多のマッピ
ング時にも、機能図の素子及びネットと回路図の素子及
びネットの対応関係を保存できるようにすることであ
る。さらに、回路の最適化の為に素子が削除された場合
にも、機能図と回路図の対応関係を保存できるようにす
ることである。

【００１５】

【課題を解決するための手段】テクノロジーに依存しな
い素子とネットにより構成される機能図とテクノロジー
に依存する素子とネットにより構成される回路図との対
応関係を保存する方法において、本発明の機能図と回路
図の対応関係保存方法では、上記機能図の素子の入出力
端子と上記回路図の素子の入出力端子との対応関係を、
入出力端子間の論理反転の有無を示す論理反転情報と共
に保存する。

【００１６】さらに、上記機能図のネットと上記回路図
のネットとの対応関係を、ネット間の論理反転の有無を
示す論理反転情報と共に保存する。

【００１７】

【作用】例えば、図１２〔2)に示すテクノロジーに依存
しない２個のアンドマクロＡ１０Ｂ、Ａ１０Ｃと１個の
ＯＲマクロＡ１０ＤとインバータマクロＡ１０Ｅとを、
同図(3) に示すテクノロジーに依存するセルＡ１０Ｇと
インバータセルＡ１０Ｈ及びＡ１０Ｉとにマッピングす
る場合、本発明の対応関係保存方法では、機能図の素子
Ａ１０Ｂの入力端子Ｉ０，Ｉ１に回路図の素子Ａ１０Ｇ
の入力端子Ａ１，Ｂ１が対応し、機能図の素子Ａ１０Ｃ
の入力端子Ｉ０，Ｉ１に回路図の素子Ａ１０Ｇの入力端
子Ａ２，Ｂ２が対応し、機能図の素子Ａ１０Ｄの出力端
子Ａに、回路図の素子Ａ１０Ｈの出力端子Ｘと、素子Ａ
１０Ｇの出力端子及びＡ１０Ｈの入力端子が論理反転で
対応することが保存される。

【００１８】さらに、機能図のネットｎｊが論理反転で
回路図のネットｎｌと対応することが保存される。この
ように機能図の素子の端子とネットと、回路図の素子の
端子とネットとの対応関係を保存し、さらにそれらの端
子及びネット間の論理反転の有無を示す情報を保存する
ことにより、従来論理シミュレーションのトレースポイ
ントとして指定できなかった機能図の素子の端子とネッ
トをトレースポイントとして指定することが可能とな
る。これにより、ゲートレベルの論理シミュレーション
をより正確に行うことができる。

【００１９】さらに、回路の最適化の為に回路図の素子
を削除した場合にも、対応する機能図の素子の入出力端
子と、論理反転で対応する回路図の素子の入出力端子と
の対応関係が保存される。

【００２０】従って、機能図上に存在しているが、回路
図上では削除されている素子であっても、その素子の入
出力端子をトレースポイントとして指定することがで
き、合成後の回路のシミュレーションを効率的に行うこ
とができる。

【００２１】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の対応関係保存方法に基づい
て作成された機能図及び回路図とそのとき保存されるデ
ータを示す図である。なお、同図の対応データは機能図
の素子の端子とネットを示し、実データは回路図の素子
の端子とネットを示す。

【００２２】機能図を作成した段階では、実データとし
て機能図の素子の端子とネットとが保存される。図１
(1) に示す３入力ＡＮＤマクロＡ１０Ａ、ＡＮＤマクロ
Ａ１０Ｂ、Ａ１０Ｃ、ＯＲマクロＡ１０Ｄ、インバータ
マクロＡ１０Ｅの接続を定義して機能図を作成すると、
素子の対応データ及び実データとして、A10A.I0,A10A.I
1,A10A.I2,・・・等が保存され、ネットの対応データ及
び実データとしてna,nb,nc・・・等が保存される。な
お、同図(1) の対応データ及び実データのA10A.I0,A10
A.I1,A10A.I2 は、３入力ＡＮＤマクロの入力端子を示
し、A10A.Aは、その出力端子を示しており、他の素子も
同様である。

【００２３】先ず、機能図及び回路図の素子及びネット
の対応関係を保存するテーブルの構成を図２を参照して
説明する。図２は、管理テーブルと実データの素子テー
ブル、端子テーブル及びネットテーブルの構成を示す図
である。

【００２４】管理テーブルには、図２に示すように実デ
ータの先頭の素子テーブルと、ネットの先頭のネットテ
ーブルと、対応素子の先頭の対応素子テーブルと、対応
ネットの先頭の対応ネットテーブルとを指すデータが格
納される。

【００２５】素子テーブルには、入力端子の先頭の端子
テーブルを指すポインタと、出力端子の先頭の端子テー
ブルを指すポインタと、入出力端子の先頭の端子テーブ
ルを指すポインタと、素子の機能と、素子固有名と、次
の素子テーブルを指すポインタとが格納される。

【００２６】また、端子テーブルには、所属する素子の
素子テーブルを指すポインタと、接続するネットのネッ
トテーブルを指すポインタと、端子名と、ＩＯ種別とが
格納される。また、同図には示していないが、端子テー
ブルには、同じ素子の次の端子テーブルを指すポインタ
が設けられている。

【００２７】さらに、実データのネットテーブルには、
供給元の端子テーブルを指すポインタと、供給先の端子
の先頭の端子テーブルを指すポインタと、両用端子の先
頭端子テーブルを指すポインタと、対応ネットを指すポ
インタと、ネット名と、次のネットテーブルを指すポイ
ンタとが格納される。

【００２８】ここで、図３及び図４を参照して上述した
管理テーブル、素子テーブル、端子テーブル及びネット
テーブルの具体的内容を説明する。最初に図１の機能図
が定義された段階では、管理テーブルには、素子の先頭
テーブルとしてＥ１が、ネットの先頭テーブルとしてＮ
Ａが、対応素子の先頭テーブルとしてＲＡ１０Ａが、対
応ネットの先頭テーブルとしてＲＮＡが格納されてい
る。

【００２９】図３に示すＡＮＤマクロＡ１０Ａの素子テ
ーブルＥ１には、入力端子の先頭テーブルが端子テーブ
ルＰ１であること、出力端子の先頭テーブルが端子テー
ブルＰ４であることを示すデータが格納されている。こ
の場合、入出力端子は定義されていないので入出力端子
の先頭テーブルを指すデータは何も格納されていない。
さらに、素子テーブルＥ１には、この素子の機能がＡＮ
Ｄであること、素子名がＡ１０Ａであること、次の素子
テーブルがＥ２であることを示すデータが格納されてい
る。

【００３０】素子テーブルＥ１の入力端子の先頭テーブ
ルである端子テーブルＰ１には、次の端子テーブルがＰ
２であること、端子Ｉ０の所属する素子テーブルがＥ１
であること、接続するネットがＮＡであること、端子名
がＩ０であること、端子種別が入力端子Ｉであることを
示すデータが格納されている。以下、各端子テーブルＰ
２、Ｐ３にも同様なデータが格納されている。

【００３１】また、素子テーブルＥ１の出力端子の先頭
テーブルである端子テーブルＰ４には、次の出力端子テ
ーブルが存在しないこと、出力端子Ａの所属する素子テ
ーブルがＥ１であること、出力端子Ａが接続するネット
テーブルがＮＤであること、端子名がＡであること、端
子種別が出力端子Ｏであることを示すデータが格納され
ている。

【００３２】図４のネットテーブルＮＡの供給先の端子
テーブルを指すポインタには、供給先の端子テーブルの
アドレスを格納した供給先アドレステーブルを指すデー
タが格納されている。そして、その供給先アドレステー
ブルには、端子テーブルＰ１を示すアドレスデータと、
それ以外の端子テーブルが存在しないこと示すデータが
格納されている。

【００３３】さらに、ネットテーブルＮＡには、供給元
の端子テーブルがこの場合定義されていないこと、供給
先の両用端子が存在しないこと、対応ネットがＲＮＡで
あること、自己のネット名がＮＡであること、次のネッ
トテーブルがＮＢであることを示すデータが格納されて
いる。

【００３４】これらのデータから、ネットｎａの供給元
が定義されておらず、供給先が素子Ａ１０Ａの端子Ｉ０
であることが分かる。また、図４のネットテーブルＮＤ
の供給元の端子テーブルを指すポインタには、供給元ア
ドレステーブルを指すポインタと、供給先アドレステー
ブルを指すポインタとが格納されてる。そして、その供
給元アドレステーブルには、端子テーブルＰ４のアドレ
スデータと、それ以外の端子テーブルが存在しないこと
示すデータが格納されている。また、供給先アドレステ
ーブルには、端子テーブルＰ５のアドレスデータと、そ
れ以外の端子テーブルが存在しないことを示すデータが
格納されている。

【００３５】これらのデータから、ネットｎｄの供給元
が素子Ａ１０Ａの出力端子Ａであり、供給先が素子Ａ１
０Ｂの入力端子Ｉ０であることが分かる。次に、対応素
子テーブル、対応端子テーブル及び対応ネットテーブル
の構成を図５を参照して説明する。

【００３６】対応素子テーブルには、対応端子の先頭端
子テーブルを指すポインタと、元の素子の機能と、元の
素子の固有名と、次の対応素子テーブルを指すポインタ
とが格納されている。

【００３７】また、対応端子テーブルには、その端子が
所属する対応素子テーブルを指すポインタと、対応する
端子テーブル（実データ）を指すポインタと、論理反転
で対応する端子テーブルを指すポインタと、元の端子名
と、次の端子テーブルを指すポインタとが格納されてい
る。

【００３８】さらに、対応ネットテーブルには、ネット
が接続する対応端子テーブルを指すポインタと、対応す
るネットテーブルを指すポインタと、論理反転で対応す
るネットテーブルを指すポインタと、次のネットテーブ
ルを指すポインタとが格納されている。

【００３９】次に、図６及び図７を参照して上述した対
応素子テーブル、対応端子テーブル及び対応ネットテー
ブルの具体的内容を説明する。図１の機能図が定義され
た段階では、図６の対応素子テーブルＲＡ１０Ａには、
その素子の端子の先頭テーブルが対応端子テーブルＲＰ
１であること、元の素子の機能がＡＮＤであること、元
の素子名がＡ１０Ａであること、次の素子テーブルがＲ
Ａ１０Ｂであることを示すデータが格納されている。

【００４０】対応端子テーブルＲＰ１の端子テーブルを
指すポインタには、特定のアドレステーブルを指すデー
タが格納されており、そのアドレステーブルには、対応
端子テーブルＲＰ１に対応する端子テーブルルＰ１のア
ドレスデータが格納されている。

【００４１】さらに、対応端子テーブルＲＰ１には、そ
の端子が所属する対応素子テーブルがＲＡ１０Ａである
こと、論理反転で対応する端子テーブルが存在しないこ
と、元の端子名がＩ０であること、次の対応端子テーブ
ルがＲＰ２であることを示すデータが格納されている。

【００４２】これらのデータから、機能図の素子Ａ１０
Ａの入力端子Ｉ０に素子Ａ１０Ａの入力端子Ｉ０が対応
することが分かる。この場合、まだ回路図の合成は行わ
れていないので、機能図の素子どうしが１対１で対応し
ている。

【００４３】また、図７の対応ネットテーブルＲＮＡに
は、対応するネットテーブルがＮＡであること、論理反
転で対応するネットテーブルが存在しないこと、次の対
応ネットテーブルがＲＮＢであることを示すデータが格
納されている。

【００４４】また、対応ネットテーブルＲＮＡの対応端
子テーブルを指すポインタは、特定のアドレステーブル
を指しており、そのアドレステーブルには、対応ネット
テーブルＲＮＡに接続する端子テーブルＲＰ１のアドレ
スデータが格納されている。

【００４５】この場合、上記のアドレステーブルには、
対応端子テーブルＲＰ１のアドレス以外は格納されてい
ないで、これらのデータから、機能図のネットｎａが、
素子Ａ１０Ａの入力端子Ｉ０にのみ接続することが分か
る。

【００４６】また、図７の対応ネットテーブルＲＮＤに
より指定されるアドレステーブルには、対応端子テーブ
ルＲＰ４のアドレスデータと、対応端子テーブルＲＰ５
のアドレスデータが格納されている。

【００４７】これらのデータから、機能図のネットｎｄ
が、素子Ａ１０Ａの出力端子Ａと素子Ａ１０Ｂの入力端
子Ｉ０とに接続されることが分かる。このように、回路
図のネット及び機能図のネットにそれぞれのネットに接
続する端子の情報を持たせ、さらに機能図のネットと回
路図のネットとを対応させ、素子を置き換える場合に、
ネットの接続情報、端子の接続情報を変更することで、
回路図上でのネットと端子の接続の変更と、変更した回
路図と機能図との対応関係の保存を同時に行うことがで
きる。これにより、回路図の素子のマッピングと機能図
と回路図の対応関係の保存を効率良く行うことができ
る。また、上述したような構造のテーブルを使用するこ
とで、ネットとそのネットに接続する端子を簡単に検索
することができる。

【００４８】次に、以上のような構成の各テーブルを前
提にして、図１(1) の機能図のＡＮＤマクロＡ１０Ａ
を、同図(2) のＡＮＤセルＡ１０Ｆにマッピングする場
合の動作を図８のフローチャートを参照して説明する。

【００４９】ＡＮＤマクロ１０ＡをＡＮＤセルＡ１０Ｆ
にマッピングすると、先ず、図８のフローチャートのス
テップＳ１で、置き換えるべきセルＡ１０Ｆの素子テー
ブルと入出力端子テーブルが作成される。

【００５０】図９は、このとき作成される素子テーブル
及び端子テーブルと、変更される管理テーブルの内容を
示す図である。先ず、素子テーブルＥ６と端子テーブル
Ｐ16Ｐ，Ｐ17，Ｐ18，Ｐ19が作成され、素子テーブルＥ
６の入力端子の先頭テーブルとして端子テーブルＰ16
が、出力端子の先頭テーブルとして端子テーブルＰ19が
設定される。この段階では、素子の入出力端子とネット
の接続が定義されていないので、各端子テーブルＰ16，
Ｐ17，Ｐ18，Ｐ19のネットテーブルへの接続データは設
定されていない。

【００５１】また、今回置き換えられた素子Ａ１０Ａ
は、管理テーブルの素子の先頭テーブルに登録されてい
るので、素子の先頭テーブルを指すポインタを新たに作
成した素子Ａ１０Ｆの素子テーブルＥ６を指すように変
更する。

【００５２】新たにマッピングする素子の素子テーブル
と端子テーブルとを作成したなら、図８に戻り、ステッ
プＳ２のＭＡＰＰ(A10A.I0,A10F.A1) 処理を実行する。
図１０は、上記ＭＡＰＰ(A10A.I0,A10F.A1) 処理のより
詳細なフローチャートである。

【００５３】先ず、図１０のステップＳ１１で、実デー
タのＡ１０Ａの端子Ｉ０の端子テーブルＰ１からその端
子が接続するネットテーブルＮＡを求める。次のステッ
プＳ１２で、上記ネットテーブルＮＡから対応する対応
ネットテーブルＲＮＡを求める。

【００５４】さらに、ステップＳ１３で、その対応ネッ
トテーブルＲＮＡから対応端子テーブルＲＰ１を求め、
その対応端子テーブルＲＰ１の対応する端子テーブル
を、素子Ａ１０Ａの入力端子Ｉ０の端子テーブルＰ１か
ら、新たにマッピングする素子Ａ１０Ｆの入力端子Ａ１
の端子テーブルＰ16に変更する。

【００５５】具体的には、図３の素子Ａ１０Ａの端子テ
ーブルＰ１から、端子Ｉ０に接続するネットテーブルＮ
Ａを求め、図４のネットテーブルＮＡから対応する対応
ネットテーブルＲＮＡを求める。そして、図７の対応ネ
ットテーブルＲＮＡから対応端子テーブルＲＰ１を求
め、図６の対応端子テーブルＲＰ１に対応する端子テー
ブルを、素子Ａ１０Ａの入力端子Ｉ０の端子テーブルＰ
１から今回マッピングした素子Ａ１０Ｆの入力端子Ａ１
の端子テーブルＰ16に変更する。

【００５６】次に、図１０のステップＳ１４で、ネット
テーブルＮＡの供給先の端子テーブルをＰ１からＰ16に
変更する。さらに、ステップＳ１５で、端子テーブルＰ
16の接続するネットテーブルをＮＡにする。

【００５７】図１１は、上記ＭＡＰＰ(A10A.I0,A10F.A
1) 処理により変更された対応端子テーブルとネットテ
ーブルの内容を示す図である。同図に示すように、対応
端子テーブルＲＰ１の対応する端子テーブルが、Ｐ１か
ら今回マッピングした素子Ａ１０Ｆの端子テーブルＰ16
に変更され、ネットテーブルＮＡの供給先の先頭の端子
テーブルもＰ１からＰ16に変更される。

【００５８】これらの処理により、素子Ａ１０Ａが素子
Ａ１０Ｆに置換され、合成された回路図の素子Ａ１０Ｆ
の入力端子Ａ１が、機能図の素子Ａ１０Ａの入力端子Ｉ
０に対応することが保存される。

【００５９】以上のようにしてＭＡＰＰ(A10A.I0,A10F.
A1) 処理が終了したなら、次に図８のステップＳ３のＭ
ＡＰＰ(A10A.I1,A10F.A2) 処理、ステップＳ４のＭＡＰ
Ｐ(A10A.I2,A10F.A3) 処理及びステップＳ５のＭＡＰＰ
(A10A.I2,A10F.A3) 処理を実行する。

【００６０】これらのＭＡＰＰ処理は、上述したＭＡＰ
Ｐ(A10A.I0,A10F.A1) 処理と同様の処理であり、素子Ａ
Ｉ０Ａの入力端子Ｉ０を今回マッピングした素子Ａ１０
Ｆの入力端子Ａ２に、素子Ａ１０Ａの入力端子Ｉ２を素
子Ａ１０Ｆの入力端子Ａ３に、素子Ａ１０Ａの出力端子
Ａを素子Ａ１０Ｆの出力端子Ｘに変更する処理である。

【００６１】素子Ａ１０Ａの入出力端子を素子Ａ１０Ｆ
の入出力端子に変更したなら、次のステップＳ６で素子
Ａ１０Ａの素子テーブル及び各端子テーブルを削除す
る。ここで、ＡＮＤマクロＡ１０ＡをＡＮＤセルＡ１０
Ｆにマッピングしたときの機能図の素子と回路図の素子
の対応関係の保存方法を図１を参照して説明する。

【００６２】マッピングが行われると、同図(2) に示す
ように、対応データＡ１０Ａの各端子に対応する実デー
タが、A10A.I0 からA10F.A1 に、A10A.I1 からA10F.A2
に、A10A.I2 からA10F.A3 に、A10A.AからA10F.Xにそれ
ぞれ変更される。これにより、回路図の素子Ａ１０Ｆの
入力端子Ａ１、Ａ２、Ａ３と出力端子Ｘが、機能図の素
子Ａ１０Ａの入力端子Ｉ０、Ｉ１、Ｉ２と出力端子Ａに
対応することが保存される。

【００６３】また、この場合、１対１のマッピングでネ
ットの変更はないので、ネットデータは同図(1) の状態
まま保存される。次に、図１２(1) に示すＡＮＤマクロ
Ａ１０Ｂ、Ａ１０ＣとＯＲマクロＡ１０Ｄとインバータ
マクロＡ１０Ｅを、同図(2) に示す２個のＡＮＤとＮＯ
ＲからなるセルＡ１０ＧとインバータセルＡ１０Ｈ、Ａ
１０Ｉにマッピングする場合の動作を図１３のフローチ
ャートを参照して説明する。

【００６４】図１３のステップＳ２１で、今回マッピン
グするセルＡ１０Ｇの素子テーブルと入出力の端子テー
ブルとを作成する。次に、ステップＳ２２でＭＡＰＰ(A
1OB.I0,A10G.A1) 処理を実行し、ＡＮＤマクロＡ１０Ｂ
の入力端子Ｉ０をセルＡ１０Ｇの入力端子Ａ１に変更す
る。また、ステップＳ２３でＭＡＰＰ(A1OB.I1,A10G.B
1) 処理を実行し、ＡＮＤマクロＡ１０Ｂの入力端子Ｉ
１をセルＡ１０Ｇの入力端子Ｂ１に変更する。

【００６５】同様にステップＳ２４でＭＡＰＰ(A1OC.I
0,A10G.A2) 処理を実行し、ＡＮＤマクロＡ１０Ｃの入
力端子Ｉ０をセルＡ１０Ｇの入力端子Ａ２に変更し、ス
テップＳ２５でＭＡＰＰ(A1OC.I1,A10G.B2) 処理を実行
し、ＡＮＤマクロＡ１０Ｃの入力端子Ｉ１をセルＡ１０
Ｇの入力端子Ｂ２に変更する。

【００６６】次のステップＳ２６で、インバータセルＡ
１０Ｈの素子テーブルとその入出力端子の端子テーブル
を生成する。そして、ステップＳ２７のINSINV(A10G.X,
A10H.I,A10D.A,A10H.X) 処理を実行する。

【００６７】ここで、上記のINSINV処理を図１４のフロ
ーチャートを参照して説明する。先ず、図１４のステッ
プＳ３１でネットテーブルＮＬを作成する。次にステッ
プＳ３２で、作成したネットテーブルＮＬの供給元の接
続端子としてセルＡ１０Ｇの出力端子Ｘを設定し、ステ
ップＳ３３で、ネットテーブルＮＬの供給先の接続端子
としてインバータセルＡ１０Ｈの入力端子Ｉを設定す
る。これらの処理により、ネットｎｌが回路図のセルＡ
１０Ｇの出力端子ＸとインバータセルＡ１０Ｈの入力端
子Ｉとを接続するネットとして登録される。

【００６８】さらに、次のステップＳ３４で、ネットテ
ーブルＮＪの供給元の端子としてセルＡ１０Ｈの出力端
子Ｘを設定する。これにより、ネットｎｊの供給元が、
素子Ａ１０Ｄの出力端子Ａから素子Ａ１ＩＨの出力端子
Ｘに変更される。

【００６９】また、機能図のネットｎｊが、図１２(3)
の回路図のネットｎｌを論理反転したものと等価である
ので、ステップＳ３５で、対応ネットテーブルＲＮＪの
論理反転で対応するネットテーブルとして新たに作成し
たネットテーブルＮＬを設定する。

【００７０】次のステップＳ３６で、素子Ａ１０Ｄの出
力端子Ａの対応端子テーブル（ＲＰ13) の対応する端子
テーブルを指すポインタを、セルＡ１０Ｈの出力端子Ｘ
の端子テーブル（Ｐ26) を指すように変更する。これに
より機能図の素子Ａ１０Ｄの出力端子Ａと回路図の素子
Ａ１０Ｈの出力端子Ｘとが対応することが保存される。

【００７１】また、この場合、新たにマッピングしたセ
ルＡ１０Ｇの出力Ｘを論理反転したものは、機能図の素
子Ａ１０Ｄの出力Ａと等価であるので、次のステップＳ
３７で、機能図の素子Ａ１０Ｄの出力端子Ａの対応端子
テーブル（ＲＰ13) の論理反転で対応する端子テーブル
として、ＡＩ０Ｇの出力端子Ｘの端子テーブル（Ｐ24)
を設定する。

【００７２】同様に、新たにマッピングしたインバター
セルＡ１０Ｈの入力Ｉを論理反転したものは、機能図の
素子Ａ１０Ｄの出力Ａと等価であるので、ステップＳ３
８で、Ａ１０Ｄの出力端子Ａの対応端子テーブル（ＲＰ
13) の論理反転で対応する端子テーブルとして、Ａ１０
Ｈの入力端子Ｉの端子テーブル（Ｐ25) を追加する。

【００７３】なお、図示していないが、Ｐ24はセルＡ１
０Ｇの出力端子Ｘの対応端子テーブルを、Ｐ25はインバ
ータセルＡ１０Ｈの入力端子Ｉの対応端子テーブルを、
Ｐ26はインバータセルＡ１０Ｈの出力端子Ｘの対応端子
テーブルを示している。

【００７４】図１３に戻り、ステップＳ２８で、ＭＡＰ
Ｐ(A10E.I,A10I.I) 処理を実行し、インバータマクロＡ
１０Ｅの入力端子ＩをインバータセルＡ１０Ｉの入力端
子Ｉに変更する。

【００７５】同様にステップＳ２９で、ＭＡＰＰ(A10E.
X,A10I.X) 処理を実行し、インバータマクロＡ１０Ｅの
出力端子ＸをインバータセルＡ１０Ｉの出力端子Ｘに変
更する。

【００７６】セルＡ１０ＧとインバータセルＡ１０Ｈ及
びＡ１０Ｉのマッピングを行ったことにより、回路図の
ネットｎｈ，ｎｉと素子Ａ１０Ｂ、Ａ１０Ｃ、Ａ１０
Ｄ、Ａ１０Ｅが存在しなくなったので、ステップＳ３０
で、実データのネットテーブルＮＨ，ＮＩと、素子Ａ１
０Ｂ、Ａ１０Ｃ、Ａ１０Ｄ、Ａ１０Ｅの素子テーブルと
それぞれの端子テーブルを削除する。

【００７７】ここで、上述した多対多のマッピング時に
おける機能図と回路図の対応関係の保存方法を図１２を
参照して説明する。セルＡ１０Ｇ、Ａ１０Ｈ及びＡ１０
Ｉのマッピングが行われると、対応データのA10B.I0,A1
0B.I1 に対応する実データとしてA10G.A1,A10G.B1 が保
存され、対応データのA10C.I0,A10C.I1 に対応する実デ
ータとしてA10G.A2,A10G.B2 が保存される。

【００７８】これにより、機能図の素子Ａ１０Ｂの入力
端子Ｉ０、Ｉ１、素子Ａ１０Ｃの入力端子Ｉ０、Ｉ１
と、回路図の素子Ａ１０Ｇの入力端子Ａ１、Ｂ１、Ａ
２、Ｂ２との対応関係が保存される。よって、回路図の
論理シミュレーションを行う場合に、機能図の素子Ａ１
０Ｂの入力端子Ｉ０、Ｉ１、素子Ａ１０Ｃの入力端子Ｉ
０、Ｉ１をトレースポイントとして指定することが可能
となる。

【００７９】また、対応データのA10D.Aに対応する実デ
ータとして論理が反転していることを示す情報と共にA1
0G.XとA10H.Iとが保存されるので、それらの情報から機
能図の素子Ａ１０Ｄの出力が、回路図の素子Ａ１０Ｇの
出力Ｘを論理反転したものと素子Ａ１０Ｈの入力Ｉを論
理反転したものと等価であることが分かる。

【００８０】さらに、この場合、機能図の素子Ａ１０Ｂ
の出力端子Ａと素子Ａ１０Ｃの出力端子Ａ及び素子Ａ１
０Ｄの入力端子Ｉ０、Ｉ１に対応する端子は、回路図上
に存在しなくなくなるが、機能図の素子のそれらの端子
情報（対応データ）はそのまま保存される。

【００８１】次に、回路を最適化する為に図１５で直列
に接続されている２個のインバータセルを削除する場合
の動作を図１６のフローチャートを参照して説明する。
図１６のステップＳ４１で、実データのネットテーブル
ＮＫから対応ネットテーブルＲＮＫを求める。そして、
次のステップＳ４２で、その対応ネットテーブルＲＮＫ
に接続する対応端子テーブルのポインタの中で、今回削
除しようとするインバータセルＡ１０Ｉの出力端子Ｘの
端子テーブルを指すものを探し、そのポインタを素子Ａ
１０Ｇの出力端子Ｘの端子テーブルを指すように変更す
る。

【００８２】これにより、機能図のネットｎｋに接続す
る素子Ａ１０Ｅの出力端子Ｘに対応する回路図の端子
が、インバータセルＡ１０Ｉの出力端子Ｘから素子Ａ１
０Ｇの出力端子Ｘに変更される。

【００８３】次に、ステップＳ４３で、実データのネッ
トテーブルＮＪから対応ネットテーブルＲＮＪを求め、
ステップＳ４４で、その対応ネットテーブルＲＮＪに接
続する対応端子テーブルのポインタの中で、今回削除し
ようとするインバータセルＡ１０Ｉの入力端子Ｉの端子
テーブルを指すものを探し、そのポインタと入力端子Ｉ
の端子テーブルを削除する。さらに、その対応端子テー
ブルの論理反転で接続する端子テーブルとして素子Ａ１
０Ｇの出力端子Ｘを追加する。

【００８４】これにより、ネットｎｊに接続する機能図
の素子Ａ１０Ｅの入力端子Ｉに、回路図の素子Ａ１０Ｇ
の出力端子Ｘが論理反転で対応するように変更される。
次に、ステップＳ４５で、対応ネットテーブルＲＮＪに
接続する対応端子テーブルのポインタの中で、今回削除
しようとするインバータＡ１０Ｈの出力端子Ｘを指すも
のを探し、そのポインタとインバータＡ１０Ｈの出力端
子Ｘの端子テーブルとを削除する。

【００８５】これにより、ネットｎｊに接続する機能図
の素子Ａ１０Ｄの出力端子Ａの端子テーブルから、回路
図のインバータＡ１０Ｈの出力端子Ｘを指すポインタ
と、論理反転で対応するインバータＡ１０Ｈの入力端子
Ｉを指すポインタとが削除され、素子Ａ１０Ｄの出力端
子ＡとインバータＡ１０Ｈの出力端子Ｘ及び論理反転で
対応するインバータＡ１０Ｈの入力端子Ｉとの対応関係
が解消される。

【００８６】なお、機能図の素子Ａ１０Ｄの出力端子Ａ
の端子テーブルには、前述した処理（素子Ａ１０Ｇ等の
マッピング処理）により、論理反転で対応する回路図の
端子テーブルとして素子Ａ１０Ｇの出力端子Ｘの端子テ
ーブルが設定されており、回路図の素子Ａ１０Ｇの出力
端子Ｘが論理反転で、機能図の素子Ａ１０Ｄの出力端子
Ａに対応することが設定されている。

【００８７】次に、ステップＳ４６で、対応ネットテー
ブルＲＮＪに接続する対応端子テーブルのポインタの中
で、今回削除しようとするインバータＡ１０Ｈの入力端
子Ｉの端子テーブルを指すものを探し、そのポインタと
素子Ａ１０Ｈの入力端子Ｉの端子テーブルを削除する。

【００８８】これにより、ネットｎｊに接続する機能図
の素子Ａ１０Ｄの入力端子Ｉの対応端子テーブルから、
インバータＡ１０Ｈの入力端子Ｉを指すポインタが削除
され、機能図の素子Ａ１０Ｄの入力端子Ｉと回路図のイ
ンバータＡ１０Ｈの入力端子Ｉとの対応関係が解消され
る。

【００８９】次にステップＳ４７で、対応ネットテーブ
ルＲＮＫの対応するネットテーブルとしてネットテーブ
ルＮＫ削除し、代わりにネットテーブルＮＬを設定す
る。次に、ステップＳ４８で、対応ネットテーブルＲＮ
Ｊの対応するネットテーブルを指すポインタからＮＪを
削除し、論理反転で対応するネットテーブルとしてネッ
トテーブルＮＬを追加する。

【００９０】これによりネットｎｋ、ｎｊの接続の変更
が終了したので、ステップＳ４９でネットテーブルＮ
Ｋ、ＮＪを削除する。さらに、ステップＳ５０で、Ａ１
０Ｈの素子テーブルとＡ１０Ｉの素子テーブルとを削除
する。

【００９１】ここで、回路の最適化の為インバータセル
Ａ１０Ｈ、Ａ１０Ｉを削除したときの機能図と回路図の
対応関係の保存方法を図１５を参照して説明する。この
場合、回路図の素子Ａ１０Ｈ、Ａ１０Ｉが削除されるの
で、それらの素子の実データ、すなわち機能図の素子Ａ
１０Ｄの出力端子Ａ（対応データA10D.A）に対応する実
データA10H.Xと、その出力端子Ａに論理反転で対応する
実データA10H.Iが削除される。

【００９２】さらに、機能図の素子Ａ１０Ｅの入力端子
Ｉは、回路図の素子Ａ１０Ｇの出力端子Ｘの論理を反転
したものと等価であるので、対応データA10E.Iに対応す
る実データA10I.I（図１５(3) ）が削除され、代わりに
実データA10G.Xが論理反転で対応することが保存される
（同図(4) ）。

【００９３】また、素子Ａ１０Ｅの出力端子Ｘは、素子
Ａ１０Ｇの出力端子と等価であるので、対応データA10
E.Iに対応する実データA10I.I（同図(3) ）が削除さ
れ、代わりに実データA10G.Xが保存される（同図(4)
）。

【００９４】このように機能図の素子の端子とその端子
に論理反転で対応する回路図の素子との対応関係を保存
しておくことで、回路の最適化の為に回路図の素子が削
除され機能図の素子に対応する素子が回路図に存在しな
くなる場合でも、論理反転で対応する回路図の端子との
対応関係を保存しておくことで、機能図の素子の端子を
トレースポイントとして指定することが可能となる。

【００９５】次に、上述した対応関係保存方法により作
成した機能図及び回路図に基づいてシミュレーションを
行う場合の動作を図１７及び図１８を参照して説明す
る。図１７は、機能図のシミュレーションの説明図であ
る。先ず、シミュレーションするトレースポイントを指
定する。同図は、トレースポイントとして図１の機能図
のＡＮＤマクロの入力端子Ｉ０、Ｉ１、Ｉ２、出力端子
Ｘとネットｎｊとを指定した場合を示している。

【００９６】次に、シミュレーション用のテストパター
ンを選択すると、機能図のシミュレータによりシミュレ
ーションが実行され、図１７に示すようなシミュレー
ション結果が表示される。

【００９７】ゲートレベルのシミュレーションを行う場
合には、図１８に示すように、機能図上での端子及び
ネットをトレースポイントとして指定する。すると、変
換プログラムにより、図１５に示したような機能図と回
路図との対応関係を示すデータから、機能図上で指定さ
れたトレースポイントに対応する回路図の端子及びネッ
トが求められる。

【００９８】図１５の端子の対応関係を示すデータか
ら、機能図の素子Ａ１０Ａの入力端子Ｉ０、Ｉ１、Ｉ２
及び出力端子Ｘに、回路図の素子Ａ１０Ｆの入力端子Ａ
１、Ａ２、Ａ３及び出力端子Ｘが対応することが分かる
ので、トレースポイントとして回路図の上のそれらの端
子を指定する。さらに、図１５のネットの対応関係を示
すデータから、機能図のネットｎｊは回路図のネットｎ
ｌに論理反転で対応することが分かるので、ネットｎｊ
とｎｌとの論理が反転することがメッセージで表示され
る。

【００９９】そして、ゲートレベルのシミュレータによ
り、所定のシミュレーションテストパターンが実行さ
れ、機能図のシミュレーション結果と、ゲートレベルの
シミュレーション結果とが表示される。両者のシミュレ
ーション結果を比較することで、機能図の論理がゲート
レベルでも正しく実現されているか否かを確認できる。

【０１００】上述した機能図と回路図の対応関係保存方
法によれば、機能図の素子の入出力端子及びネットと回
路図の素子の入出力端子及びネットとの対応関係を保存
することができるので、機能図の端子及びネットをゲー
トレベル（回路図の素子）のシミュレーションのトレー
スポイントとして指定することができ、機能図とゲート
レベルの回路の論理が一致するか否かを簡単に調べるこ
とができる。

【０１０１】なお、機能図と回路図との対応関係を保存
する方法は、上述した実施例のテーブルの構成に限らず
他の構成で実現しても良い。

【０１０２】

【発明の効果】本発明によれば、機能図の素子の端子及
びネットと、回路図の素子の端子及びネットとの対応関
係を端子あるいはネット間で論理反転が生じる場合も含
めて保存することで、機能図と回路図の対応関係をより
正確に保存することができる。これにより、回路図のシ
ミュレーションを行う場合に、機能図の素子の入出力端
子及びネットをシミュレーションポイントとして指定す
ることができ、マッピング後の回路のチェック及びデバ
ッグを効率的に行うことができる。

【図面の簡単な説明】

【図１】機能図及び回路図と保存されるデータを示す図
（１）である。

【図２】テーブルの構成を示す図（１）である。

【図３】管理テーブル及び素子テーブルの具体的内容を
示す図である。

【図４】ネットテーブルの具体的内容を示す図である。

【図５】テーブルの構成を示す図（２）である。

【図６】対応素子テーブルの具体的内容を示す図であ
る。

【図７】対応ネットテーブルの具体的内容を示す図であ
る。

【図８】実施例の対応関係保存方法のフローチャート
（１）である。

【図９】ＡＮＤセルマッピング時に作成される素子テー
ブルと管理テーブルの内容を示す図である。

【図１０】実施例の対応関係保存方法のフローチャート
（２）である。

【図１１】ＭＡＰＰ(A10A.I0,A10F.A1) 処理によりリン
クが変更された対応端子テーブルとネットテーブルの内
容を示す図である。

【図１２】機能図及び回路図と保存されるデータを示す
図（２）である。

【図１３】実施例の対応関係保存方法のフローチャート
（３）である。

【図１４】実施例の対応関係保存方法のフローチャート
（４）である。

【図１５】機能図及び回路図と保存されるデータを示す
図（３）である。

【図１６】実施例の対応関係保存方法のフローチャート
（５）である。

【図１７】機能図のシミュレーションの説明図である。

【図１８】ゲートレベルのシミュレーションの説明図で
ある。

【図１９】従来の対応関係の保存方法の説明図（１）で
ある。

【図２０】従来の対応関係の保存方法の説明図（２）で
ある。

【符号の説明】

Ｅ１，Ｅ２ 素子テーブル Ｐ１，Ｐ２ 端子テーブル ＮＡ，ＮＢ ネットテーブル ＲＡ１０Ａ，ＲＡ１０Ｂ 対応素子テーブル ＲＰ１，ＲＰ２ 対応端子テーブル ＲＮＡ，ＲＮＢ 対応ネットテーブル

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 テクノロジーに依存しない素子とネット
   により構成される機能図とテクノロジーに依存する素子
   とネットにより構成される回路図との対応関係を保存す
   る方法において、 前記機能図の素子の入出力端子と、前記回路図の素子の
   入出力端子との対応関係を論理反転情報と共に保存し、 前記機能図のネットと前記回路図のネットとの対応関係
   を論理反転情報と共に保存することを特徴とする機能図
   と回路図との対応関係保存方法。