JP2999803B2 - 複数掃引装置を同期させる方法 - Google Patents
複数掃引装置を同期させる方法Info
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- JP2999803B2 JP2999803B2 JP2156594A JP15659490A JP2999803B2 JP 2999803 B2 JP2999803 B2 JP 2999803B2 JP 2156594 A JP2156594 A JP 2156594A JP 15659490 A JP15659490 A JP 15659490A JP 2999803 B2 JP2999803 B2 JP 2999803B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は電子計器（インストルメント）に関し、特
に複数の掃引型計器を同期下に動作させる方法及び装置
に関する ［従来技術およびその問題点］ 試験及び測定の分野においては、複数の掃引型電子計
器を同期下に動作させたいことがしばしばある。これ
は、例えばある周波数の入力信号で励振されて異なる周
波数の出力信号を発生するミキサーの性能を測定する場
合などがその一例である。この場合、ある周波数範囲に
わたるミキサー性能の特性を把握するために、入力周波
数を掃引すると共に出力を入力と同期して掃引されるオ
フセット周波数で測定することが行われる。具体例によ
り説明すると、ミキサーの入力信号を１秒の掃引期間で
1.0MHzから1.1MHzまでの周波数範囲にわたって掃引しつ
つこれに20MHzの局部発振信号を混合する場合、出力モ
ニタ計器は21.0MHzから21.1MHzまでの範囲の全域を入力
側と同じ１秒間で掃引しなければならない。
に複数の掃引型計器を同期下に動作させる方法及び装置
に関する ［従来技術およびその問題点］ 試験及び測定の分野においては、複数の掃引型電子計
器を同期下に動作させたいことがしばしばある。これ
は、例えばある周波数の入力信号で励振されて異なる周
波数の出力信号を発生するミキサーの性能を測定する場
合などがその一例である。この場合、ある周波数範囲に
わたるミキサー性能の特性を把握するために、入力周波
数を掃引すると共に出力を入力と同期して掃引されるオ
フセット周波数で測定することが行われる。具体例によ
り説明すると、ミキサーの入力信号を１秒の掃引期間で
1.0MHzから1.1MHzまでの周波数範囲にわたって掃引しつ
つこれに20MHzの局部発振信号を混合する場合、出力モ
ニタ計器は21.0MHzから21.1MHzまでの範囲の全域を入力
側と同じ１秒間で掃引しなければならない。
これより一層挑戦的な興味の惹起される例として、増
幅器回路が発生する高調波の測定がある。この例では、
増幅器入力を第１の計器によって例えば1.0MHzから1.1M
Hzまで掃引すると共に、その他の複数の計器によって各
々異なる高調波帯を入力と同期して掃引することにより
増幅器の高調波出力をモニタする。即ち、第２の計器で
は2.0MHzから2.2MHzまで掃引し、第３の計器では3.0MHz
から3.3MHzまで掃引するというようにして出力モニタが
行われる。
幅器回路が発生する高調波の測定がある。この例では、
増幅器入力を第１の計器によって例えば1.0MHzから1.1M
Hzまで掃引すると共に、その他の複数の計器によって各
々異なる高調波帯を入力と同期して掃引することにより
増幅器の高調波出力をモニタする。即ち、第２の計器で
は2.0MHzから2.2MHzまで掃引し、第３の計器では3.0MHz
から3.3MHzまで掃引するというようにして出力モニタが
行われる。
従来技術においては、基本的に必要な同期掃引を確保
することが困難なため、上記のような測定は実施が困難
であった。例えば、上記の高調波分析の例で励振信号
（入力信号）が1.05MHzで増幅器を励振している時モニ
タ計器がその第２高調波を2.0999MHz（2.1000MHzではな
い）で取り込もうとしているとすると、これにより得ら
れる分析は有効なものではなくなうということは明らか
であろう。このような誤差の程度はモニタ計器が増幅器
応答を取り込む通過帯域の帯域幅によって決まる。その
通過帯域幅を例えば100MHzとすると、入力信号の高調波
とモニタ計器の周波数との間に100MHzのスキュー（ず
れ）があれば信号は正しく検出されないことになる。
することが困難なため、上記のような測定は実施が困難
であった。例えば、上記の高調波分析の例で励振信号
（入力信号）が1.05MHzで増幅器を励振している時モニ
タ計器がその第２高調波を2.0999MHz（2.1000MHzではな
い）で取り込もうとしているとすると、これにより得ら
れる分析は有効なものではなくなうということは明らか
であろう。このような誤差の程度はモニタ計器が増幅器
応答を取り込む通過帯域の帯域幅によって決まる。その
通過帯域幅を例えば100MHzとすると、入力信号の高調波
とモニタ計器の周波数との間に100MHzのスキュー（ず
れ）があれば信号は正しく検出されないことになる。
幾つかの計器の掃引動作（sweeping operation）を同
期させるということは簡単なように思われるかも知れな
いが、これは決して易しいことではない。このための解
決策として、共通の基準周波数信号とトリガー信号をす
べての計器で共用するという試みがこれまで何回もなさ
れてきた。しかしそれら複数の計器は各々の被掃引動作
（swept operation。本明細書では、掃引型動作ともい
う。）がトリガー信号に応動して直ちに始まるとは限ら
ないため、この解決策は成功していない。むしろ、トリ
ガー信号から動作開始までには待ち時間があり、しか
も、この待ち時間は、２つ以上の同じ計器間で共通の基
準周波数信号を共用する場合でも互いに異なることがあ
る。従って、同じ瞬間にトリガーされた計器がすべて各
々の掃引型動作を必ず同時に開始するとは限らない。
期させるということは簡単なように思われるかも知れな
いが、これは決して易しいことではない。このための解
決策として、共通の基準周波数信号とトリガー信号をす
べての計器で共用するという試みがこれまで何回もなさ
れてきた。しかしそれら複数の計器は各々の被掃引動作
（swept operation。本明細書では、掃引型動作ともい
う。）がトリガー信号に応動して直ちに始まるとは限ら
ないため、この解決策は成功していない。むしろ、トリ
ガー信号から動作開始までには待ち時間があり、しか
も、この待ち時間は、２つ以上の同じ計器間で共通の基
準周波数信号を共用する場合でも互いに異なることがあ
る。従って、同じ瞬間にトリガーされた計器がすべて各
々の掃引型動作を必ず同時に開始するとは限らない。
このような待ち時間のばらつきは、各計器内部の何ら
かのクロック信号が所定の位相条件に達するまでは掃引
型動作を開始することができないことに起因するもので
ある。例えば、ある計器において250MHz、187.5MHz及び
100MHzの３つの内部クロック信号が用いられ、その計器
はこれらのすべてのクロック信号に共通のエッジ変化が
同時に現れるまで掃引を開始することができないとする
と、そのような事象が発生するのは80マイクロ秒毎に１
回である（即ち、250KHz信号20サイクル毎に１回、187.
5KHz信号15サイクル毎に１回、100KHz信号８サイクル毎
に１回）。例えこれらの内部クロック信号を共通の基準
周波数信号から導出するにしても（即ち分周器によっ
て）、それらのクロック信号間の位相関係は異なる計器
間では異なる場合がある。それは、例えば一つの計器で
10MHzの基準信号から導出した250KHz信号と同様にして
他の計器で導出された250KHz信号との間には、各計器の
分周器路群が10MHz基準信号のどのサイクルで各々の分
周動作を開始したかによって異なる40種類の位相関係が
あり、その中の同相以外の１つの位相関係が選択される
可能性があることによる。これらの計器で用いられる25
0KHz以外のクロック信号についても同様のスキューが生
じ得る。
かのクロック信号が所定の位相条件に達するまでは掃引
型動作を開始することができないことに起因するもので
ある。例えば、ある計器において250MHz、187.5MHz及び
100MHzの３つの内部クロック信号が用いられ、その計器
はこれらのすべてのクロック信号に共通のエッジ変化が
同時に現れるまで掃引を開始することができないとする
と、そのような事象が発生するのは80マイクロ秒毎に１
回である（即ち、250KHz信号20サイクル毎に１回、187.
5KHz信号15サイクル毎に１回、100KHz信号８サイクル毎
に１回）。例えこれらの内部クロック信号を共通の基準
周波数信号から導出するにしても（即ち分周器によっ
て）、それらのクロック信号間の位相関係は異なる計器
間では異なる場合がある。それは、例えば一つの計器で
10MHzの基準信号から導出した250KHz信号と同様にして
他の計器で導出された250KHz信号との間には、各計器の
分周器路群が10MHz基準信号のどのサイクルで各々の分
周動作を開始したかによって異なる40種類の位相関係が
あり、その中の同相以外の１つの位相関係が選択される
可能性があることによる。これらの計器で用いられる25
0KHz以外のクロック信号についても同様のスキューが生
じ得る。
［発明が解決しようとする問題点］ 従って、この発明の目的は上記のような待ち時間のば
らつきの問題を解決することにある。
らつきの問題を解決することにある。
この発明のより具体的な目的は２つ以上の計器を同期
して、しかも一つの掃引周波数範囲から他の掃引周波数
範囲へのマッピングを任意に行いつつ掃引することがで
きるようにすることにある。この発明のもう一つの具体
的な目的は計器間のハンドシェークオペレーションの必
要なしに同時掃引を行うことができるようにすることに
ある。
して、しかも一つの掃引周波数範囲から他の掃引周波数
範囲へのマッピングを任意に行いつつ掃引することがで
きるようにすることにある。この発明のもう一つの具体
的な目的は計器間のハンドシェークオペレーションの必
要なしに同時掃引を行うことができるようにすることに
ある。
［問題点を解決するための手段］ 上記目的達成のため、この発明は、各計器のクロック
を外部より供給される信号によって同時にリセットし且
つスタートさせるようにしたものである。従って、これ
らの計器の内部クロック信号発生器は既知の位相で同時
にスタートし、それ以後は互いにタンデムに動作する。
その後トリガーが供給された時は、やはり掃引型動作が
開始されるまで待ち時間があるが、この発明によればす
べての計器のクロックは同期して動作するため、待ち時
間の長さはすべての計器に対して同じである。
を外部より供給される信号によって同時にリセットし且
つスタートさせるようにしたものである。従って、これ
らの計器の内部クロック信号発生器は既知の位相で同時
にスタートし、それ以後は互いにタンデムに動作する。
その後トリガーが供給された時は、やはり掃引型動作が
開始されるまで待ち時間があるが、この発明によればす
べての計器のクロックは同期して動作するため、待ち時
間の長さはすべての計器に対して同じである。
以下、この発明の実施例について図面を参照しつつ詳
細に説明する。
細に説明する。
［実施例］ ここでは、説明の便宜上、本願発明をネットワークや
スペクトラムアナライザ等の掃引型の周波数ドメイン型
計器に適用した実施例により説明するが、本願発明がこ
のような用途だけに限定されるものではないということ
は明らかであろう。
スペクトラムアナライザ等の掃引型の周波数ドメイン型
計器に適用した実施例により説明するが、本願発明がこ
のような用途だけに限定されるものではないということ
は明らかであろう。
掃引型の周波数ドメイン型計器は、通常、計器の動作
に必要なすべてのタイミング信号及びクロック信号を発
生する内部タイムベース回路を具備している。この種の
回路は従来周知であり、一般に高周波の主クロック信号
を所望の計器クロック信号に分周することにより動作す
る。主クロック信号としては10MHzのものがよく用いら
れる。
に必要なすべてのタイミング信号及びクロック信号を発
生する内部タイムベース回路を具備している。この種の
回路は従来周知であり、一般に高周波の主クロック信号
を所望の計器クロック信号に分周することにより動作す
る。主クロック信号としては10MHzのものがよく用いら
れる。
前にも述べたように、このような計器は、一般に、掃
引型動作を計器動作の中のあるタイミングでしか開始す
ることができず、通常それらのタイミングは計器クロッ
ク信号の位相に関連する。計器のタイムベース回路群
は、一般に、正しい位相条件が発生したことを指示する
と共にこれに応じた掃引イネーブル信号を「有効掃引」
出力ライン上に発生する合致検出器を具備している。
引型動作を計器動作の中のあるタイミングでしか開始す
ることができず、通常それらのタイミングは計器クロッ
ク信号の位相に関連する。計器のタイムベース回路群
は、一般に、正しい位相条件が発生したことを指示する
と共にこれに応じた掃引イネーブル信号を「有効掃引」
出力ライン上に発生する合致検出器を具備している。
多くの用途にあっては、いくつかの計器に共通の基準
周波数信号を設け、それらの計器によるすべての時間測
定及び周波数測定が確実に共通の基準に基づいて行われ
るようにすることが望ましい。そのような場合には、各
計器に対し基準周波数入力ポートを介して基準周波数信
号が供給される。すると、各計器はその基準信号を各々
の内部主発振器に付設されたフェーズロックドループ
（PLL）回路に入力して、計器内部クロック信号を共通
の基準周波数信号に対して確実にロックさせる。
周波数信号を設け、それらの計器によるすべての時間測
定及び周波数測定が確実に共通の基準に基づいて行われ
るようにすることが望ましい。そのような場合には、各
計器に対し基準周波数入力ポートを介して基準周波数信
号が供給される。すると、各計器はその基準信号を各々
の内部主発振器に付設されたフェーズロックドループ
（PLL）回路に入力して、計器内部クロック信号を共通
の基準周波数信号に対して確実にロックさせる。
第１図はこの発明によるトリガー回路12を具備した計
器10のブロック図を示す。この計器10には、上述のよう
な基準周波数入力ポート14、PLL回路16、主発振器18、
タイムベース回路群20及び有効掃引出力ライン22が設け
られている他、さらにトリガー入力ポート24、同期入力
ポート26及び掃引リセット入力ポート28が具備されてい
る。これらの入力ポートに供給された信号は４つのＤフ
リップフロップ32乃至38よりなる論理回路30に作用し、
論理回路30をしてタイムベース回路群20により作り出さ
れた計器クロック信号を既知の初期位相条件にリセット
させる。上記の入力信号は、さらに、論理回路30に計器
の他の部分40に対してトリガー信号が供給させ、その後
に有効掃引出力ライン22上の掃引イネーブル信号によっ
て掃引を開始してもよいということが指示された瞬間、
計器の周波数掃引動作を開始させる。
器10のブロック図を示す。この計器10には、上述のよう
な基準周波数入力ポート14、PLL回路16、主発振器18、
タイムベース回路群20及び有効掃引出力ライン22が設け
られている他、さらにトリガー入力ポート24、同期入力
ポート26及び掃引リセット入力ポート28が具備されてい
る。これらの入力ポートに供給された信号は４つのＤフ
リップフロップ32乃至38よりなる論理回路30に作用し、
論理回路30をしてタイムベース回路群20により作り出さ
れた計器クロック信号を既知の初期位相条件にリセット
させる。上記の入力信号は、さらに、論理回路30に計器
の他の部分40に対してトリガー信号が供給させ、その後
に有効掃引出力ライン22上の掃引イネーブル信号によっ
て掃引を開始してもよいということが指示された瞬間、
計器の周波数掃引動作を開始させる。
計器を同期して動作させたい時は、各計器の同期入力
ポート26をパルスによってハイに立ち上げ、論理回路30
をリセットする。この正パルス（同期パルス）は第１フ
リップフロップ32をプリセットし、第２のフリップフロ
ップ34をクリアする。第１フリップフロップ32をプリセ
ットすると、第２フリップフロップ34のＤ入力が論理レ
ベル「０」となり、タイムベース回路群20のクリア入力
42には論理レベル「１」が現れる。タイムベース回路群
20のクリア入力42が論理レベル「１」になると、全ての
計器クロックが論理レベル「０」の状態にリセットされ
る。第２フリップフロップ34がクリアされるとそとＱ出
力が「０」となり、これによってANDゲート44がオフと
なる結果、主発振器出力信号のタイムベース回路群20の
主クロック入力ポート46への通過は阻止される。（図示
実施例においては、10MHzの主クロック信号は適宜の回
路によってANDゲート44に入る以前に1.5MHz信号に変換
される。その回路は図を見やすくするため省かれてお
り、本願発明の実施上不可欠な要素ではない。）このよ
うにして、同期パルスは計器のタイムベース回路群20を
クリアし、ディスエブール化する。
ポート26をパルスによってハイに立ち上げ、論理回路30
をリセットする。この正パルス（同期パルス）は第１フ
リップフロップ32をプリセットし、第２のフリップフロ
ップ34をクリアする。第１フリップフロップ32をプリセ
ットすると、第２フリップフロップ34のＤ入力が論理レ
ベル「０」となり、タイムベース回路群20のクリア入力
42には論理レベル「１」が現れる。タイムベース回路群
20のクリア入力42が論理レベル「１」になると、全ての
計器クロックが論理レベル「０」の状態にリセットされ
る。第２フリップフロップ34がクリアされるとそとＱ出
力が「０」となり、これによってANDゲート44がオフと
なる結果、主発振器出力信号のタイムベース回路群20の
主クロック入力ポート46への通過は阻止される。（図示
実施例においては、10MHzの主クロック信号は適宜の回
路によってANDゲート44に入る以前に1.5MHz信号に変換
される。その回路は図を見やすくするため省かれてお
り、本願発明の実施上不可欠な要素ではない。）このよ
うにして、同期パルスは計器のタイムベース回路群20を
クリアし、ディスエブール化する。
同期化は第１のトリガー指令（コマンド）を発するこ
とにより終了する。しかしながら、そのためにはトリガ
ー指令の都度、それに先立って掃引リセット入力ポート
28に正パルスが入力されていなければならない。この正
パルスは第３及び第４フリップフロップ36及び38をプリ
セットし、これらのフリップフロップのＱの出力を強制
的に論理レベル「１」の状態とする。第３フリップフロ
ップ36がプリセットされると、さらに、第１フリップフ
ロップのクロック入力に論理レベル「０」が現れ、第１
フリップフロップ32はその後この入力に供給される信号
の立ち上がりエッジによってクロックされ得る状態とな
る。
とにより終了する。しかしながら、そのためにはトリガ
ー指令の都度、それに先立って掃引リセット入力ポート
28に正パルスが入力されていなければならない。この正
パルスは第３及び第４フリップフロップ36及び38をプリ
セットし、これらのフリップフロップのＱの出力を強制
的に論理レベル「１」の状態とする。第３フリップフロ
ップ36がプリセットされると、さらに、第１フリップフ
ロップのクロック入力に論理レベル「０」が現れ、第１
フリップフロップ32はその後この入力に供給される信号
の立ち上がりエッジによってクロックされ得る状態とな
る。
トリガー信号そのものはパルスの立ち下がりエッジよ
りなり、インバータ（NOT回路）48によって反転されて
から第３フリップフロップ36のクロック入力に供給され
る。これによって第３フリップフロップ36がクロックさ
れると、その出力が論理レベル「１」となり、これに
よって第１フリップフロップ32がクロックされて、タイ
ムベース回路20のクリア入力42を再度論理レベル「０」
の状態に戻し、クリア動作を終了させる。また、第１フ
リップフロップ32がクロックされると、第２フリップフ
ロップ34のＤ入力が論理レベル「１」となり、第２フリ
ップフロップ34は、この状態で主発振器18の出力信号が
次の立ち上がりエッジになると、クロックされてそのＱ
出力が論理レベル「１」となり、ANDゲート44を再度オ
ンにし、再びタイムベース回路群20の主クロック入力46
へクロック信号を入力させる状態になる。この第１トリ
ガー信号はこのようにしてタイムベース回路群20を再ス
タートさせ、それ以後タイムベース回路群20は計器の他
の部分40を対象に中断することなく（新たな同期信号が
入力ポート26に供給されない限り）動作し、出力ライン
50乃至54上に計器クロック信号を発生する。
りなり、インバータ（NOT回路）48によって反転されて
から第３フリップフロップ36のクロック入力に供給され
る。これによって第３フリップフロップ36がクロックさ
れると、その出力が論理レベル「１」となり、これに
よって第１フリップフロップ32がクロックされて、タイ
ムベース回路20のクリア入力42を再度論理レベル「０」
の状態に戻し、クリア動作を終了させる。また、第１フ
リップフロップ32がクロックされると、第２フリップフ
ロップ34のＤ入力が論理レベル「１」となり、第２フリ
ップフロップ34は、この状態で主発振器18の出力信号が
次の立ち上がりエッジになると、クロックされてそのＱ
出力が論理レベル「１」となり、ANDゲート44を再度オ
ンにし、再びタイムベース回路群20の主クロック入力46
へクロック信号を入力させる状態になる。この第１トリ
ガー信号はこのようにしてタイムベース回路群20を再ス
タートさせ、それ以後タイムベース回路群20は計器の他
の部分40を対象に中断することなく（新たな同期信号が
入力ポート26に供給されない限り）動作し、出力ライン
50乃至54上に計器クロック信号を発生する。
これらの新たな計器クロック信号（群）が同時に共通
の遷移（あるいは各計器の必要に応じた所定の位相関
係）をもって再スタートするとき、タイムベース回路群
20は有効掃引ライン22上に掃引イネーブル信号を出力す
る。この信号は第４フリップフロップ38のクロック入力
に供給されてこれを直ちにクロックし、先に第１のトリ
ガー信号によりＤ入力に生じた論理レベル「０」をその
Ｑ出力に生じさせる。その際の立ち下がりエッジ信号が
内部トリガー信号としてライン56を介し計器の他の部分
（回路群）40へ供給され、直ちに掃引動作を開始させ
る。
の遷移（あるいは各計器の必要に応じた所定の位相関
係）をもって再スタートするとき、タイムベース回路群
20は有効掃引ライン22上に掃引イネーブル信号を出力す
る。この信号は第４フリップフロップ38のクロック入力
に供給されてこれを直ちにクロックし、先に第１のトリ
ガー信号によりＤ入力に生じた論理レベル「０」をその
Ｑ出力に生じさせる。その際の立ち下がりエッジ信号が
内部トリガー信号としてライン56を介し計器の他の部分
（回路群）40へ供給され、直ちに掃引動作を開始させ
る。
スイッチ58は計器をマスターとして使用するかスレー
ブとして使用するかを選択するスイッチである。マスタ
ー計器として使用する場合は、ライン56上の出力信号は
増幅器60により緩衝してからトリガー出力ポート62へ供
給され、スレーブ計器に接続される。計器をスレーブと
して用いるようスイッチをセットすると、トリガー入力
ポート24に供給されたトリガー信号はそのまま直ちに増
幅器60によって緩衝され、他のスレーブ計器を接続する
ためのトリガー出力ポート62を介して出力される。
ブとして使用するかを選択するスイッチである。マスタ
ー計器として使用する場合は、ライン56上の出力信号は
増幅器60により緩衝してからトリガー出力ポート62へ供
給され、スレーブ計器に接続される。計器をスレーブと
して用いるようスイッチをセットすると、トリガー入力
ポート24に供給されたトリガー信号はそのまま直ちに増
幅器60によって緩衝され、他のスレーブ計器を接続する
ためのトリガー出力ポート62を介して出力される。
第２図はこの発明の一実施例により同期掃引を行うよ
うにした上記のトリガー回路12を有する複数個の計器10
の相互接続関係を示す。図示の接続構成においては、マ
スター計器64からの主発振器出力がその基準周波数出力
ポート66よりそれ以外のスレーブ機器68の基準周波数入
力14に供給される。この接続は主発振器に過大な負荷が
かかるのを避けるため、通常図示のようなデイジーチェ
ーン方式で行われる。マスター計器のトリガー出力ポー
ト62からの出力信号もこれと同様に各スレーブ計器を通
してデイジーチェーン方式により接続される。
うにした上記のトリガー回路12を有する複数個の計器10
の相互接続関係を示す。図示の接続構成においては、マ
スター計器64からの主発振器出力がその基準周波数出力
ポート66よりそれ以外のスレーブ機器68の基準周波数入
力14に供給される。この接続は主発振器に過大な負荷が
かかるのを避けるため、通常図示のようなデイジーチェ
ーン方式で行われる。マスター計器のトリガー出力ポー
ト62からの出力信号もこれと同様に各スレーブ計器を通
してデイジーチェーン方式により接続される。
動作については、すべての計器を先ず各々の掃引リセ
ット入力ポート26にパルスを入力して、同期動作を開始
することのできる状態にする。前にも述べたように、こ
のパルスを供給すると、各計器のタイムベース回路群は
割込みがかかり（動作が中断し）、リセットされる。続
いて、これらの計器は、各々の掃引リセット入力ポート
28にパルスを供給することにより最初の掃引が可能な状
態となる。次に、第１のトリガー信号がトリガー入力ポ
ートに供給されることによって、すべての計器のタイム
ベース回路群20が基準周波数入力信号の所与のエッジで
動作を再開する。それ以後は、これらの計器の内部クロ
ック信号はすべて同期して動作し、同一瞬間に各々の有
効掃引出力ライン22上に出力を発生する。その後さらに
同期掃引が必要になった場合は、掃引リセット入力ポー
ト28に再度パルスを供給し（必ずしも計器間で同期しな
くともよい）、さらにトリガー信号をすべての計器に供
給してその後有効な位相条件になった時掃引型動作を開
始させるようトリガーすればよい。マスター計器及びス
レーブ計器のクロック信号は第１のトリガー信号によっ
てすべて同期して再スタートされるから、次のマスター
計器の有用な位相条件はすべてのスレーブ計器と全く同
じ瞬間に現れる。このようにして、すべての計器は各々
の掃引動作を実質上同じ瞬間に開始し、互いに所望の関
係（高調波、オフセット、あるいはその他任意のマッピ
ング）の下に相互に追尾し合う。
ット入力ポート26にパルスを入力して、同期動作を開始
することのできる状態にする。前にも述べたように、こ
のパルスを供給すると、各計器のタイムベース回路群は
割込みがかかり（動作が中断し）、リセットされる。続
いて、これらの計器は、各々の掃引リセット入力ポート
28にパルスを供給することにより最初の掃引が可能な状
態となる。次に、第１のトリガー信号がトリガー入力ポ
ートに供給されることによって、すべての計器のタイム
ベース回路群20が基準周波数入力信号の所与のエッジで
動作を再開する。それ以後は、これらの計器の内部クロ
ック信号はすべて同期して動作し、同一瞬間に各々の有
効掃引出力ライン22上に出力を発生する。その後さらに
同期掃引が必要になった場合は、掃引リセット入力ポー
ト28に再度パルスを供給し（必ずしも計器間で同期しな
くともよい）、さらにトリガー信号をすべての計器に供
給してその後有効な位相条件になった時掃引型動作を開
始させるようトリガーすればよい。マスター計器及びス
レーブ計器のクロック信号は第１のトリガー信号によっ
てすべて同期して再スタートされるから、次のマスター
計器の有用な位相条件はすべてのスレーブ計器と全く同
じ瞬間に現れる。このようにして、すべての計器は各々
の掃引動作を実質上同じ瞬間に開始し、互いに所望の関
係（高調波、オフセット、あるいはその他任意のマッピ
ング）の下に相互に追尾し合う。
第３図は第２図のデイジーチェーン方式ではなく、ト
リガー信号を並列に供給するようにしたもう一つの相互
接続関係を示す。
リガー信号を並列に供給するようにしたもう一つの相互
接続関係を示す。
スレーブ計器に供給されるトリガー信号はマスター計
器で作り出されるので、マスター計器にトリガー信号が
入力されてからスレーブ計器にトリガー信号が供給され
るまでには若干の遅延があるしかしながら、この遅延は
極めて小さい。スレーブ計器の待ち時間は次式で表され
る： T1＋T2＋T3 但し、T1は局部発振器の掃引待ち時間、T2は主発振器
周波数の逆数、T3は論理伝播遅延である。例えば、T1＝
10μｓ、T2＝1.6μｓ、そしてT3＝１μｓとすると、全
掃引遅延は12.6μｓとなる。計器の帯域幅が100Hzで、
掃引期間１秒で3.0MHzから3.3MHzまで掃引するものとす
ると（従来技術の項で仮定したように）、この計器は１
秒間に300KHz変化する割合で掃引することになる。その
結果、12.6μｓの掃引待ち時間誤差は3.78Hzの周波数ス
キューに相当し、計器の通過帯域幅100Hzの範囲内に十
分入る。この計器が300KHzの範囲の掃引結果をディスプ
レイスクリーン上に400データポイントのシリーズで表
示するものとすると、各データポイントは約750Hzを表
すことになり、この点でも3.78Hzのトリガー待ち時間は
何ら問題はない。
器で作り出されるので、マスター計器にトリガー信号が
入力されてからスレーブ計器にトリガー信号が供給され
るまでには若干の遅延があるしかしながら、この遅延は
極めて小さい。スレーブ計器の待ち時間は次式で表され
る： T1＋T2＋T3 但し、T1は局部発振器の掃引待ち時間、T2は主発振器
周波数の逆数、T3は論理伝播遅延である。例えば、T1＝
10μｓ、T2＝1.6μｓ、そしてT3＝１μｓとすると、全
掃引遅延は12.6μｓとなる。計器の帯域幅が100Hzで、
掃引期間１秒で3.0MHzから3.3MHzまで掃引するものとす
ると（従来技術の項で仮定したように）、この計器は１
秒間に300KHz変化する割合で掃引することになる。その
結果、12.6μｓの掃引待ち時間誤差は3.78Hzの周波数ス
キューに相当し、計器の通過帯域幅100Hzの範囲内に十
分入る。この計器が300KHzの範囲の掃引結果をディスプ
レイスクリーン上に400データポイントのシリーズで表
示するものとすると、各データポイントは約750Hzを表
すことになり、この点でも3.78Hzのトリガー待ち時間は
何ら問題はない。
このように、上記の計器の接続構成では複数の計器を
同期して動作させることができ、トリガー待ち時間が非
常に小さいため、計器間には大きな周波数スキューは全
く生じない。
同期して動作させることができ、トリガー待ち時間が非
常に小さいため、計器間には大きな周波数スキューは全
く生じない。
以上この発明の原理を実施例により説明したが、本願
発明はこれらの原理から逸脱することなく構成及び細部
について種々の変更、改良が可能なことは明白である。
例えば、上記実施例では、トリガー信号を入力する毎に
それに先立って掃引リセットパルスを供給する必要があ
るが、その必要をなくすために別の回路群を採用するこ
とは容易であろう。同様に、上記実施例では計器間のハ
ンドシェークングは不要であるが、より良い効率が得ら
れる場合に、このようなハンドシェーク方式を用いた構
成を実施することが可能なことも明白であろう。最後
に、上記実施例は同期パルスの後の第１のトリガー信号
でタイムベース回路源を再スタートさせるようにした
が、すべての計器の実質上同時に供給される外部信号に
応動して再スタートさせるようにすることが可能なこと
も明らかであろう。その他にも、同様に種々の変更を加
味した実施態様が可能である。
発明はこれらの原理から逸脱することなく構成及び細部
について種々の変更、改良が可能なことは明白である。
例えば、上記実施例では、トリガー信号を入力する毎に
それに先立って掃引リセットパルスを供給する必要があ
るが、その必要をなくすために別の回路群を採用するこ
とは容易であろう。同様に、上記実施例では計器間のハ
ンドシェークングは不要であるが、より良い効率が得ら
れる場合に、このようなハンドシェーク方式を用いた構
成を実施することが可能なことも明白であろう。最後
に、上記実施例は同期パルスの後の第１のトリガー信号
でタイムベース回路源を再スタートさせるようにした
が、すべての計器の実質上同時に供給される外部信号に
応動して再スタートさせるようにすることが可能なこと
も明らかであろう。その他にも、同様に種々の変更を加
味した実施態様が可能である。
本発明は、以上のように構成され、作用するものであ
るから、上記した課題を達成しうるという効果が得られ
る。
るから、上記した課題を達成しうるという効果が得られ
る。
第１図は、本発明の実施例に係るトリガ回路と計測器と
を示すブロック回路図である。 第２図は、本発明による第１図の計測器を複数相互接続
する状態を示すブロック図である。 第３図は、第２図と別の相互接続を示すブロック図であ
る。
を示すブロック回路図である。 第２図は、本発明による第１図の計測器を複数相互接続
する状態を示すブロック図である。 第３図は、第２図と別の相互接続を示すブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G04F 10/04 G01R 31/00 H03L 7/12
Claims (7)
- 【請求項１】共通基準周波数信号と外部供給信号が供給
される複数の掃引装置を同期して作動させる方法におい
て、 各掃引装置の内部クロック発生器をリセットするステッ
プと、 外部から供給される外部供給信号に応答して前記各内部
クロック発生器の動作を同時に再開するステップと を備えた方法。 - 【請求項２】前記複数の掃引装置の１つから外部供給信
号を供給するステップと、 前記外部供給信号を入力信号として前記複数の装置のも
う１つの装置に供給するステップと をさらに含むことを特徴とする、請求項１に記載の方
法。 - 【請求項３】前記外部供給信号は掃引トリガ信号である
ことを特徴とする、請求項１または請求項２に記載の方
法。 - 【請求項４】複数の掃引装置のそれぞれが掃引動作を内
部装置のクロック信号の所定の位相条件においてのみ開
始するように各掃引装置の同期をとる方法であって、 共通基準周波数信号を前記各掃引装置に供給するステッ
プと、 前記各掃引装置における前記基準周波数信号から、前記
共通基準周波数信号よりも低い周波数を有する少なくと
も１つの内部装置クロック信号を抽出するステップと、 前記内部装置クロック信号のそれぞれの位相を、前記複
数の掃引装置の全てに同期をとって供給された信号に応
答して既知の値にリセットするステップと、 前記装置のそれぞれにトリガ入力信号を供給するステッ
プと、 前記装置クロック信号の位相がリセットされ前記トリガ
信号に応答した後、前記所定の位相条件の１つにおいて
前記装置のそれぞれの掃引動作を開始するステップと を設けて成る方法。 - 【請求項５】前記複数の掃引装置の１つからトリガ信号
を供給するステップと、 前記トリガ信号を入力トリガ信号として前記複数の装置
のもう１つの装置に供給するステップと をさらに含むことを特徴とする、請求項４に記載の方
法。 - 【請求項６】掃引動作が内部装置クロック信号の所定の
位相条件のみにおいて開始するような掃引装置のための
トリガ回路であって、 前記内部装置クロック信号を発生するクロック回路と、 前記クロック回路をリセットする第１の論理手段と、 外部から供給された信号に応答して前記クロック回路を
再開するための第２の論理手段と、 前記第２の回路による前記クロック回路の再開に続い
て、トリガ入力信号に応答して、前記所定の位相条件の
１つにおいて装置の掃引を開始するための第３の論理手
段と を設けて成るトリガ回路。 - 【請求項７】前記外部から供給された信号はトリガ入力
信号であることを特徴とする、請求項６に記載のトリガ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/367,160 US4983924A (en) | 1989-06-16 | 1989-06-16 | Method and apparatus for synchronized sweeping of multiple instruments |
| US367160 | 1989-06-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0331790A JPH0331790A (ja) | 1991-02-12 |
| JP2999803B2 true JP2999803B2 (ja) | 2000-01-17 |
Family
ID=23446141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156594A Expired - Fee Related JP2999803B2 (ja) | 1989-06-16 | 1990-06-14 | 複数掃引装置を同期させる方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4983924A (ja) |
| EP (1) | EP0403093B1 (ja) |
| JP (1) | JP2999803B2 (ja) |
| DE (1) | DE69023048T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9501176L (sv) * | 1995-03-31 | 1996-05-13 | Ericsson Telefon Ab L M | Anordning och förfarande för att inbördes synkronisera applikationsspecifika integrerade kretsar (ASIC) |
| KR100259265B1 (ko) | 1998-02-09 | 2000-06-15 | 윤종용 | 자동 코오스 조정 기능을 갖는 평판 디스플레이 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3418637A (en) * | 1966-05-27 | 1968-12-24 | Navy Usa | Digital phase lock clock |
| US4092672A (en) * | 1976-11-15 | 1978-05-30 | Rca Corporation | Master oscillator synchronizing system |
| US4282493A (en) * | 1979-07-02 | 1981-08-04 | Motorola, Inc. | Redundant clock signal generating circuitry |
| US4739277A (en) * | 1986-03-03 | 1988-04-19 | Tektronix, Inc. | Triggered, programmable skew signal generator |
| JPH083507B2 (ja) * | 1986-08-06 | 1996-01-17 | 株式会社アドバンテスト | 信号除去装置 |
| US4761567A (en) * | 1987-05-20 | 1988-08-02 | Advanced Micro Devices, Inc. | Clock scheme for VLSI systems |
-
1989
- 1989-06-16 US US07/367,160 patent/US4983924A/en not_active Expired - Lifetime
-
1990
- 1990-05-24 EP EP90305654A patent/EP0403093B1/en not_active Expired - Lifetime
- 1990-05-24 DE DE69023048T patent/DE69023048T2/de not_active Expired - Fee Related
- 1990-06-14 JP JP2156594A patent/JP2999803B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0403093A2 (en) | 1990-12-19 |
| JPH0331790A (ja) | 1991-02-12 |
| US4983924A (en) | 1991-01-08 |
| EP0403093A3 (en) | 1992-01-22 |
| EP0403093B1 (en) | 1995-10-18 |
| DE69023048T2 (de) | 1996-03-21 |
| DE69023048D1 (de) | 1995-11-23 |
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