JP2995147B2 - ラインプリンタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラインヘッドを有する
ラインプリンタに関わり、特にラインヘッドに印字デー
タを転送する印字データ転送装置の改良に関する。

【０００２】

【従来の技術】従来のこの種のラインプリンタの一例と
してラインサーマルプリンタを説明する。図４は従来の
ラインサーマルプリンタの要部構成を示すブロック図で
あって、ラインサーマルヘッド１と、このラインサーマ
ルヘッド１に印字データを転送する印字データ転送装置
２とからなる。

【０００３】ラインサーマルヘッド１は、１２８０個の
能動素子としての抵抗体（発熱体）をアレイ状に配列し
た抵抗体アレイ１１と、各抵抗体を選択的に駆動するド
ライバ回路１２と、このドライバ回路１２のオン，オフ
を司る印字データが格納される１２８０ビットのデータ
ラッチ回路１３と、前記印字データ転送装置２からシリ
アル転送される印字データを受信し前記データラッチ回
路１３にパラレル転送する６４０×２ビットのヘッド側
シフトレジスタ１４とで構成されている。

【０００４】印字データ転送装置２は、描画メモリが形
成されたＲＡＭ（ランダム・アクセス・メモリ）２１
と、前記描画メモリに対して印字データの書込み及び読
出しを行うプロセッサ、いわゆるＣＰＵ（中央処理装
置）２２と、前記描画メモリから読出された印字データ
を受取り前記ラインサーマルヘッド１に転送するシフト
レジスタ２３と、前記ＲＡＭ２１及びシフトレジスタ２
３へのチップセレクト信号ＣＳ１，ＣＳ２と、前記シフ
トレジスタ２３及びヘッド側シフトレジスタ１４へのシ
フトクロック信号ＣＫと、前記データラッチ回路１３へ
のラッチ信号ＬＡとを前記ＣＰＵ２２からの命令に基づ
いて送出する印字データ転送制御装置２４とから構成さ
れている。

【０００５】そして、ＣＰＵ２２とＲＡＭ２１とシフト
レジスタ２３と印字データ転送制御装置２４とは、１６
ビットのデータを転送するデータバス２５で接続されて
いる。また、ＣＰＵ２２とＲＡＭ２１と印字データ転送
制御装置２４とはアドレスバス２６でも接続されてい
る。

【０００６】前記シフトレジスタ２３は、１６ビットの
シフトレジスタを２段形成にしたもので、１回のシフト
クロック信号ＣＫに応動して各段のシフトレジスタから
それぞれ１ビットのデータをデータ線Ｄ１，Ｄ２を介し
てヘッド側シフトレジスタ１４に転送するようになって
いる。すなわち、各段のシフトレジスタにデータがセッ
トされると、１６発のシフトクロック信号ＣＫにより全
データがデータ線ＤＡ１，ＤＡ２を介してヘッド側シフ
トレジスタ１４に転送される。

【０００７】このような構成のラインサーマルプリンタ
においては、印字データの読出し時は、先ず、ＣＰＵ２
２から印字データ転送制御装置２４に読出し命令が送出
される。これに応じて、印字データ転送制御装置２４は
チップセレクト信号ＣＳ１，ＣＳ２をアクティブにす
る。これにより、ＲＡＭ２１の描画メモリから１６ビッ
トの印字データが読出されてシフトレジスタ２３の１段
目に書込まれる。続いて印字データ転送制御装置２４は
再びチップセレクト信号ＣＳ１，ＣＳ２をアクティブに
する。これにより、上記描画メモリから次の１６ビット
の印字データが読出されてシフトレジスタ２３の２段目
に書込まれる。

【０００８】次に、ＣＰＵ２２から印字データ転送制御
装置２４に転送命令が送出される。これにより、印字デ
ータ転送制御装置２４から１６発のシフトクロック信号
ＣＫがシフトレジスタ２３に出力されて、シフトレジス
タ２３内の全データがヘッド側シフトレジスタ１４に転
送される。

【０００９】以上の工程を４０回繰り返すことにより、
ヘッド側シフトレジスタ１４には１６（ビット）×２
（段）×４０（回）＝６４０×２ビットの印字データが
転送される。すなわち、ラインサーマルヘッド１の１ラ
イン分のデータがヘッド側シフトレジスタ１４に転送さ
れたことによる。

【００１０】こうして、ヘッド側シフトレジスタ１４に
転送された１２８０ビットの印字データはデータラッチ
回路１３にラッチされ、ドライバ回路１２が駆動して１
ライン分のサーマル印字が行われる。

【００１１】

【発明が解決しようとする課題】このように、従来のこ
の種のラインプリンタにおいては、印字データ転送装置
からラインヘッドに１ライン分の印字データを転送する
のに印字データ転送装置のプロセッサが携わる工程数が
非常に多く、処理に時間がかかっており、高速印字化の
妨げとなっていた。

【００１２】そこで本発明は、印字データ転送装置から
ラインヘッドに１ライン分の印字データを転送する際に
印字データ転送装置のプロセッサが携わる工程数を削減
することで高速印字化を図ったラインプリンタを提供し
ようとするものである。

【００１３】

【課題を解決するための手段】本発明は、ラインヘッド
と、このラインヘッドに印字データを転送する印字デー
タ転送装置とを有するラインプリンタにおいて、印字デ
ータ転送装置に、同一アドレスを有する複数の描画メモ
リと、これらの描画メモリに対して印字データの書込み
及び読出しを所定ビット単位で行うプロセッサと、この
プロセッサにより複数の描画メモリから読出された所定
ビットの複数倍の印字データを格納しラインヘッドに転
送するシフトレジスタと、描画メモリに対する印字デー
タの書込み時にデータを通過させ、読出し時にデータの
通過を阻止するゲート手段と、印字データの書込み時に
複数の描画メモリへ印字データを書き込めるとともに読
出し時にシフトレジスタに同時にデータを伝送するよう
にゲート手段を介して接続されたデータバスと、プロセ
ッサと複数の描画メモリとを接続するアドレスバスと、
プロセッサによる印字データの書込み時には所定ビット
のデータの書込み毎に複数の描画メモリを順次選択し、
読出し時には複数の描画メモリを同時に選択するメモリ
選択手段とを設けたものである。

【００１４】

【作用】このような構成の本発明であれば、プロセッサ
により描画メモリに印字データが書込まれる際は、メモ
リ選択手段によって複数の描画メモリが所定ビットの印
字データ毎に順次選択される。これにより、データバス
及びゲート手段を介してそれぞれの描画メモリに順次所
定ビットの印字データがアドレス順に書き込まれる。

【００１５】また、プロセッサにより描画メモリから印
字データが読出される際は、メモリ選択手段によって複
数の描画メモリが同時に選択される。これにより、第１
の描画メモリから読出された所定ビットの印字データは
データバスを介してシフトレジスタに格納され、同時
に、第２の描画メモリから読出された所定ビットの印字
データはデータバスを介してシフトレジスタに格納され
る。同じように順次第Ｎ番目の描画メモリから読出され
た所定ビットのデータはデータバスを介してシフトレジ
スタに格納される。こうして、所定ビットの複数倍の印
字データがシフトレジスタに格納されると、このシフト
レジスタ内の印字データがラインヘッド部に送出され
る。

【００１６】

【実施例】以下、本発明をラインサーマルプリンタに適
用した一実施例について、図面を参照しながら説明す
る。

【００１７】図１はこの実施例のラインサーマルプリン
タの要部構成を示すブロック図であって、ラインサーマ
ルヘッド３と、このラインサーマルヘッド３に印字デー
タを転送する印字データ転送装置４とからなる。

【００１８】ラインサーマルヘッド３は、１２８０個の
能動素子としての抵抗体（発熱体）をアレイ状に配列し
た抵抗体アレイ３１と、各抵抗体を選択的に駆動するド
ライバ回路３２と、このドライバ回路３２のオン，オフ
を司る印字データが格納される１２８０ビットのデータ
ラッチ回路３３と、前記印字データ転送装置４からシリ
アル転送される印字データを受信し前記データラッチ回
路３３にパラレル転送する６４０×２ビットのヘッド側
シフトレジスタ３４とで構成されている。

【００１９】印字データ転送装置４は、同一アドレスを
有する一対の描画メモリＭ１，Ｍ２が形成されたＲＡＭ
４１と、前記一対の描画メモリＭ１，Ｍ２に対して印字
データの書込み及び読出しを行うプロセッサ、いわゆる
ＣＰＵ４２と、前記一対の描画メモリＭ１，Ｍ２から読
出された印字データを受取り前記ラインサーマルヘッド
３に転送するシフトレジスタ４３と、前記一対の描画メ
モリＭ１，Ｍ２へのチップセレクト信号ＣＳ１-1，ＣＳ
１-2と、前記シフトレジスタ４３へのチップセレクト信
号ＣＳ２と、前記シフトレジスタ４３及びヘッド側シフ
トレジスタ３４へのシフトクロック信号ＣＫと、前記デ
ータラッチ回路３３へのラッチ信号ＬＡとを前記ＣＰＵ
４２からの命令に基づいて送出する印字データ転送制御
装置４４とから構成されている。

【００２０】また、一方の描画メモリＭ２に対応して、
このメモリＭ２に対する印字データの書込み時にデータ
を通過させ、読出し時にデータの通過を阻止するゲート
手段としてのバッファ４５が設けられている。

【００２１】そして、ＣＰＵ４２と他方の描画メモリＭ
１とバッファ４５とシフトレジスタ４３と印字データ転
送制御装置４４とは、１６ビットのデータを転送する第
１のデータバス４６で接続されている。また、一方の描
画メモリＭ２とバッファ４５とシフトレジスタ４３と
は、同じく１６ビットのデータを転送する第２のデータ
バス４７で接続されている。さらに、ＣＰＵ４２とＲＡ
Ｍ４３と印字データ転送制御装置４４とはアドレスバス
４８でも接続されている。

【００２２】なお、ＣＰＵ４２の動作を制御するプログ
ラムは、ＲＡＭ４１またはこの印字データ転送装置４に
内蔵されるＲＯＭ（不図示）に搭載されている。

【００２３】前記シフトレジスタ２３は、図２に示すよ
うに４個の３２ビット・シフトレジスタ２３-1-1，２３
-1-2，２３-1-3，２３-1-4からなる１段目シフトレジス
タ群５１と、同じく４個の３２ビット・シフトレジスタ
２３-2-1，２３-2-2，２３-2-3，２３-2-4からなる２段
目シフトレジスタ群５２とで形成したもので、１発のシ
フトクロック信号ＣＫに応動して各段のシフトレジスタ
群５１，５２からそれぞれ１ビットのデータをデータ線
ＤＡ１，ＤＡ２を介してヘッド側シフトレジスタ１４に
転送するようになっている。すなわち、各段のシフトレ
ジスタ群５１，５２にデータがセットされると、３２
（ビット）×４（個）＝１２８発のシフトクロック信号
ＣＫにより全データがデータ線Ｄ１，Ｄ２を介してヘッ
ド側シフトレジスタ１４に転送される。

【００２４】このような構成のラインサーマルプリンタ
においては、印字データの書込み時には、先ず、ＣＰＵ
４２から印字データ転送制御装置４４に読出し命令が送
出される。これに応じて、印字データ転送制御装置４４
は一対の描画メモリＭ１，Ｍ２に対するチップセレクト
信号ＣＳ１-1，ＣＳ１-2を１６ビットデータの書込み毎
に交互にアクティブにする。

【００２５】これにより、チップセレクト信号ＣＳ１-1
がアクティブになる毎に、１６ビットデータが第１のデ
ータバス４６を介して他方の描画メモリＭ１に先頭アド
レスから順に書込まれ、チップセレクト信号ＣＳ１-2が
アクティブになる毎に、１６ビットデータが第１のデー
タバス４６，バッファ４５及び第２のデータバス４７を
介して一方の描画メモリＭ２に先頭アドレスから順に書
込まれる。すなわち、一対の描画メモリＭ１．Ｍ２に対
して交互に所定ビットの印字データがアドレス順に書込
まれることになる。

【００２６】一方、印字データの読出し時は、先ず、Ｃ
ＰＵ４２から印字データ転送制御装置４４に読出し命令
が送出される。これに応じて、印字データ転送制御装置
４４はチップセレクト信号ＣＳ１-1，ＣＳ１-2及びＣＳ
２をアクティブにする。これにより、一対の描画メモリ
Ｍ１，Ｍ２からＣＰＵ４２によって指定されたアドレス
の１６ビットの印字データが同時に読出される。そし
て、他方の描画メモリＭ１から読出された１６ビットの
印字データは第１のデータバス４６を介してシフトレジ
スタ４３に転送され、一方の描画メモリＭ２から読出さ
れた１６ビットの印字データは第２のデータバス４７を
介してシフトレジスタ４３に転送される。すなわち、シ
フトレジスタ４３には１６ビットの印字データ２つが並
列的に転送されることになる。そして、この３２ビット
の印字データは、３２ビット・シフトレジスタの１個に
書込まれる。

【００２７】この場合において、印字データ転送制御装
置４４は、シフトレジスタ４３に対するチップセレクト
信号ＣＳ２を、１回のデータ書込み毎にＣＳ２-1-1，Ｃ
Ｓ２-1-2，ＣＳ２-1-3，ＣＳ２-1-4，ＣＳ２-2-1，ＣＳ
２-2-2，ＣＳ２-2-3，ＣＳ２-2-4の順にアクティブにす
る。

【００２８】従って、前述したデータ書込み動作を８回
繰り返すことによって、シフトレジスタ４３を構成する
８個の３２ビット・シフトレジスタに、２３-1-1〜２３
-1-4，２３-2-1〜２３-2-4の順でそれぞれ３２ビットの
印字データが書込まれる。

【００２９】こうして、シフトレジスタ４３に３２（ビ
ット）×４（個）×２（段）＝１２８×２ビットの印字
データがセットされたならば、ＣＰＵ４２から印字デー
タ転送制御装置４４に転送命令が送出される。これによ
り、印字データ転送制御装置４４から１２８発のシフト
クロック信号ＣＫがシフトレジスタ４３に出力されて、
シフトレジスタ４３内の全データがヘッド側シフトレジ
スタ３４に転送される。

【００３０】以上の工程を５回繰り返すことにより、ヘ
ッド側シフトレジスタ３４には１２８（ビット）×２
（段）×５（回）＝６４０×２ビットの印字データが転
送される。すなわち、ラインサーマルヘッド３の１ライ
ン分の印字データがヘッド側シフトレジスタ３４に転送
されたことになる。

【００３１】こうして、ヘッド側シフトレジスタ３４に
転送された１２８０ビットの印字データはデータラッチ
回路３３にラッチされ、ドライバ回路３２が駆動して１
ライン分のサーマル印字が行われる。

【００３２】このように、本実施例によれば、１２８０
個の能動素子アレイ３１からなるラインサーマルヘッド
３に印字データ転送装置４から１ライン分の印字データ
（１２８０ビット）を転送する際にＣＰＵ４２が携わる
工程数を、従来の４０工程から５工程に大幅に削減する
ことができるので、印字速度の高速化を図ることができ
る。また、ＣＰＵ４２の負荷も大幅に軽減することがで
きる。

【００３３】なお、この発明は前記実施例に限定される
ものではない。例えば、前記実施例では、シフトレジス
タ４３を４個の３２ビット・シフトレジスタ２３-1-1，
２３-1-2，２３-1-3，２３-1-4からなる１段目シフトレ
ジスタ群５１と、同じく４個の３２ビット・シフトレジ
スタ２３-2-1，２３-2-2，２３-2-3，２３-2-4からなる
２段目シフトレジスタ群５２とで形成したが、各段のシ
フトレジスタ群５１，５２を構成する３２ビット・シフ
トレジスタの個数は４個に限定されるものではない。

【００３４】３２ビット・シフトレジスタの個数を各段
１個とした場合には、データ書込み動作を２回行うこと
により、シフトレジスタ４３の各段の３２ビット・シフ
トレジスタにデータが全てセットされるので、３２発の
シフトクロック信号ＣＫにより全データがデータ線ＤＡ
１，ＤＡ２を介してヘッド側シフトレジスタ３４に転送
されることになる。すなわち、ヘッド側シフトレジスタ
１４に６４０×２ビットの印字データを転送するために
は、書込み動作及び転送動作からなる１工程を２０回繰
り返せばよい。この場合でも、従来の４０工程からは大
幅に工程数を削減できるので、印字速度の高速化を図り
得る。

【００３５】また、前記実施例では一方の描画メモリＭ
２に対する印字データの書込み時にデータを通過させ、
読出し時にデータの通過を阻止するゲート手段としてバ
ッファ４５を用いたが、バッファ以外の回路を用いてゲ
ート手段を実現させてもよい。

【００３６】また、バッファ４５が上述したような単一
方向性を有するとすると、ＣＰＵ４２は一方の描画メモ
リＭ２にデータを書込むことはできるが、読出すことは
できない。因みに、他方の描画メモリＭ１に対しては書
込みも読出しもできる。

【００３７】そこで、印字データ転送装置４内にバッフ
ァ４５のデータ通行方向を切換え可能にするモード切換
えレジスタを設けて、シフトレジスタ４３へ３２ビット
のデータをセットする第１の読出しモードと、ＣＰＵ４
２内に１６ビットのデータを取込む第２の読出しモード
とでデータ通行方向を切換えられるようにし、ＣＰＵ４
２によってこのモード切換えを制御するように構成する
ことが望ましい。こうすることにより、ＣＰＵ４２は描
画メモリＭ１，Ｍ２に対してデータの書込みのみならず
データを読出すことも可能となり、実用性を高めること
ができる。

【００３８】ところで、ラインサーマルヘッド３の機械
的取付け方向によっては、印字データ転送装置４からヘ
ッド側シフトレジスタ３４に１２８０ビットの印字デー
タをセットする際に、ビットの上位と下位を入替えて転
送する必要を生じる場合がある。従来、このようなビッ
トの上位と下位を入替える編集はＣＰＵ４２がソフト的
に行っており、ＣＰＵ４２の負担となっていた。

【００３９】そこで、図３に示すように、シフトレジス
タ４３の前段に設けられ、データバス４６，４７を転送
される３２ビットデータを取込むパラレルデータ入力部
６１の前段に、３２個のセルを並列配置してなるセレク
タ６２を設ける。そして、パラレルデータ入力部６１の
セル（１）〜（３２）にそれぞれセレクタ６２のセル
（１）〜（３２）を対応させて接続する。

【００４０】一方、セレクタ６２のセル（１）〜（１
６）の一方の入力には、第１のデータバス４６を転送さ
れる１６ビットデータがビット１，ビット２，ビット
３，…ビット１６の順で入力されるようになっており、
他方の入力には、第２のデータバス４７を転送される１
６ビットデータがビット１６，ビット１５，ビット１
４，…ビット１の順で入力されるようになっている。ま
た、セレクタ６２のセル（１７）〜（３２）の一方の入
力には、第２のデータバス４７を転送される１６ビット
データがビット１，ビット２，ビット３，…ビット１６
の順で入力されるようになっており、他方の入力には、
第１のデータバス４６を転送される１６ビットデータが
ビット１６，ビット１５，ビット１４，…ビット１の順
で入力されるようになっている。

【００４１】しかして、セレクタ６２は、印字データ転
送制御装置４４から送出されるセレクト信号ＳＥのオン
／オフによって一方の入力をパラレルデータ入力部６１
に出力するか、他方の入力をパラレルデータ入力部６１
に出力するかを選択する。

【００４２】例えば、セレクト信号ＳＥがオフのとき一
方側の入力を出力するものとすると、ＣＰＵ４２は印字
データ転送制御装置４４にセレクト信号ＳＥをオフにす
る命令を与えることにより、パラレルデータ入力部６１
のセル（１）〜（１６）には第１のデータバス４６を転
送される１６ビットデータがビット１，ビット２，ビッ
ト３，…ビット１６の順で格納され、セル（１７）〜
（３２）には第２のデータバス４７を転送される１６ビ
ットデータがビット１，ビット２，ビット３，…ビット
１６の順で格納される。

【００４３】そして、セレクト信号ＳＥをオンにする命
令を与えることにより、パラレルデータ入力部６１のセ
ル（１）〜（１６）には第２のデータバス４７を転送さ
れる１６ビットデータがビット１６，ビット１５，ビッ
ト１４，…ビット１の順で格納され、セル（１７）〜
（３２）には第１のデータバス４６を転送される１６ビ
ットデータがビット１６，ビット１５，ビット１４，…
ビット１の順で格納される。

【００４４】したがって、ＣＰＵ４２はヘッド側シフト
レジスタ３４に１２８０ビットの印字データを通常通り
セットする場合には、セレクト信号ＳＥのオフを指令す
るとともに、一対の描画メモリＭ１，Ｍ２の先頭アドレ
スから順に１６ビットデータの読出しを指定し、上位ビ
ットと下位ビットとを入替える場合には、セレクト信号
ＳＥのオンを指令するとともに、一対の描画メモリＭ
１，Ｍ２の最終アドレスから逆に１６ビットデータの読
出しを指定すればよい。

【００４５】このように、上位ビットと下位ビットとの
入替え編集がハード的に行われるので、ＣＰＵ４２の負
荷にはならず、データ転送の高速性を維持したままライ
ンサーマルヘッド１の機械的取付け方向の変更に容易に
対応できる。

【００４６】また、ラインサーマルヘッド１の機械的取
付け方向によっては、第１のデータ線Ｄ１を転送される
データと第２のデータ線Ｄ２を転送されるデータとを入
れ替えなければならない場合もある。

【００４７】そこで、印字データ転送装置４４からシフ
トレジスタ４３の各３２ビット・シフトレジスタ２３-1
-1〜２３-1-4，２３-2-1〜２３-2-4に送出されるチップ
セレクト信号ＣＳ-1-1〜ＣＳ-1-4，ＣＳ-2-1〜ＣＳ-2-4
を、ＣＰＵ４２が指定した順序に入替えられるようにす
る。こうすることにより、信号ＣＳ-1-1〜ＣＳ-1-4，Ｃ
Ｓ-2-1〜ＣＳ-2-4の順で出力されるようになっていたも
のを、信号ＣＳ-2-1〜ＣＳ-2-4，ＣＳ-1-1〜ＣＳ-1-4の
順で出力されるように変えることによって、第１のデー
タ線Ｄ１を転送されるデータと第２のデータ線Ｄ２を転
送されるデータとを入れ替えることができる。

【００４８】この場合もＣＰＵ４２はデータ入れ替えの
ため編集が不要なので負荷にはならず、データ転送の高
速性を維持したままラインサーマルヘッド１の機械的取
付け方向の変更に容易に対応できる。

【００４９】なお、前記実施例では同一アドレスを有す
る描画メモリを２個備えた場合について説明したが、例
えば描画メモリを３個設けてチップセレクト信号により
この３個の描画メモリから同時に印字データを読出せる
ようにしてもよい。こうすることにより、さらにＣＰＵ
４２が携わる工程数を削減することができる。この場合
に、第１の描画メモリと第２の描画メモリはこの実施例
と同様にデータバス，アドレスバス，チップセレクトで
接続し、第３の描画メモリは第３のデータバスでゲート
手段としての第２のバッファとシフトレジスタとに接続
し、さらに第２のバッファを第１のデータバスに接続す
ればよい。

【００５０】この他、本発明の要旨を逸脱しない範囲で
種々変形実施可能であるのは勿論である。

【００５１】

【発明の効果】以上詳述したように本発明によれば、印
字データ転送装置からラインヘッドに１ライン分の印字
データを転送する際に印字データ転送装置のプロセッサ
が携わる工程数を大幅に削減することができ、印字速度
の高速化を図ることができるラインプリンタを提供でき
る。

【図面の簡単な説明】

【図１】 本発明の一実施例であるラインサーマルプリ
ンタの要部ブロック図。

【図２】 同実施例におけるシフトレジスタの構成図。

【図３】 本発明の他の実施例の要部を示す図。

【図４】 従来のラインサーマルプリンタの要部図。

【符号の説明】

３…ラインサーマルヘッド ４…印字データ転送装置 ４１…ＲＡＭ Ｍ１，Ｍ２…一対の描画メモリ ４２…ＣＰＵ（プロセッサ） ４３…シフトレジスタ ４４…印字データ転送制御装置 ４５…バッファ（ゲート手段） ４６…第１のデータバス ４７…第２のデータバス ４８…アドレスバス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−216858（ＪＰ，Ａ) 特開 平３−63145（ＪＰ，Ａ) 特開 昭60−141573（ＪＰ，Ａ) 特開 平３−205170（ＪＰ，Ａ) 特開 平７−290748（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 5/30

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ラインヘッドと、このラインヘッドに印
   字データを転送する印字データ転送装置とを有するライ
   ンプリンタにおいて、 前記印字データ転送装置は、同一アドレスを有する複数
   の描画メモリと、これらの描画メモリに対して印字デー
   タの書込み及び読出しを所定ビット単位で行うプロセッ
   サと、このプロセッサにより前記複数の描画メモリから
   読出された所定ビットの複数倍の印字データを格納し前
   記ラインヘッドに転送するシフトレジスタと、前記描画
   メモリに対する印字データの書込み時にデータを通過さ
   せ、読出し時にデータの通過を阻止するゲート手段と、
   前記印字データの書込み時に前記複数の描画メモリへ印
   字データを書き込めるとともに読出し時に前記シフトレ
   ジスタに同時にデータを伝送するように前記ゲート手段
   を介して接続されたデータバスと、前記プロセッサと前
   記複数の描画メモリとを接続するアドレスバスと、前記
   プロセッサによる印字データの書込み時には前記所定ビ
   ットのデータの書込み毎に前記複数の描画メモリを順次
   選択し、読出し時には前記複数の描画メモリを同時に選
   択するメモリ選択手段とを具備したことを特徴とするラ
   インプリンタ。
2. 【請求項２】 ラインヘッドと、このラインヘッドに印
   字データを転送する印字データ転送装置とを有するライ
   ンプリンタにおいて、 前記印字データ転送装置は、同一アドレスを有する一対
   の描画メモリと、これらの描画メモリに対して印字デー
   タの書込み及び読出しを所定ビット単位で行うプロセッ
   サと、このプロセッサにより前記一対の描画メモリから
   読出された所定ビットの倍の印字データを格納し前記ラ
   インヘッドに転送するシフトレジスタと、前記一対の描
   画メモリの一方に対応して設けられ、このメモリに対す
   る印字データの書込み時にデータを通過させ、読出し時
   にデータの通過を阻止するゲート手段と、前記一対の描
   画メモリの他方と前記ゲート手段と前記シフトレジスタ
   と前記プロセッサとを接続して所定ビットのデータを転
   送する第１のデータバスと、前記一対の描画メモリの一
   方と前記ゲート手段と前記シフトレジスタとを接続して
   前記所定ビットのデータを転送する第２のデータバス
   と、前記プロセッサと前記一対の描画メモリとを接続す
   るアドレスバスと、前記プロセッサによる印字データの
   書込み時には前記所定ビットのデータの書込み毎に前記
   一対の描画メモリを交互に選択し、読出し時には前記一
   対の描画メモリを同時に選択するメモリ選択手段とを具
   備したことを特徴とするラインプリンタ。