JP2989369B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2989369B2
JP2989369B2 JP4088862A JP8886292A JP2989369B2 JP 2989369 B2 JP2989369 B2 JP 2989369B2 JP 4088862 A JP4088862 A JP 4088862A JP 8886292 A JP8886292 A JP 8886292A JP 2989369 B2 JP2989369 B2 JP 2989369B2
Authority
JP
Japan
Prior art keywords
film
interlayer insulating
etching
insulating film
field oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4088862A
Other languages
Japanese (ja)
Other versions
JPH05291248A (en
Inventor
正章 藤島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP4088862A priority Critical patent/JP2989369B2/en
Publication of JPH05291248A publication Critical patent/JPH05291248A/en
Application granted granted Critical
Publication of JP2989369B2 publication Critical patent/JP2989369B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に多層配線における層間絶縁膜の平坦化を
より簡便に行おうとするものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for easily flattening an interlayer insulating film in a multilayer wiring.

【0002】[0002]

【従来の技術】近年の技術の進化に伴う半導体装置の高
集積化は、必然的に金属配線の多層化を要請することと
なった。ここに、多層配線における問題としては、下地
の層間絶縁膜が平坦化されていない場合には、金属配線
に応力が加わって、断線し易いことが挙げられる。特に
LOCOSによって厚い酸化膜層をフィールド酸化膜と
して有する半導体装置においては、このフィールド酸化
膜に基づいて層間絶縁膜の段差が著しくなることを余儀
なくされ、金属配線膜も断線し易くなる。
2. Description of the Related Art Higher integration of semiconductor devices in accordance with recent technological advances has necessitated a demand for multilayer metal wiring. Here, as a problem in the multi-layer wiring, when the underlying interlayer insulating film is not flattened, stress is applied to the metal wiring and disconnection is easily caused. In particular, in a semiconductor device having a thick oxide film layer as a field oxide film due to LOCOS, the level difference of the interlayer insulating film is inevitably increased based on the field oxide film, and the metal wiring film is easily broken.

【0003】そこで、このような層間絶縁膜の平坦化に
ついて研究開発が進められ、従来公知の上記層間絶縁膜
の平坦化技術としては、層間絶縁膜の形成をした後に、
フォトレジスト膜、ポリイミド膜、SOG膜等を全面的
に被成することでこの絶縁膜表面上を平坦にした後、こ
れらの膜を犠牲膜として層間絶縁膜の凸部と共に全面的
に等速エッチングすること(エッチバック法)が行われ
てきた。
[0003] Therefore, research and development of such flattening of the interlayer insulating film has been promoted, and as a conventionally known flattening technique of the interlayer insulating film, after forming the interlayer insulating film,
After a photoresist film, a polyimide film, a SOG film, etc. are entirely formed, the surface of this insulating film is flattened, and then these films are sacrificed as well as the entire surface is etched at a uniform rate together with the protrusions of the interlayer insulating film. Has been done (etchback method).

【0004】[0004]

【発明が解決しようとする課題】上述した従来の平坦化
技術は、層間絶縁膜の段差を埋め込むだけの厚い犠牲層
を必要とするために、その分コストがかかるという問題
があり、加えて、犠牲層と層間絶縁膜とを等速エッチン
グするために、そのエッチング速度を最適化するのに手
間がかかり、レジストエッチバックの場合は、とりわけ
制御が困難であって所期した平坦化が十分に達成できな
いことも見受けられた。
The above-mentioned conventional planarization technique requires a thick sacrificial layer for filling the step of the interlayer insulating film, so that there is a problem that the cost is increased accordingly. In order to etch the sacrificial layer and the interlayer insulating film at a constant rate, it takes time to optimize the etching rate. In the case of resist etch-back, it is particularly difficult to control and the desired flattening is sufficient. Some were unable to achieve this.

【0005】この発明は、上記の問題を有利に解決する
もので、層間絶縁膜の平坦化を、簡便かつ十分に行うこ
とにより、製品コストの低減を図り、かつ製品特性の安
定化にも寄与する半導体装置の製造方法を提案すること
を目的とする。
[0005] The present invention advantageously solves the above-mentioned problem, and achieves a simple and sufficient planarization of an interlayer insulating film, thereby reducing product costs and stabilizing product characteristics. It is an object to propose a method of manufacturing a semiconductor device.

【0006】[0006]

【課題を解決するための手段】この発明は、半導体基体
の主表面上に、マスクを用いてフォトリソグラフ法によ
り耐酸化膜を選択的に形成し、次いで酸化を行ってフィ
ールド酸化膜を局所的に形成し、その後層間絶縁膜を半
導体基体並びにこの基体表面上に形成された被膜を覆っ
て形成した後、前記耐酸化膜の形成に用いたマスクを用
いてフォトリソグラフ法により耐エッチング膜を選択的
に形成し、次いでこの耐エッチング膜の開口を介して前
記フィールド酸化膜上の層間絶縁膜を、他の領域とほぼ
同じ高さになるまでエッチングすることを特徴とする半
導体装置の製造方法である。
According to the present invention, an oxidation-resistant film is selectively formed on a main surface of a semiconductor substrate by a photolithographic method using a mask, and then oxidized to locally form a field oxide film. After forming an interlayer insulating film covering the semiconductor substrate and the coating formed on the surface of the substrate, an etching-resistant film is selected by a photolithographic method using the mask used for forming the oxidation-resistant film. And then etching the interlayer insulating film on the field oxide film through the opening of the anti-etching film until it is almost the same height as other regions. is there.

【0007】この発明では、上記エッチングは、等方性
エッチングが有利であり、またエッチング後に、層間絶
縁膜をリフローすることが有利に適合する。
In the present invention, isotropic etching is advantageous for the etching, and it is advantageous to reflow the interlayer insulating film after the etching.

【0008】[0008]

【作用】上述したこの発明の方法は、層間絶縁膜を被成
した後に、この層間絶縁膜上に一度用いられたマスクを
用いて耐エッチング膜を選択的に形成し、この耐エッチ
ング膜の開口を介してフィールド酸化膜上の層間絶縁膜
をエッチングすることに特徴があり、かくして徒にマス
ク数を増やすことのない平坦化を、従来行われていたよ
うな犠牲膜を厚く形成させることや、その後にエッチバ
ックすることも不要に行うことができるため、コストの
低減が有利に行えるばかりでなく、犠牲膜と層間絶縁膜
とのエッチングレートの調整(条件出し)が不要である
ため、安定した平坦化を簡便に行うことが可能になるの
である。
According to the method of the present invention described above, after forming an interlayer insulating film, an etching resistant film is selectively formed on the interlayer insulating film by using a mask once used, and the opening of the etching resistant film is formed. The feature is that the interlayer insulating film on the field oxide film is etched through, and thus the flattening without increasing the number of masks can be achieved by forming a thick sacrificial film as conventionally performed, Since the etch back after that can be performed unnecessarily, not only the cost can be advantageously reduced, but also the adjustment of the etching rate (condition setting) between the sacrificial film and the interlayer insulating film is not required, so that stable etching can be performed. Flattening can be performed easily.

【0009】[0009]

【実施例】以下この発明を図面を用いて具体的に説明す
る。図1〜図5に、この発明を用いた半導体装置の製造
方法を、断面により時系列的に示す。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings. 1 to 5 show a method of manufacturing a semiconductor device using the present invention in a cross-sectional manner in time series.

【0010】まず図1に示すように半導体基体(シリコ
ン基体が代表される)1の主表面上に、耐酸化膜2(具
体的には窒化けい素膜)を、マスク3を用いたフォトリ
ソグラフ法により選択的に形成させる。
First, as shown in FIG. 1, an oxidation-resistant film 2 (specifically, a silicon nitride film) is formed on a main surface of a semiconductor substrate (typically a silicon substrate) 1 by photolithography using a mask 3. It is selectively formed by a method.

【0011】次いで酸化、なかでも熱酸化を行ってこの
耐酸化膜2の開口に面する半導体基体表面にフィールド
酸化膜4を形成する(いわゆるLOCOS)。このフィ
ールド酸化膜4の厚みは、従来のLOCOSと同程度で
あり、通常は半導体基体の表面を基準として約3000Å程
度である。その後、このフィールド酸化膜4に囲まれた
アクティブ領域に半導体素子(図では省略)を従来公知
の各種工程を経て作製した後、ゲート電極(例えばポリ
シリコン) 5を、アクティブ上に形成し、次いで層間絶
縁膜6を、半導体基体1表面並びにその上に形成された
膜4等を覆うようにCVDなどによって被成する(図2
参照)。この層間絶縁膜6の厚みは、従来と同程度であ
って、半導体基体1上、ゲート電極5上及び、フィール
ド酸化膜4上では6000Å程度である。ここまでの工程
は、従来の方法と同一である。
Next, oxidation, especially thermal oxidation, is performed to form a field oxide film 4 on the surface of the semiconductor substrate facing the opening of the oxidation resistant film 2 (so-called LOCOS). The thickness of the field oxide film 4 is about the same as that of the conventional LOCOS, and is usually about 3000 ° with respect to the surface of the semiconductor substrate. Thereafter, a semiconductor element (not shown in the figure) is formed in the active region surrounded by the field oxide film 4 through various conventionally known processes, and a gate electrode (for example, polysilicon) 5 is formed on the active. An interlayer insulating film 6 is formed by CVD or the like so as to cover the surface of the semiconductor substrate 1 and the film 4 formed thereon (FIG. 2).
reference). The thickness of the interlayer insulating film 6 is about the same as that of the related art, and is about 6000 ° on the semiconductor substrate 1, the gate electrode 5, and the field oxide film 4. The steps so far are the same as the conventional method.

【0012】次に図3に示すように、上記層間絶縁膜6
上に耐エッチング膜7を、図1に示したマスク3を再利
用して、フィールド酸化膜4上に開口が形成されるよう
に選択的に形成する。耐エッチング膜7は、フォトレジ
スト膜であることが工程を増やすことがないので有利で
ある。また耐エッチング膜7の厚みは、必ずしも下地の
層間絶縁膜を平坦化する厚みまでは不要で、少なくとも
フィールド酸化膜4上に開口が形成されるだけの厚みで
足りるので、この点も従来技術との対比で有利な点であ
る。
Next, as shown in FIG.
An etching resistant film 7 is selectively formed thereon by using the mask 3 shown in FIG. 1 so that an opening is formed on the field oxide film 4. It is advantageous that the etching resistant film 7 is a photoresist film because it does not increase the number of steps. Further, the thickness of the etching resistant film 7 is not necessarily required to be equal to the thickness for flattening the underlying interlayer insulating film, and is sufficient to be at least enough to form an opening on the field oxide film 4. This is an advantage in comparison with.

【0013】次に図4に示すように、上記耐エッチング
膜7の開口を介して、フィールド酸化膜上に被成した層
間絶縁膜6をエッチングして、他の領域とほぼ同じ高さ
にする。このエッチング量は、今回のLOCOS膜厚の
場合深さ方向に約3000Å程度を行えば、他の領域とほぼ
同じ高さにすることができる。またこのエッチングは、
等方性エッチングであることが、耐エッチング膜7下に
アンダーカットを生じさせるので、層間絶縁膜6の平坦
化に有利である。かかる等方性エッチングとしては、ケ
ミカルドライエッチング(CDE)やウェットエッチン
グを挙げることができる。例えばCDEの例として、C
4 /O2=106/48 SCCM を、15Paの下で、マイクロ波出
力:700 Wにて行えばよい。
Next, as shown in FIG. 4, the interlayer insulating film 6 formed on the field oxide film is etched through the opening of the etching resistant film 7 so as to have almost the same height as other regions. . If the etching amount is about 3000 ° in the depth direction in the case of the current LOCOS film thickness, it can be made almost the same height as other regions. This etching also
The isotropic etching is advantageous in flattening the interlayer insulating film 6 because an undercut occurs under the etching resistant film 7. Examples of such isotropic etching include chemical dry etching (CDE) and wet etching. For example, as an example of CDE, C
F 4 / O 2 = 106/48 SCCM may be performed at 15 Pa and a microwave output of 700 W.

【0014】次に図5に示すように、上記耐エッチング
膜を従来公知の方法、例えばアッシャーにより除去した
後、層間絶縁膜6をリフローさせることで平坦化がより
一層促進されるのである。このように層間絶縁膜6は、
リフローする材質が好適であって、例えば、PSG、B
PSG等が好ましい。
Next, as shown in FIG. 5, after the etching resistant film is removed by a conventionally known method, for example, by an asher, the interlayer insulating film 6 is reflowed to further promote the flattening. Thus, the interlayer insulating film 6
The material to be reflowed is suitable, for example, PSG, B
PSG and the like are preferred.

【0015】なお図1及び図3において、マスク3は概
念的に等倍のフォトマスクについて示したが、本発明は
この図面に限定されることなく、通常使用されるレクチ
ルを用いてもよいことは云うまでもない。
In FIGS. 1 and 3, the mask 3 is conceptually shown as a photomask of the same size, but the present invention is not limited to this drawing, and a commonly used reticle may be used. Needless to say.

【0016】[0016]

【発明の効果】この発明の半導体装置の製造方法は、層
間絶縁膜を前記半導体基体表面上に形成された被膜を覆
って形成した後に、耐酸化膜の形成に用いたマスクを再
利用してフォトリソグラフ法により耐エッチング膜を選
択的に形成し、次いでこの耐エッチング膜の開口を介し
て前記フィールド酸化膜上の層間絶縁膜を、他の領域と
ほぼ同じ高さになるまでエッチングすることにより、徒
にマスク数を増やすことのない平坦化を、コスト低減を
図りつつ安定かつ簡便に行うことができる。
According to the method of manufacturing a semiconductor device of the present invention, an interlayer insulating film is formed so as to cover a film formed on the surface of a semiconductor substrate, and then a mask used for forming an oxidation resistant film is reused. An etching-resistant film is selectively formed by a photolithographic method, and then the interlayer insulating film on the field oxide film is etched through the opening of the etching-resistant film until it is almost at the same height as other regions. In addition, flattening without increasing the number of masks can be performed stably and simply while reducing costs.

【図面の簡単な説明】[Brief description of the drawings]

【図1】図1は、この発明の方法の一工程を示す断面図
である。
FIG. 1 is a sectional view showing one step of the method of the present invention.

【図2】図2は、この発明の方法の一工程を示す断面図
である。
FIG. 2 is a cross-sectional view showing one step of the method of the present invention.

【図3】図3は、この発明の方法の一工程を示す断面図
である。
FIG. 3 is a sectional view showing one step of the method of the present invention.

【図4】図4は、この発明の方法の一工程を示す断面図
である。
FIG. 4 is a cross-sectional view showing one step of the method of the present invention.

【図5】図5は、この発明の方法の一工程を示す断面図
である。
FIG. 5 is a sectional view showing one step of the method of the present invention.

【符号の説明】[Explanation of symbols]

1 半導体基体 2 耐酸化膜 3 マスク 4 フィールド酸化膜 5 ゲート電極 6 層間絶縁膜 7 耐エッチング膜 DESCRIPTION OF SYMBOLS 1 Semiconductor base 2 Oxidation resistant film 3 Mask 4 Field oxide film 5 Gate electrode 6 Interlayer insulating film 7 Etch resistant film

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基体の主表面上に、マスクを用い
てフォトリソグラフ法により耐酸化膜を選択的に形成
し、次いで酸化を行ってフィールド酸化膜を局所的に形
成し、その後層間絶縁膜を半導体基体並びにこの基体表
面上に形成された被膜を覆って形成した後、前記耐酸化
膜の形成に用いたマスクを用いてフォトリソグラフ法に
より耐エッチング膜を選択的に形成し、次いでこの耐エ
ッチング膜の開口を介して前記フィールド酸化膜上の層
間絶縁膜を、他の領域とほぼ同じ高さになるまでエッチ
ングすることを特徴とする半導体装置の製造方法。
An oxidation-resistant film is selectively formed on a main surface of a semiconductor substrate by a photolithographic method using a mask, and then oxidized to form a field oxide film locally, and then an interlayer insulating film is formed. Is formed covering the semiconductor substrate and the film formed on the surface of the substrate, and then an etching-resistant film is selectively formed by a photolithographic method using the mask used for forming the oxidation-resistant film. A method of manufacturing a semiconductor device, comprising: etching an interlayer insulating film on a field oxide film through an opening in an etching film until the interlayer insulating film has substantially the same height as another region.
JP4088862A 1992-04-09 1992-04-09 Method for manufacturing semiconductor device Expired - Fee Related JP2989369B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4088862A JP2989369B2 (en) 1992-04-09 1992-04-09 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4088862A JP2989369B2 (en) 1992-04-09 1992-04-09 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH05291248A JPH05291248A (en) 1993-11-05
JP2989369B2 true JP2989369B2 (en) 1999-12-13

Family

ID=13954814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4088862A Expired - Fee Related JP2989369B2 (en) 1992-04-09 1992-04-09 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2989369B2 (en)

Also Published As

Publication number Publication date
JPH05291248A (en) 1993-11-05

Similar Documents

Publication Publication Date Title
US5254218A (en) Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5776821A (en) Method for forming a reduced width gate electrode
US5795811A (en) Method for forming insulating films in semiconductor devices
JPH09181180A (en) Semiconductor integrated circuit and its manufacture
JP4057083B2 (en) Manufacturing method of semiconductor integrated circuit
JP2505359B2 (en) Method for forming contact hole of semiconductor device
TW516169B (en) Process of manufacturing semiconductor device
JP2989369B2 (en) Method for manufacturing semiconductor device
JP3483090B2 (en) Method for manufacturing semiconductor device
US20220139711A1 (en) Manufacturing method for integrating gate dielectric layers of different thicknesses
JP3112036B2 (en) Method for manufacturing semiconductor device
KR100235960B1 (en) Method of forming conducting line in semiconductor device
KR100328557B1 (en) Method for forming a metal line of semiconductor device
JP2874070B2 (en) Method for manufacturing semiconductor device
JPH0620138B2 (en) Method of manufacturing thin film MOS structure semiconductor device
KR940011731B1 (en) Forming method of contact hole
JP2874071B2 (en) Method for manufacturing semiconductor device
JP2734881B2 (en) Method for manufacturing semiconductor device
JPH0311544B2 (en)
KR19980015773A (en) Method of forming a contact hole in a semiconductor device
JPH113939A (en) Formation of connection hole
JPH08236608A (en) Fabrication of semiconductor device
JPH08115909A (en) Semiconductor device, and manufacture of semiconductor device, and mask
JPH0778866A (en) Shallow trench forming method
JPH0748494B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees