JP2985225B2 - データ処理装置 - Google Patents
データ処理装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理装置に関し、具体的には、直流
成分を抑圧するためのデータ処理を行う装置に関する。
成分を抑圧するためのデータ処理を行う装置に関する。
［従来の技術］ 近年、音声信号や映像信号などの記録媒体にディジタ
ル記録するシステムが提案されているが、磁気記録媒体
では非常に低い周波数や直流成分の記録再生が困難であ
ることから、８−10ブロック符号化などの、直流成分を
含まない符号列を導出する記録変調方式が使用されてい
る。また、符号列の直流成分及び低周波成分を抑圧する
記録変調方式として、相関の高い複数のディジタル・デ
ータの組み合わせに対して、これら複数のデータのビッ
ト数の総和と同数ビットの、直流及び低周波成分の少な
いディジタル符号を割り当てることによって、冗長度を
増すことなく、直流成分の少ない記録を行なう符号化方
式も提案されている。以下、入力データ間の相関を利用
して直流成分及び低周波成分を抑圧する符号化方式を直
流抑圧符号化方式とよぶ。
ル記録するシステムが提案されているが、磁気記録媒体
では非常に低い周波数や直流成分の記録再生が困難であ
ることから、８−10ブロック符号化などの、直流成分を
含まない符号列を導出する記録変調方式が使用されてい
る。また、符号列の直流成分及び低周波成分を抑圧する
記録変調方式として、相関の高い複数のディジタル・デ
ータの組み合わせに対して、これら複数のデータのビッ
ト数の総和と同数ビットの、直流及び低周波成分の少な
いディジタル符号を割り当てることによって、冗長度を
増すことなく、直流成分の少ない記録を行なう符号化方
式も提案されている。以下、入力データ間の相関を利用
して直流成分及び低周波成分を抑圧する符号化方式を直
流抑圧符号化方式とよぶ。
［発明が解決しようとする課題］ 画像（静止画像及び動画像）を記録媒体に記録する場
合、各画像毎に固有の付加情報（例えば、ID情報）を付
加することが行なわれる。このような付加情報はデータ
間の相関が無い又は低いので、上述の直流抑圧符号化方
式を用いて符号化したのでは、直流成分の高い符号を割
り当ててしまう可能性が高く、記録再生が困難になる場
合が生じ得る。
合、各画像毎に固有の付加情報（例えば、ID情報）を付
加することが行なわれる。このような付加情報はデータ
間の相関が無い又は低いので、上述の直流抑圧符号化方
式を用いて符号化したのでは、直流成分の高い符号を割
り当ててしまう可能性が高く、記録再生が困難になる場
合が生じ得る。
そこで、本発明は、このような問題点を解決するデー
タ処理装置を提示することを目的とする。
タ処理装置を提示することを目的とする。
［課題を解決するための手段］ 本発明に係るデータ処理装置は、ｍビットからなる情
報データを入力する入力手段と、前記ｍビットからなる
情報データを、ｎビットのデータと（ｎ−ｐ）ビットの
デートとにブロック分割する分割手段と（ｍ＞ｎ＞ｐ≧
１）、前記分割手段によって分割された前記ｎビットの
データ中の上位ｐビットと同一のｐビットを、前記分割
手段で分割された前記（ｎ−ｐ）ビットのデータの上位
に付加する付加手段とを有することを特徴とする。
報データを入力する入力手段と、前記ｍビットからなる
情報データを、ｎビットのデータと（ｎ−ｐ）ビットの
デートとにブロック分割する分割手段と（ｍ＞ｎ＞ｐ≧
１）、前記分割手段によって分割された前記ｎビットの
データ中の上位ｐビットと同一のｐビットを、前記分割
手段で分割された前記（ｎ−ｐ）ビットのデータの上位
に付加する付加手段とを有することを特徴とする。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明を適用した符号化装置の一実施例の構
成ブロック図を示す。10はｍビットの無相関データＤの
入力端子、12はデータ間に相関を持つｎビットの相関デ
ータＱの入力端子である。14はｍビットの無相関データ
Ｄをｎビットの相関を持つデータに変換するブロック相
関発生回路であり、回路14において、16はｍビットの無
相関データＤをｎビットのデータDa及び（ｎ−ｐ）ビッ
トのデータDbにブロック化するブロック化回路、18はｎ
ビット・データDaの上位のｐビットを抽出する上位ビッ
ト抽出回路、20はデータDbの上位に上位ビット抽出回路
18で抽出されたデータＳを付加する上位ビット付加回
路、22はデータDa又は上位ビット付加回路20の出力を選
択するスイッチ、24はスイッチ22を制御するブロック選
択回路である。
成ブロック図を示す。10はｍビットの無相関データＤの
入力端子、12はデータ間に相関を持つｎビットの相関デ
ータＱの入力端子である。14はｍビットの無相関データ
Ｄをｎビットの相関を持つデータに変換するブロック相
関発生回路であり、回路14において、16はｍビットの無
相関データＤをｎビットのデータDa及び（ｎ−ｐ）ビッ
トのデータDbにブロック化するブロック化回路、18はｎ
ビット・データDaの上位のｐビットを抽出する上位ビッ
ト抽出回路、20はデータDbの上位に上位ビット抽出回路
18で抽出されたデータＳを付加する上位ビット付加回
路、22はデータDa又は上位ビット付加回路20の出力を選
択するスイッチ、24はスイッチ22を制御するブロック選
択回路である。
26,28は時間調整用の遅延回路、30は多重化回路とし
てのスイッチ、32は直流抑圧符号化回路、34は出力端
子、36はスイッチ30を制御するタイミング制御回路であ
る。
てのスイッチ、32は直流抑圧符号化回路、34は出力端
子、36はスイッチ30を制御するタイミング制御回路であ
る。
第１図の動作を説明する。ブロック化回路16は入力端
子10の無相関データＤをｎビットのデータDaと（ｎ−
ｐ）ビットのデータDbにブロック化する。データDaとデ
ータDbとの関係は後述する。上位ビット抽出回路18はデ
ータDaの上位のｐビットを抽出し、スタッフ・データＳ
として上位ビット付加回路20に供給する。上位ビット付
加回路20はブロック化回路16からのデータDbの上位に当
該スタッフ・データＳを付加してｎビットのデータにす
る。スイッチ22はブロック選択回路24の制御下に、後述
するようにデータDa又は上位ビット付加回路20の出力デ
ータを選択する。スイッチ22の出力、即ちブロック相関
発生回路14の出力は、データ間で相関を持つｎビットの
ブロック化データD(m)である。
子10の無相関データＤをｎビットのデータDaと（ｎ−
ｐ）ビットのデータDbにブロック化する。データDaとデ
ータDbとの関係は後述する。上位ビット抽出回路18はデ
ータDaの上位のｐビットを抽出し、スタッフ・データＳ
として上位ビット付加回路20に供給する。上位ビット付
加回路20はブロック化回路16からのデータDbの上位に当
該スタッフ・データＳを付加してｎビットのデータにす
る。スイッチ22はブロック選択回路24の制御下に、後述
するようにデータDa又は上位ビット付加回路20の出力デ
ータを選択する。スイッチ22の出力、即ちブロック相関
発生回路14の出力は、データ間で相関を持つｎビットの
ブロック化データD(m)である。
ブロック相関発生回路14の出力及び入力端子12の入力
データＱは、それぞれ遅延回路26,28により時間調整さ
れてスイッチ30のa,b接点に印加される。スイッチ30は
タイミング制御回路36からのタイミング信号により切り
換えられ、例えば第４図に示すような順序でデータ
D(m),Qが直流抑圧符号化回路32に入力されるようにす
る。
データＱは、それぞれ遅延回路26,28により時間調整さ
れてスイッチ30のa,b接点に印加される。スイッチ30は
タイミング制御回路36からのタイミング信号により切り
換えられ、例えば第４図に示すような順序でデータ
D(m),Qが直流抑圧符号化回路32に入力されるようにす
る。
直流抑圧符号化回路32に入力するｎビットのデータは
データ間に相関を持っており、直流抑圧符号化回路32
は、複数（本実施例では２つが望ましい。）のｎビット
・データの組み合わせに対し８−８ワード・インバート
符号化のような直流及び低周波成分が抑圧される符号化
方式により、スイッチ30により多重化されたｎビットの
データD(m),Qを符号化し、直流成分及び低周波成分の少
ないｋビットの符号を出力端子30に出力する。この直流
抑圧符号化回路32としては、特開昭63−33086号に記載
される符号化回路、即ち、２つのｎビット・データの組
み合わせからなる2nビットを直流成分及び低周波成分の
少ない2nビットのデータに変換するマッピング符号化器
等が適用できる。
データ間に相関を持っており、直流抑圧符号化回路32
は、複数（本実施例では２つが望ましい。）のｎビット
・データの組み合わせに対し８−８ワード・インバート
符号化のような直流及び低周波成分が抑圧される符号化
方式により、スイッチ30により多重化されたｎビットの
データD(m),Qを符号化し、直流成分及び低周波成分の少
ないｋビットの符号を出力端子30に出力する。この直流
抑圧符号化回路32としては、特開昭63−33086号に記載
される符号化回路、即ち、２つのｎビット・データの組
み合わせからなる2nビットを直流成分及び低周波成分の
少ない2nビットのデータに変換するマッピング符号化器
等が適用できる。
次に、第２図を参照してスタッフ・データＳの決定方
法を説明する。第２図はブロック相関発生回路14の処理
フローと処理内容の一例を示す。この例では、ｍ＝14、
ｎ＝４、ｐ＝１であり、直流抑圧符号化回路32は隣接す
る２個のｎビット・データの相関を使用して直流抑圧し
たｋ（＝2n）ビットの符号を形成するものとしている。
ブロック化回路16は、無相関データＤをビット順でｎビ
ットのデータDaとｎ−ｐビットのデータDbに交互にブロ
ック化する。データDaの上位ｐビットがスタッフ・デー
タＳとして抽出され、後続のデータDbの上位に付加され
る。これにより、上位ビット付加回路20の出力は、先行
するデータDaと上位ｐビットが同一になり、ｎビット・
データとして相関を持つようになる。そこで、ブロック
選択回路24によりスイッチ22をｎビット毎に切り換え、
データDaと上位ビット付加回路20の出力を交互に選択す
る。
法を説明する。第２図はブロック相関発生回路14の処理
フローと処理内容の一例を示す。この例では、ｍ＝14、
ｎ＝４、ｐ＝１であり、直流抑圧符号化回路32は隣接す
る２個のｎビット・データの相関を使用して直流抑圧し
たｋ（＝2n）ビットの符号を形成するものとしている。
ブロック化回路16は、無相関データＤをビット順でｎビ
ットのデータDaとｎ−ｐビットのデータDbに交互にブロ
ック化する。データDaの上位ｐビットがスタッフ・デー
タＳとして抽出され、後続のデータDbの上位に付加され
る。これにより、上位ビット付加回路20の出力は、先行
するデータDaと上位ｐビットが同一になり、ｎビット・
データとして相関を持つようになる。そこで、ブロック
選択回路24によりスイッチ22をｎビット毎に切り換え、
データDaと上位ビット付加回路20の出力を交互に選択す
る。
スイッチ22の出力D(m)は隣接する２つのｎビット・デ
ータ間で相関を持つので、直流抑圧符号化によりｋ（＝
2n）ビットの符号に符号化すると、直流及び低周波成分
の少ない符号を形成できる。第２図では、無相関データ
ＤをMSB側からDa,Dbの順でブロック化したが、逆の順で
もよい。また、データDa,Dbの組み合わせは図示例に限
定されず、直流抑圧符号化回路32における相関の取り方
に合わせて決定すればよい。
ータ間で相関を持つので、直流抑圧符号化によりｋ（＝
2n）ビットの符号に符号化すると、直流及び低周波成分
の少ない符号を形成できる。第２図では、無相関データ
ＤをMSB側からDa,Dbの順でブロック化したが、逆の順で
もよい。また、データDa,Dbの組み合わせは図示例に限
定されず、直流抑圧符号化回路32における相関の取り方
に合わせて決定すればよい。
第３図は、直流抑圧符号化回路32で隣接する３個のｎ
ビット・データの相関を利用する場合の具体例を示す。
即ち、ｋ＝3nであり、ｍ＝10、ｎ＝４、ｐ＝１である。
ブロック化回路16は、無相関データＤをｎビットのデー
タDaとｎ−ｐビットの２個のデータDb1,Db2にブロック
化する。データDaの上位ｐビットがスタッフ・データＳ
として抽出され、データDb1,Db2の上位に付加される。
これにより、データDb1,Db2の上位にスタッフ・データ
Ｓが付加されたデータDb1 (m),Db2 (m)、即ち上位ビット
付加回路20の出力は、先行するデータDaと上位ｐビット
が同一になり、ｎビット・データとして相関を持つよう
になる。スイッチ22により、Da,Db1 (m),Db2 (m)を選択す
る。スイッチ22の出力D(m)は隣接する３つのｎビット・
データDa,Db1 (m),Db2 (m)間で相関を持つので、直流抑圧
符号化により直流及び低周波成分の少ないｋ（＝3n）ビ
ットの符号を形成できる。
ビット・データの相関を利用する場合の具体例を示す。
即ち、ｋ＝3nであり、ｍ＝10、ｎ＝４、ｐ＝１である。
ブロック化回路16は、無相関データＤをｎビットのデー
タDaとｎ−ｐビットの２個のデータDb1,Db2にブロック
化する。データDaの上位ｐビットがスタッフ・データＳ
として抽出され、データDb1,Db2の上位に付加される。
これにより、データDb1,Db2の上位にスタッフ・データ
Ｓが付加されたデータDb1 (m),Db2 (m)、即ち上位ビット
付加回路20の出力は、先行するデータDaと上位ｐビット
が同一になり、ｎビット・データとして相関を持つよう
になる。スイッチ22により、Da,Db1 (m),Db2 (m)を選択す
る。スイッチ22の出力D(m)は隣接する３つのｎビット・
データDa,Db1 (m),Db2 (m)間で相関を持つので、直流抑圧
符号化により直流及び低周波成分の少ないｋ（＝3n）ビ
ットの符号を形成できる。
第５図は、ブロック相関発生回路14の具体的な回路構
成例を示す。40は無相関データＤの入力端子、42はパラ
レル／シリアル（P/S）変換器、44,46,48はスイッチ、5
0はバッファ・メモリ、52は上位ビット抽出回路、54は
シリアル／パラレル（S/P）変換器、56は出力端子、58
はスイッチ44,46,48を制御するタイミング制御回路であ
る。
成例を示す。40は無相関データＤの入力端子、42はパラ
レル／シリアル（P/S）変換器、44,46,48はスイッチ、5
0はバッファ・メモリ、52は上位ビット抽出回路、54は
シリアル／パラレル（S/P）変換器、56は出力端子、58
はスイッチ44,46,48を制御するタイミング制御回路であ
る。
入力端子40の無相関データＤはP/S変換器44によりMSB
（最上位ビット）から順にシリアルなビット列に変換さ
れ、スイッチ44はタイミング制御回路58からの制御信号
C1により、データDaをａ接点にデータDbをｂ接点に供給
するように、切り換えられる。第３図の例に対応する切
り換えタイミングを第６図に示す。上位ビット抽出回路
52はデータDaの上位ｐビットを抽出してスタッフ・デー
タＳをホールドする。バッファ・メモリ50は、スイッチ
46によりスタッフ・データＳを付加するために、データ
Dbをバッファリングする。スイッチ46を第６図に示す制
御信号C2のタイミングで切り換えることにより、データ
Db1,Db2の上位にスタッフ・データＳを付加する。ま
た、スイッチ48を第６図に示す制御信号C3のタイミング
で切り換えることにより、スイッチ44のａ接点からのデ
ータDaと、スタッフ・データＳを付加されたデータDb1
(m),Db2 (m)を多重化する。S/P変換器54はスイッチ48に
より多重化されたビット列をパラレル信号に変換し、出
力端子56を介してD(m)として出力する。
（最上位ビット）から順にシリアルなビット列に変換さ
れ、スイッチ44はタイミング制御回路58からの制御信号
C1により、データDaをａ接点にデータDbをｂ接点に供給
するように、切り換えられる。第３図の例に対応する切
り換えタイミングを第６図に示す。上位ビット抽出回路
52はデータDaの上位ｐビットを抽出してスタッフ・デー
タＳをホールドする。バッファ・メモリ50は、スイッチ
46によりスタッフ・データＳを付加するために、データ
Dbをバッファリングする。スイッチ46を第６図に示す制
御信号C2のタイミングで切り換えることにより、データ
Db1,Db2の上位にスタッフ・データＳを付加する。ま
た、スイッチ48を第６図に示す制御信号C3のタイミング
で切り換えることにより、スイッチ44のａ接点からのデ
ータDaと、スタッフ・データＳを付加されたデータDb1
(m),Db2 (m)を多重化する。S/P変換器54はスイッチ48に
より多重化されたビット列をパラレル信号に変換し、出
力端子56を介してD(m)として出力する。
第７図はブロック相関発生回路14の別の回路構成例を
示す。60はｍビットの無相関データＤの入力端子、62,6
4はｎビットのラッチ回路、66はスイッチ、68は出力端
子位である。この回路例はｍが大きくなくて一定である
場合に適用でき、例えばｍ＝10、ｐ＝１、ｎ＝４である
とする。
示す。60はｍビットの無相関データＤの入力端子、62,6
4はｎビットのラッチ回路、66はスイッチ、68は出力端
子位である。この回路例はｍが大きくなくて一定である
場合に適用でき、例えばｍ＝10、ｐ＝１、ｎ＝４である
とする。
入力端子60に入力する無相関データＤの上位ｎビット
は、Daとしてスイッチ66のａ接点に供給され、データＤ
の続く（ｎ−ｐ）ビットずつは各々Db1,Db2としてラッ
チ回路62,64に供給される。また、データDaの上位ｐビ
ットがスタッフ・データＳとしてラッチ回路62,64の上
位に供給される。ラッチ回路62,64はデータDb1,Db2の上
位にスタッフ・データＳを付加したデータDb1 (m),Db2
(m)をホールドし、夫々スイッチ66のb,c接点に供給す
る。スイッチ66はa,b,c接点の順に切り換えられ、これ
により、第３図に示したデータD(m)が得られ、出力端子
68から出力される。
は、Daとしてスイッチ66のａ接点に供給され、データＤ
の続く（ｎ−ｐ）ビットずつは各々Db1,Db2としてラッ
チ回路62,64に供給される。また、データDaの上位ｐビ
ットがスタッフ・データＳとしてラッチ回路62,64の上
位に供給される。ラッチ回路62,64はデータDb1,Db2の上
位にスタッフ・データＳを付加したデータDb1 (m),Db2
(m)をホールドし、夫々スイッチ66のb,c接点に供給す
る。スイッチ66はa,b,c接点の順に切り換えられ、これ
により、第３図に示したデータD(m)が得られ、出力端子
68から出力される。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
りば、無相関データを含むデータでもデータ相関を利用
した直流及び低周波抑圧符号化により、直流及び低周波
成分の少ない符号を得ることができる。
りば、無相関データを含むデータでもデータ相関を利用
した直流及び低周波抑圧符号化により、直流及び低周波
成分の少ない符号を得ることができる。
第１図は本発明の一実施例の構成ブロック図、第２図及
び第３図はブロック相関発生回路16での処理内容の説明
図、第４図はスイッチ30による多重化のフォーマット、
第５図はブロック相関発生回路16の回路例、第６図は第
５図のスイッチ44,46,48の切り換えタイミング図、第７
図はブロック相関発生回路16の別の回路例である。 10,12,40,60:入力端子、14:ブロック相関発生回路、16:
ブロック化回路、18:上位ビット抽出回路、20:上位ビッ
ト付加回路、22,30:スイッチ、24:ブロック選択回路、2
6,28:遅延回路、32:直流抑圧符号化回路、34,56,68:出
力端子、36,58:タイミング制御回路、42:パラレル／シ
リアル変換器、50:バッファ・メモリ、54:シリアル／パ
ラレル変換器、62,64:ラッチ回路
び第３図はブロック相関発生回路16での処理内容の説明
図、第４図はスイッチ30による多重化のフォーマット、
第５図はブロック相関発生回路16の回路例、第６図は第
５図のスイッチ44,46,48の切り換えタイミング図、第７
図はブロック相関発生回路16の別の回路例である。 10,12,40,60:入力端子、14:ブロック相関発生回路、16:
ブロック化回路、18:上位ビット抽出回路、20:上位ビッ
ト付加回路、22,30:スイッチ、24:ブロック選択回路、2
6,28:遅延回路、32:直流抑圧符号化回路、34,56,68:出
力端子、36,58:タイミング制御回路、42:パラレル／シ
リアル変換器、50:バッファ・メモリ、54:シリアル／パ
ラレル変換器、62,64:ラッチ回路
Claims (1)
- 【請求項１】ｍビットからなる情報データを入力する入
力手段と、 前記ｍビットからなる情報データを、ｎビットのデータ
と（ｎ−ｐ）ビットのデータとにブロック分割する分割
手段と（ｍ＞ｎ＞ｐ≧１）、 前記分割手段によって分割された前記ｎビットのデータ
中の上位ｐビットと同一のｐビットを、前記分割手段で
分割された前記（ｎ−ｐ）ビットのデータの上位に付加
する付加手段 とを有することを特徴とするデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113957A JP2985225B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
| US08/190,577 US5361066A (en) | 1990-04-27 | 1994-02-02 | Data processing device using data correlation |
| US08/299,421 US5604496A (en) | 1990-04-27 | 1994-09-01 | Data processing device using data correlation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113957A JP2985225B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410814A JPH0410814A (ja) | 1992-01-16 |
| JP2985225B2 true JP2985225B2 (ja) | 1999-11-29 |
Family
ID=14625449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113957A Expired - Fee Related JP2985225B2 (ja) | 1990-04-27 | 1990-04-27 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985225B2 (ja) |
-
1990
- 1990-04-27 JP JP2113957A patent/JP2985225B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0410814A (ja) | 1992-01-16 |
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