JP2984152B2 - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体素子の実装方法に
関し、特にフェース・ダウン・ボンディング（face dow
n Bonding ）法による半導体素子の実装方法に関する。
関し、特にフェース・ダウン・ボンディング（face dow
n Bonding ）法による半導体素子の実装方法に関する。
【０００２】
【従来の技術】従来、半導体素子をフェース・ダウン・
ボンディング法によって被着基板上に実装する場合、図
４に示すように、半導体素子４１の入出力端子部４２に
金バンプ４３を設け、この金バンプ部４３を、例えばガ
ラスなどの絶縁基板などから成る被着基板４５上に形成
した電気配線４６の接続端子部４７に当接させ、この半
導体素子４１と被着基板４５を光硬化型絶縁樹脂４４な
どで固着することにより実装していた。この場合、半導
体素子４１の金バンプ４３と、被着基板４５の接続端子
部４７との間には合金を生じることはなく、半導体素子
４１の接着に用いる樹脂４４が硬化する際の収縮力で半
導体素子４１の金バンプ４３を被着基板４３上の接続端
子部４７に押しつけているだけである。したがって、被
着基板４５上の接続端子部４７を形成する材料として
は、電気絶縁膜となる表面酸化膜などを生じない材料で
形成する必要があり、この種の配線材料として一般的に
用いられているアルミニウム（Ａｌ）やクロム（Ｃｒ）
などは、ＭＢＢ法によって半導体素子を実装する接続端
子部４７の材料としては用いることができない。すなわ
ち、ＭＢＢ法によって半導体素子４１を実装する接続端
子部４７の材料としては、金（Ａｕ）や酸化インジウム
・錫（ＩＴＯ）などが用いられる。
ボンディング法によって被着基板上に実装する場合、図
４に示すように、半導体素子４１の入出力端子部４２に
金バンプ４３を設け、この金バンプ部４３を、例えばガ
ラスなどの絶縁基板などから成る被着基板４５上に形成
した電気配線４６の接続端子部４７に当接させ、この半
導体素子４１と被着基板４５を光硬化型絶縁樹脂４４な
どで固着することにより実装していた。この場合、半導
体素子４１の金バンプ４３と、被着基板４５の接続端子
部４７との間には合金を生じることはなく、半導体素子
４１の接着に用いる樹脂４４が硬化する際の収縮力で半
導体素子４１の金バンプ４３を被着基板４３上の接続端
子部４７に押しつけているだけである。したがって、被
着基板４５上の接続端子部４７を形成する材料として
は、電気絶縁膜となる表面酸化膜などを生じない材料で
形成する必要があり、この種の配線材料として一般的に
用いられているアルミニウム（Ａｌ）やクロム（Ｃｒ）
などは、ＭＢＢ法によって半導体素子を実装する接続端
子部４７の材料としては用いることができない。すなわ
ち、ＭＢＢ法によって半導体素子４１を実装する接続端
子部４７の材料としては、金（Ａｕ）や酸化インジウム
・錫（ＩＴＯ）などが用いられる。
【０００３】
【発明が解決しようとする問題点】ところが、接続端子
部４７を形成する材料として金を用いると、光が遮られ
て被着基板４５の裏面側から、半導体素子４１の金バン
プ４３を視認できず、被着基板４５と半導体素子４１の
正確な位置合わせが困難になり、また被着基板４５の裏
面側から紫外線を照射し、樹脂４４を硬化させる際にも
問題となる。さらに、接続端子部４７の材料として金を
用いると低コスト化ができないという問題もある。
部４７を形成する材料として金を用いると、光が遮られ
て被着基板４５の裏面側から、半導体素子４１の金バン
プ４３を視認できず、被着基板４５と半導体素子４１の
正確な位置合わせが困難になり、また被着基板４５の裏
面側から紫外線を照射し、樹脂４４を硬化させる際にも
問題となる。さらに、接続端子部４７の材料として金を
用いると低コスト化ができないという問題もある。
【０００４】一方、接続端子部４７を形成する材料とし
てＩＴＯを用いる場合は、ＩＴＯ自体の電気抵抗が大き
く、また半導体素子４１の金バンプ４３と接続端子部４
７との接続抵抗も大きくなり、また各接続部分の接続抵
抗にバラツキが生じるという問題がある。
てＩＴＯを用いる場合は、ＩＴＯ自体の電気抵抗が大き
く、また半導体素子４１の金バンプ４３と接続端子部４
７との接続抵抗も大きくなり、また各接続部分の接続抵
抗にバラツキが生じるという問題がある。
【０００５】そこで、このような問題を回避するため
に、従来は、図５に示すように、ＩＴＯから成る接続端
子部４７の周辺に絶縁膜４９を介して金属層の枠４８を
設けたり、図６に示すように、ＩＴＯ４７の下地層とし
てクロム等の金属層４８を設けて、接続端子部４７を形
成するという方法が取られていた。なお、図５および図
６において、図（ａ）は図（ｂ）中のａ−ａ線断面図、
図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。また、
図５および図６中、４６は接続端子４７に連続して形成
される電気配線である。
に、従来は、図５に示すように、ＩＴＯから成る接続端
子部４７の周辺に絶縁膜４９を介して金属層の枠４８を
設けたり、図６に示すように、ＩＴＯ４７の下地層とし
てクロム等の金属層４８を設けて、接続端子部４７を形
成するという方法が取られていた。なお、図５および図
６において、図（ａ）は図（ｂ）中のａ−ａ線断面図、
図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。また、
図５および図６中、４６は接続端子４７に連続して形成
される電気配線である。
【０００６】ところが、図４に示す半導体素子４１の製
造工程において、完成時のプローブテスト（接触針を用
いて行うテスト）を行う際のプローブのピッチは、７０
〜８０μｍが最小値であり、このピッチで金バンプ４３
を形成すると、個々の金バンプ４３のサイズは、５０μ
ｍ以下にする必要がある。今、この金バンプ４３に対応
する被着基板４５側の接続端子部４７をＩＴＯで形成す
る場合、金バンプ４３との接続面として５０×７０μｍ
程度の面積を想定する。
造工程において、完成時のプローブテスト（接触針を用
いて行うテスト）を行う際のプローブのピッチは、７０
〜８０μｍが最小値であり、このピッチで金バンプ４３
を形成すると、個々の金バンプ４３のサイズは、５０μ
ｍ以下にする必要がある。今、この金バンプ４３に対応
する被着基板４５側の接続端子部４７をＩＴＯで形成す
る場合、金バンプ４３との接続面として５０×７０μｍ
程度の面積を想定する。
【０００７】図５に示す従来例では、ＩＴＯから成る接
続端子部４７の周辺を４辺とも金属層４８で囲む方法で
あるが、この金属層４８を形成する際のフォトファブリ
ケーション精度などを考慮すると、接続端子部４７とし
てのχ方向のサイズは１００μｍ近くになり、７０〜８
０μｍピッチの金バンプ４３の配列に対応できない。
続端子部４７の周辺を４辺とも金属層４８で囲む方法で
あるが、この金属層４８を形成する際のフォトファブリ
ケーション精度などを考慮すると、接続端子部４７とし
てのχ方向のサイズは１００μｍ近くになり、７０〜８
０μｍピッチの金バンプ４３の配列に対応できない。
【０００８】また、図６に示す従来例は、金属層４８上
にＩＴＯ４７を積層する方法であり、挟ピッチ化に対応
できるが、金属層４８が不透明なため、接続端子部４７
と金バンプ４３との接続部が不透明になり、接続端子部
４７と半導体素子４１の金バンプ４３との位置合わせの
際に不利となる。さらに、この方法は、例えば液晶ディ
スプレイなどのプロセスでは、金属層４８およびＩＴＯ
４７の積層順序が整合しないことも多く、金属層４８を
わざわざ別工程で形成しなければならないという問題も
あった。
にＩＴＯ４７を積層する方法であり、挟ピッチ化に対応
できるが、金属層４８が不透明なため、接続端子部４７
と金バンプ４３との接続部が不透明になり、接続端子部
４７と半導体素子４１の金バンプ４３との位置合わせの
際に不利となる。さらに、この方法は、例えば液晶ディ
スプレイなどのプロセスでは、金属層４８およびＩＴＯ
４７の積層順序が整合しないことも多く、金属層４８を
わざわざ別工程で形成しなければならないという問題も
あった。
【０００９】
【課題を解決するための手段】本発明に係る半導体素子
の実装方法は、このような従来技術の問題点に鑑みて成
されたものであり、その特徴とするところは、半導体素
子の入出力端子部に金バンプを設け、この金バンプ部を
被着基板上の電気配線に連続して形成される接続端子部
に当接させて前記半導体素子と前記被着基板を樹脂で固
着する半導体素子の実装方法において、前記被着基板上
の接続端子部を、酸化物導電材料で形成する共に、この
酸化物導電材料の周縁部に、隣接する一方の電気配線側
を除いて前記電気配線に連続する金属層の枠を設けた点
にある。
の実装方法は、このような従来技術の問題点に鑑みて成
されたものであり、その特徴とするところは、半導体素
子の入出力端子部に金バンプを設け、この金バンプ部を
被着基板上の電気配線に連続して形成される接続端子部
に当接させて前記半導体素子と前記被着基板を樹脂で固
着する半導体素子の実装方法において、前記被着基板上
の接続端子部を、酸化物導電材料で形成する共に、この
酸化物導電材料の周縁部に、隣接する一方の電気配線側
を除いて前記電気配線に連続する金属層の枠を設けた点
にある。
【００１０】
【作用】上記のように構成することにより、接続端子部
の配列方向のサイズが、金バンプとの接続部として５０
μｍ取っても７０μｍ以下にできるため、１００μｍ以
下のピッチで一列に配置された半導体素子の金バンプに
対応できる。したがって、接続端子部を形成する際のフ
ォトマスクの位置合わせ精度にも余裕が出る。また、金
バンプとの接続部はＩＴＯのみで、従来のように不透明
な金属層が存在しないことから、半導体素子の位置合わ
せも容易である。
の配列方向のサイズが、金バンプとの接続部として５０
μｍ取っても７０μｍ以下にできるため、１００μｍ以
下のピッチで一列に配置された半導体素子の金バンプに
対応できる。したがって、接続端子部を形成する際のフ
ォトマスクの位置合わせ精度にも余裕が出る。また、金
バンプとの接続部はＩＴＯのみで、従来のように不透明
な金属層が存在しないことから、半導体素子の位置合わ
せも容易である。
【００１１】
【実施例】以下、本発明の実施例を添付図面に基づき詳
細に説明する。図１は、本発明に係る半導体素子の実装
方法に係る接続端子部の第一の実施例を示す図であり、
１はガラスなどから成る被着基板、２は接続端子部、３
は絶縁層、４は電気配線、５は金属層の枠である。な
お、図１において、図（ａ）は図（ｂ）中のａ−ａ線断
面図、図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。
細に説明する。図１は、本発明に係る半導体素子の実装
方法に係る接続端子部の第一の実施例を示す図であり、
１はガラスなどから成る被着基板、２は接続端子部、３
は絶縁層、４は電気配線、５は金属層の枠である。な
お、図１において、図（ａ）は図（ｂ）中のａ−ａ線断
面図、図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。
【００１２】前記電気配線４の先端部には、ＩＴＯ（酸
化インジウム・錫）などから成る接続端子部２が矩形状
に形成されている。この接続端子部２の周辺部には、窒
化シリコンや酸化タンタルなどから成る絶縁層３が形成
されている。接続端子部２上の絶縁層３には、平面視し
たときにコの字状になるように切り溝３ａが形成されて
おり、この切り溝３ａ部分には、電気配線４を延長して
形成した金属層の枠５が、隣接する電気配線４ａ側を除
いて形成されている。このような、接続端子部２は、ま
ず被着基板１上に、ＩＴＯ２をスパッタリング法などで
成膜してパターニングし、次に絶縁膜３をＣＶＤ法やス
パッタリング法などで形成してパターニングし、最後に
金属層の枠５を蒸着法などで形成してパターニングする
ことにより形成される。
化インジウム・錫）などから成る接続端子部２が矩形状
に形成されている。この接続端子部２の周辺部には、窒
化シリコンや酸化タンタルなどから成る絶縁層３が形成
されている。接続端子部２上の絶縁層３には、平面視し
たときにコの字状になるように切り溝３ａが形成されて
おり、この切り溝３ａ部分には、電気配線４を延長して
形成した金属層の枠５が、隣接する電気配線４ａ側を除
いて形成されている。このような、接続端子部２は、ま
ず被着基板１上に、ＩＴＯ２をスパッタリング法などで
成膜してパターニングし、次に絶縁膜３をＣＶＤ法やス
パッタリング法などで形成してパターニングし、最後に
金属層の枠５を蒸着法などで形成してパターニングする
ことにより形成される。
【００１３】図２は、第二の実施例を示す図であり、被
着基板１上には、ＩＴＯ（酸化インジウム・錫）などか
ら成る接続端子部２が矩形状に形成されている。この接
続端子部２の周辺部には、平面視したときにコの字状に
なるように電気配線２を延長して形成した金属層の枠５
が、隣接する電気配線４ａ側を除いて形成されている。
この金属層の枠５上には、窒化シリコンや酸化タンタル
などから成る絶縁層３が形成されている。このような、
接続端子部２は、まず被着基板１上に、ＩＴＯ２をスパ
ッタリング法などで成膜してパターニングし、次に電気
配線４と金属層の枠５を蒸着法などで形成してパターニ
ングし、最後に絶縁膜３をＣＶＤ法やスパッタリング法
などで形成してパターニングすることにより形成され
る。なお、図２において、図（ａ）は図（ｂ）中のａ−
ａ線断面図、図（ｃ）は図（ｂ）中のｂ−ｂ線断面図で
ある。
着基板１上には、ＩＴＯ（酸化インジウム・錫）などか
ら成る接続端子部２が矩形状に形成されている。この接
続端子部２の周辺部には、平面視したときにコの字状に
なるように電気配線２を延長して形成した金属層の枠５
が、隣接する電気配線４ａ側を除いて形成されている。
この金属層の枠５上には、窒化シリコンや酸化タンタル
などから成る絶縁層３が形成されている。このような、
接続端子部２は、まず被着基板１上に、ＩＴＯ２をスパ
ッタリング法などで成膜してパターニングし、次に電気
配線４と金属層の枠５を蒸着法などで形成してパターニ
ングし、最後に絶縁膜３をＣＶＤ法やスパッタリング法
などで形成してパターニングすることにより形成され
る。なお、図２において、図（ａ）は図（ｂ）中のａ−
ａ線断面図、図（ｃ）は図（ｂ）中のｂ−ｂ線断面図で
ある。
【００１４】図３は、第三の実施例を示す図であり、被
着基板１上には、ＩＴＯ（酸化インジウム・錫）などか
ら成る接続端子部２が矩形状に形成されている。この接
続端子部２の周辺部には、例えばタンタル（Ｔａ）など
から成る金属層５ａが、平面視したときの形状がロの字
状になるように、形成されている。この金属層５ａ上に
は、窒化シリコンや酸化タンタルなどから成る絶縁層３
が形成されている。接続端子部２上の上記絶縁層３およ
び金属層５ａには、平面視したときにコの字状になるよ
うに切り溝３ａが形成されており、この切り溝部３ａ部
分には、電気配線４を延長して形成した金属層の枠５ｂ
が、隣接する電気配線２側を除いて形成されている。こ
の金属層の枠５ｂは、例えば硅化モリブデン（ＭｏＳ
ｉ）とアルミニウム（Ａｌ）の二層構造のものなどで形
成される。このような、接続端子部２は、まず被着基板
１上に、ＩＴＯ２をスパッタリング法などで成膜してパ
ターニングし、次に金属層５ａをスパッタリング法など
で形成して、ＩＴＯ２上の全面が残るようにパターニン
グし、次に絶縁膜３をＣＶＤ法やスパッタリング法など
で形成して、金属層５ａと同時にＣＦ4 とＯ2 を用いた
ケミカルドライエッチングなどでパターニングし、最後
に金属層の枠５ｂを蒸着法などで形成してパターニング
することにより形成される。このように、絶縁膜３と金
属層５ａを同時にエッチングすることにより、ＩＴＯ表
面が劣化して高抵抗化することが防止できる。なお、図
３において、図（ａ）は図（ｂ）中のａ−ａ線断面図、
図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。
着基板１上には、ＩＴＯ（酸化インジウム・錫）などか
ら成る接続端子部２が矩形状に形成されている。この接
続端子部２の周辺部には、例えばタンタル（Ｔａ）など
から成る金属層５ａが、平面視したときの形状がロの字
状になるように、形成されている。この金属層５ａ上に
は、窒化シリコンや酸化タンタルなどから成る絶縁層３
が形成されている。接続端子部２上の上記絶縁層３およ
び金属層５ａには、平面視したときにコの字状になるよ
うに切り溝３ａが形成されており、この切り溝部３ａ部
分には、電気配線４を延長して形成した金属層の枠５ｂ
が、隣接する電気配線２側を除いて形成されている。こ
の金属層の枠５ｂは、例えば硅化モリブデン（ＭｏＳ
ｉ）とアルミニウム（Ａｌ）の二層構造のものなどで形
成される。このような、接続端子部２は、まず被着基板
１上に、ＩＴＯ２をスパッタリング法などで成膜してパ
ターニングし、次に金属層５ａをスパッタリング法など
で形成して、ＩＴＯ２上の全面が残るようにパターニン
グし、次に絶縁膜３をＣＶＤ法やスパッタリング法など
で形成して、金属層５ａと同時にＣＦ4 とＯ2 を用いた
ケミカルドライエッチングなどでパターニングし、最後
に金属層の枠５ｂを蒸着法などで形成してパターニング
することにより形成される。このように、絶縁膜３と金
属層５ａを同時にエッチングすることにより、ＩＴＯ表
面が劣化して高抵抗化することが防止できる。なお、図
３において、図（ａ）は図（ｂ）中のａ−ａ線断面図、
図（ｃ）は図（ｂ）中のｂ−ｂ線断面図である。
【００１５】本発明の接続端子部２は、隣接する電気配
線４ａ側を除いて、金属層の枠５を設けることから、接
続端子部２の配列方向のサイズが、金バンプとの接続部
として５０μｍ取っても７０μｍ以下にできるため、１
００μｍ以下のピッチで一列に配置された半導体素子の
金バンプに対応でき、接続端子部２を形成する際のフォ
トマスクの位置合わせ精度にも余裕が出る。
線４ａ側を除いて、金属層の枠５を設けることから、接
続端子部２の配列方向のサイズが、金バンプとの接続部
として５０μｍ取っても７０μｍ以下にできるため、１
００μｍ以下のピッチで一列に配置された半導体素子の
金バンプに対応でき、接続端子部２を形成する際のフォ
トマスクの位置合わせ精度にも余裕が出る。
【００１６】上述のように形成された接続端子部２に、
半導体素子の入出力端子部に形成された金バンプを当接
し、この半導体素子と被着基板を、変性アクリレートな
どを主成分とする光硬化性絶縁樹脂などで固着する。
半導体素子の入出力端子部に形成された金バンプを当接
し、この半導体素子と被着基板を、変性アクリレートな
どを主成分とする光硬化性絶縁樹脂などで固着する。
【００１７】
【発明の効果】以上のように、本発明に係る半導体素子
の実装方法によれば、被着基板上の接続端子部を、酸化
物導電材料で形成する共に、この酸化物導電材料の周縁
部に、隣接する一方の電気配線側を除いて電気配線に連
続する金属層の枠を設けたことから、１００μｍ以下の
ピッチで一列に配置された半導体素子の金バンプに対応
でき、接続端子部を形成する際のフォトマスクの位置合
わせ精度にも余裕が出る。また、被着基板の接続端子部
はＩＴＯのみで形成され、従来のように下層導電層とし
て不透明な金属層が存在しないことから、接続端子部と
半導体素子との位置合わせも容易である。
の実装方法によれば、被着基板上の接続端子部を、酸化
物導電材料で形成する共に、この酸化物導電材料の周縁
部に、隣接する一方の電気配線側を除いて電気配線に連
続する金属層の枠を設けたことから、１００μｍ以下の
ピッチで一列に配置された半導体素子の金バンプに対応
でき、接続端子部を形成する際のフォトマスクの位置合
わせ精度にも余裕が出る。また、被着基板の接続端子部
はＩＴＯのみで形成され、従来のように下層導電層とし
て不透明な金属層が存在しないことから、接続端子部と
半導体素子との位置合わせも容易である。
【図１】本発明に係る半導体素子の実装方法い用いられ
る接続端子部の第一の実施例を示す図である。
る接続端子部の第一の実施例を示す図である。
【図２】本発明に係る半導体素子の実装方法に用いられ
る接続端子部の第二の実施例を示す図である。
る接続端子部の第二の実施例を示す図である。
【図３】本発明に係る半導体素子の実装方法に用いられ
る接続端子部の第三の実施例を示す図である。
る接続端子部の第三の実施例を示す図である。
【図４】従来の半導体素子の実装方法を示す断面図であ
る。
る。
【図５】従来の半導体素子の実装方法に用いられる接続
端子部を示す図である。
端子部を示す図である。
【図６】従来の半導体素子の実装方法に用いられる他の
接続端子部を示す図である。
接続端子部を示す図である。
１・・・被着基板、２・・・接続端子部、３・・・絶縁
膜、４・・・電気配線、５・・・金属層の枠。
膜、４・・・電気配線、５・・・金属層の枠。
Claims (1)
- 【請求項１】 半導体素子の入出力端子部に金バンプを
設け、この金バンプ部を被着基板上の電気配線に連続し
て形成される接続端子部に当接させて前記半導体素子と
前記被着基板を樹脂で固着する半導体素子の実装方法に
おいて、前記被着基板上の接続端子部を、酸化物導電材
料で形成する共に、この酸化物導電材料の周縁部に、隣
接する一方の電気配線側を除いて前記電気配線に連続す
る金属層の枠を設けたことを特徴とする半導体素子の実
装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259476A JP2984152B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259476A JP2984152B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112269A JPH06112269A (ja) | 1994-04-22 |
| JP2984152B2 true JP2984152B2 (ja) | 1999-11-29 |
Family
ID=17334612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259476A Expired - Fee Related JP2984152B2 (ja) | 1992-09-29 | 1992-09-29 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2984152B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104522105A (zh) * | 2014-12-09 | 2015-04-22 | 中国农业科学院农产品加工研究所 | 一种连续型食品熟制加工装置及其加工方法 |
-
1992
- 1992-09-29 JP JP4259476A patent/JP2984152B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06112269A (ja) | 1994-04-22 |
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