JP2976930B2 - 電界効果トランジスタの寄生ソース抵抗評価方法 - Google Patents
電界効果トランジスタの寄生ソース抵抗評価方法Info
- Publication number
- JP2976930B2 JP2976930B2 JP9143954A JP14395497A JP2976930B2 JP 2976930 B2 JP2976930 B2 JP 2976930B2 JP 9143954 A JP9143954 A JP 9143954A JP 14395497 A JP14395497 A JP 14395497A JP 2976930 B2 JP2976930 B2 JP 2976930B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- gate
- source resistance
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000003071 parasitic effect Effects 0.000 title claims description 21
- 230000005669 field effect Effects 0.000 title claims description 5
- 238000011156 evaluation Methods 0.000 title description 14
- 238000000034 method Methods 0.000 claims description 26
- 238000005259 measurement Methods 0.000 claims description 10
- 238000007796 conventional method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- NAWXUBYGYWOOIX-SFHVURJKSA-N (2s)-2-[[4-[2-(2,4-diaminoquinazolin-6-yl)ethyl]benzoyl]amino]-4-methylidenepentanedioic acid Chemical compound C1=CC2=NC(N)=NC(N)=C2C=C1CCC1=CC=C(C(=O)N[C@@H](CC(=C)C(O)=O)C(O)=O)C=C1 NAWXUBYGYWOOIX-SFHVURJKSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（以下ＦＥＴと称する）に関し、特にショットキー・
ゲ−トＦＥＴの寄生ソース抵抗の評価方法に関する。
タ（以下ＦＥＴと称する）に関し、特にショットキー・
ゲ−トＦＥＴの寄生ソース抵抗の評価方法に関する。
【０００２】
【従来の技術】従来、ＤＣ測定によってＧａＡｓＦＥＴ
のソース抵抗（Ｒｓ）およびドレイン抵抗（Ｒｄ）を求
める方法としては、簡便な方法としてEnd-resistance法
がある。この方法では、まずＦＥＴをコールドＦＥＴ状
態（ドレイン電圧Ｖｄ＝０Ｖ）とし、ゲートにＶｇ＞Ｖ
ｆなる順バイアス電圧Ｖｇを印加して、ゲート幅１ｍｍ
あたり２０ｍＡ程度のゲート電流Ｉｇを通電した状態に
する。次に、Ｉｇ一定の下でｄＶｇ／ｄＩｄを求めて、
Ｒｓ＝ｄＶｇ／ｄＩｄでソース抵抗Ｒｓの値を決定す
る。しかしこの方法では、Ｒｓ、Ｒｄの測定値にチャネ
ル抵抗の一部が含まれてしまうので正確な値が得られな
いという欠点があった。
のソース抵抗（Ｒｓ）およびドレイン抵抗（Ｒｄ）を求
める方法としては、簡便な方法としてEnd-resistance法
がある。この方法では、まずＦＥＴをコールドＦＥＴ状
態（ドレイン電圧Ｖｄ＝０Ｖ）とし、ゲートにＶｇ＞Ｖ
ｆなる順バイアス電圧Ｖｇを印加して、ゲート幅１ｍｍ
あたり２０ｍＡ程度のゲート電流Ｉｇを通電した状態に
する。次に、Ｉｇ一定の下でｄＶｇ／ｄＩｄを求めて、
Ｒｓ＝ｄＶｇ／ｄＩｄでソース抵抗Ｒｓの値を決定す
る。しかしこの方法では、Ｒｓ、Ｒｄの測定値にチャネ
ル抵抗の一部が含まれてしまうので正確な値が得られな
いという欠点があった。
【０００３】この欠点を改善しようとした方法として、
L.Yangと S.I.Long による改良End-resistance法があり
（文献［１］：L.Yang and S.I.Long, "New Method to
Measure the Source and Drain Resistance of the GaA
s MESFET," IEEE Electron Device Lett., vol.EDL-7,
pp.75-77, Feb. 1986.）、原理的にはチャネル抵抗の混
入をうまく避けてＲｓ、Ｒｄの測定を行うことができる
とされており、たとえばＨＰ社製自動パラメータ抽出プ
ログラムＩＣＣＡＰなどにも採用されている。
L.Yangと S.I.Long による改良End-resistance法があり
（文献［１］：L.Yang and S.I.Long, "New Method to
Measure the Source and Drain Resistance of the GaA
s MESFET," IEEE Electron Device Lett., vol.EDL-7,
pp.75-77, Feb. 1986.）、原理的にはチャネル抵抗の混
入をうまく避けてＲｓ、Ｒｄの測定を行うことができる
とされており、たとえばＨＰ社製自動パラメータ抽出プ
ログラムＩＣＣＡＰなどにも採用されている。
【０００４】この測定方法では、ドレイン電圧ＶｄをＦ
ＥＴのリニア領域（Ｖｄ＜０．２５Ｖ）に選び、ゲート
にＶｆ以下の順方向バイアスＶｇ（Ｖｄ＜Ｖｇ＜Ｖｆ）
を印加して小さなゲート電流Ｉｇを流し（このときドレ
イン電流Ｉｄに対して、Ｉｇ＜Ｉｄ／５０とする。）、
Ｉｇ一定の条件下で、互いに異なったドレイン電流（電
圧）Ｉｄ１（Ｖｄ１）、Ｉｄ２（Ｖｄ２）に対応したゲ
ート電圧Ｖｇ１、Ｖｇ２を測定する。この測定条件での
ＦＥＴの等価回路を図１で示すように、他の文献でもよ
く用いられている、ゲート直下からチャネルまでショッ
トキー・ダイオードを分布させたものでモデル化する。
ＥＴのリニア領域（Ｖｄ＜０．２５Ｖ）に選び、ゲート
にＶｆ以下の順方向バイアスＶｇ（Ｖｄ＜Ｖｇ＜Ｖｆ）
を印加して小さなゲート電流Ｉｇを流し（このときドレ
イン電流Ｉｄに対して、Ｉｇ＜Ｉｄ／５０とする。）、
Ｉｇ一定の条件下で、互いに異なったドレイン電流（電
圧）Ｉｄ１（Ｖｄ１）、Ｉｄ２（Ｖｄ２）に対応したゲ
ート電圧Ｖｇ１、Ｖｇ２を測定する。この測定条件での
ＦＥＴの等価回路を図１で示すように、他の文献でもよ
く用いられている、ゲート直下からチャネルまでショッ
トキー・ダイオードを分布させたものでモデル化する。
【０００５】位置ｘにおけるチャネル電位Ｖ（ｘ）は、
【数１】 V(x)＝Vs＋(Vd'/Lg)x （１） で表される。ここでＶｄ’はチャネルを横切ったときの
電位差、Ｌｇはゲート長である。順方向バイアス時での
ゲート電流密度は、ダイオード特性から、
電位差、Ｌｇはゲート長である。順方向バイアス時での
ゲート電流密度は、ダイオード特性から、
【数２】 J(x)＝Js{exp[(Vg'-V(x))/(nVt)]-1} （２） と表せる。ここで、Ｖｇ’はＲｇの寄与を差し引いたゲ
ート電圧でＶｇ’＝Ｖｇ−ＲｇＩｇ、ＶｔはＶｔ＝ｋＴ
／ｑ（常温Ｔ＝３００Ｋの時、Ｖｔ＝２．５９＊１０-2
（Ｖ））である。Ｊｓはゲート飽和電流密度と呼ばれ
る。
ート電圧でＶｇ’＝Ｖｇ−ＲｇＩｇ、ＶｔはＶｔ＝ｋＴ
／ｑ（常温Ｔ＝３００Ｋの時、Ｖｔ＝２．５９＊１０-2
（Ｖ））である。Ｊｓはゲート飽和電流密度と呼ばれ
る。
【０００６】ゲート電流Ｉｇは（２）式をｘで積分する
ことによって得られる（Ｗはゲート幅）。ここで、Ｖｓ
はソース抵抗Ｒｓによる電位差である。
ことによって得られる（Ｗはゲート幅）。ここで、Ｖｓ
はソース抵抗Ｒｓによる電位差である。
【０００７】
【数３】 ここで、
【０００８】
【数４】 ただし、
【数５】 ｕ＝Vd'/(nVt) 〜｛Vd-(Rs+Rd)Id}/(nVt) （５） である。
【０００９】ゲート電流Ｉｇは次のようにも表せる。
【００１０】
【数６】 Ig＝WLgJs{exp[(Vg'-Vs+nVt*1n(F))/(nVt)]-1} （６） 従ってゲート電流Ｉｇが一定の下で、ドレイン電流をＩ
ｄ１、Ｉｄ２と変化させたときに対応するゲート電圧Ｖ
ｇ１、Ｖｇ２は、以下の関係を満たす。
ｄ１、Ｉｄ２と変化させたときに対応するゲート電圧Ｖ
ｇ１、Ｖｇ２は、以下の関係を満たす。
【００１１】
【数７】 Vg1-RgIg-Rs(Id1+Ig)+nVt*1n(F1) ＝Vg2-RgIg-Rs(Id2+Ig)+nVt*1n(F2) （７） ここでＩｇ＜Ｉｄ／５０ゆえ、よい近似で、
【数８】 Vg1-RsId1+nVt*1n(F1) ＝Vg2-RsId2+nVt*1n(F2) （８） が成り立つ。チャネル抵抗の寄与は（８）式のＦで考慮
されており、ソース抵抗Ｒｓは、原理的にはこの式の中
に含まれるＲｓについて解くことによって決定される。
されており、ソース抵抗Ｒｓは、原理的にはこの式の中
に含まれるＲｓについて解くことによって決定される。
【００１２】ヤング＆ロングの論文に記載されている従
来の評価方法は近似的な手法を用いており、ソース抵抗
を求める際にドレイン抵抗を（ドレイン抵抗を求める際
にはソース抵抗を）無視できる条件で測定する必要があ
る。ｎ値が１．１程度の比較的小さな値を示すＦＥＴで
は、ドレイン電圧ＶｄをＦＥＴのリニア領域の範囲内
（Ｖｄ＜０．２５Ｖ）でＶｄ’＝Ｖｄ−（Ｒｓ＋Ｒｄ）
Ｉｄ＞７＊ｎＶｔ（ｎ＝１．１のとき７ｎＶｔ〜０．１
９９Ｖ）を満たすように選ぶことができる場合がある。
このとき、よい近似でｅｘｐ（−ｕ）＜＜１であるか
ら、
来の評価方法は近似的な手法を用いており、ソース抵抗
を求める際にドレイン抵抗を（ドレイン抵抗を求める際
にはソース抵抗を）無視できる条件で測定する必要があ
る。ｎ値が１．１程度の比較的小さな値を示すＦＥＴで
は、ドレイン電圧ＶｄをＦＥＴのリニア領域の範囲内
（Ｖｄ＜０．２５Ｖ）でＶｄ’＝Ｖｄ−（Ｒｓ＋Ｒｄ）
Ｉｄ＞７＊ｎＶｔ（ｎ＝１．１のとき７ｎＶｔ〜０．１
９９Ｖ）を満たすように選ぶことができる場合がある。
このとき、よい近似でｅｘｐ（−ｕ）＜＜１であるか
ら、
【数９】 1n(F2)-1n(F1) ＝ 1n(F2/F1) ＝1n｛(u1/u2)*[1-exp(-u2)]/[1-exp(-u1)]} 〜 -1n(Vd2'/Vd1') 〜 -1n(Id2/Id1) （９） が成立するため、従来の方法ではＲｓを
【数１０】 Rs＝(Vg2-Vg1-nVt*1n(Id2/Id1)) / (Id2-Id1) （１０） として求めていた（文献［１］参考）。
【００１３】
【発明が解決しようとする課題】上述した従来の寄生ソ
ース抵抗の評価方法は、改良された方法であっても式
（１０）によるＲｓの算出の際には、ｌｏｇ（Ｉｇ）対
Ｖｇのプロットなどから求めたｎｋＴ／ｑ値（ｎ：理想
因子、ｋ：ボルツマン係数、Ｔ：接合の環境温度、ｑ：
単一電子の電荷量）が必要なので、しばしば測定値に誤
差がともなうという欠点がある。
ース抵抗の評価方法は、改良された方法であっても式
（１０）によるＲｓの算出の際には、ｌｏｇ（Ｉｇ）対
Ｖｇのプロットなどから求めたｎｋＴ／ｑ値（ｎ：理想
因子、ｋ：ボルツマン係数、Ｔ：接合の環境温度、ｑ：
単一電子の電荷量）が必要なので、しばしば測定値に誤
差がともなうという欠点がある。
【００１４】本発明の目的は、誤差を生ずることのない
ショットキー・ゲートＦＥＴの寄生ソース抵抗評価方法
を提供することである。
ショットキー・ゲートＦＥＴの寄生ソース抵抗評価方法
を提供することである。
【００１５】
【課題を解決するための手段】そこで３点測定を適用し
てより正確にショットキー・ゲートＦＥＴの寄生ソース
抵抗Ｒｓを求めることを考える。ドレイン電流をＩｄ
１、Ｉｄ２＝βＩｄ１、Ｉｄ３＝βＩｄ２（ただしβは
定数）と変化させたときに、対応するゲート電圧Ｖｇ
１、Ｖｇ２、Ｖｇ３を測定する（図１参考）。このとき
てより正確にショットキー・ゲートＦＥＴの寄生ソース
抵抗Ｒｓを求めることを考える。ドレイン電流をＩｄ
１、Ｉｄ２＝βＩｄ１、Ｉｄ３＝βＩｄ２（ただしβは
定数）と変化させたときに、対応するゲート電圧Ｖｇ
１、Ｖｇ２、Ｖｇ３を測定する（図１参考）。このとき
【数１１】 1n(Id3/Id2) ＝1n(Id2/Id1) （１１） であるから、（１０）式からｎ＊Ｖｔを消去することが
できて、Ｒｓは
できて、Ｒｓは
【数１２】 Rs＝(Vg1+Vg3-2*Vg2)/(Id1+Id3-2*Id2) （１２） で決定することができる。
【００１６】本発明のショットキー・ゲートＦＥＴの寄
生ソース抵抗評価方法は、ドレイン・バイアス電圧Ｖｄ
を選んで前記ＦＥＴをリニア領域にする手順と、Ｖｆを
ゲートの順方向ブレークダウン電圧として、ゲートにＶ
ｄ＜Ｖｇ＜Ｖｆとなる順方向バイアス電圧Ｖｇを印加
し、Ｉｄをドレイン電流として、Ｉｇ＜Ｉｄ／５０であ
るゲート電流Ｉｇが一定の下で、βを一定の値をもつ係
数として、ドレイン電流をＩｄ１、βＩｄ１の値に等し
いＩｄ２、続いてβＩｄ２の値に等しいＩｄ３と変化さ
せて、これらドレイン電流にそれぞれ対応する順方向バ
イアス電圧Ｖｇ１、Ｖｇ２およびＶｇ３を測定する手順
と、前記測定手順により測定された順方向バイアス電圧
の値により、寄生ソース抵抗Ｒｓを、 Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊Ｖｇ２）／（Ｉｄ１＋Ｉ
ｄ３＋２＊Ｉｄ２） で算出する手順とを有する。
生ソース抵抗評価方法は、ドレイン・バイアス電圧Ｖｄ
を選んで前記ＦＥＴをリニア領域にする手順と、Ｖｆを
ゲートの順方向ブレークダウン電圧として、ゲートにＶ
ｄ＜Ｖｇ＜Ｖｆとなる順方向バイアス電圧Ｖｇを印加
し、Ｉｄをドレイン電流として、Ｉｇ＜Ｉｄ／５０であ
るゲート電流Ｉｇが一定の下で、βを一定の値をもつ係
数として、ドレイン電流をＩｄ１、βＩｄ１の値に等し
いＩｄ２、続いてβＩｄ２の値に等しいＩｄ３と変化さ
せて、これらドレイン電流にそれぞれ対応する順方向バ
イアス電圧Ｖｇ１、Ｖｇ２およびＶｇ３を測定する手順
と、前記測定手順により測定された順方向バイアス電圧
の値により、寄生ソース抵抗Ｒｓを、 Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊Ｖｇ２）／（Ｉｄ１＋Ｉ
ｄ３＋２＊Ｉｄ２） で算出する手順とを有する。
【００１７】また、前記係数が１．１から１．２の間の
値であってもよい。
値であってもよい。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１は本発明のショットキー・ゲートＦＥ
Ｔの寄生ソース抵抗評価方法の一実施形態のフローチャ
ート、図２は図１の評価方法に使用される測定回路図で
ある。
Ｔの寄生ソース抵抗評価方法の一実施形態のフローチャ
ート、図２は図１の評価方法に使用される測定回路図で
ある。
【００２０】この実施形態のショットキー・ゲートＦＥ
Ｔの寄生ソース抵抗評価方法は図２の測定回路により、
以下に述べる手順に従ってショットキー・ゲートＦＥＴ
の寄生ソース抵抗Ｒｓを算出する。
Ｔの寄生ソース抵抗評価方法は図２の測定回路により、
以下に述べる手順に従ってショットキー・ゲートＦＥＴ
の寄生ソース抵抗Ｒｓを算出する。
【００２１】図１のフローチャートに示すように、先
ず、図２の電圧源２１によってドレイン・バイアス電圧
Ｖｄを適当な値に選んで等価回路が図示されているショ
ットキー・ゲートＦＥＴをリニア領域にする（ステップ
１）。
ず、図２の電圧源２１によってドレイン・バイアス電圧
Ｖｄを適当な値に選んで等価回路が図示されているショ
ットキー・ゲートＦＥＴをリニア領域にする（ステップ
１）。
【００２２】次に、ゲート２２にＶｄ＜Ｖｇ＜Ｖｆ（Ｖ
ｆ：ゲートの順方向ブレークダウン電圧）なる順方向バ
イアス電圧Ｖｇを印加し、電流源２３の指示によりゲー
ト電流Ｉｇ（＜Ｉｄ／５０ ただしＩｄ：ドレイン電
流）が一定である条件下において、ドレイン電流をＩｄ
１、Ｉｄ２（＝βＩｄ１）、Ｉｄ３（＝βＩｄ２）と変
化させて、対応する順方向バイアス電圧Ｖｇ１、Ｖｇ
２、Ｖｇ３を測定する。ここでβは係数で１．１から
１．２の値とする（ステップ２）。
ｆ：ゲートの順方向ブレークダウン電圧）なる順方向バ
イアス電圧Ｖｇを印加し、電流源２３の指示によりゲー
ト電流Ｉｇ（＜Ｉｄ／５０ ただしＩｄ：ドレイン電
流）が一定である条件下において、ドレイン電流をＩｄ
１、Ｉｄ２（＝βＩｄ１）、Ｉｄ３（＝βＩｄ２）と変
化させて、対応する順方向バイアス電圧Ｖｇ１、Ｖｇ
２、Ｖｇ３を測定する。ここでβは係数で１．１から
１．２の値とする（ステップ２）。
【００２３】最後に、ステップ２で測定した値によっ
て、寄生ソース抵抗Ｒｓを Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊２Ｖｇ２）／（Ｉｄ１＋
Ｉｄ３＋２＊２Ｉｄ２） で算出する。
て、寄生ソース抵抗Ｒｓを Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊２Ｖｇ２）／（Ｉｄ１＋
Ｉｄ３＋２＊２Ｉｄ２） で算出する。
【００２４】この実施形態の寄生ソース抵抗評価方法で
は寄生ソース抵抗Ｒｓの算出のためにｎＶｔ値の評価が
不要なので評価手順が大幅に簡略化され、ｎＶｔ値（＝
ｎｋＴ／ｑ）を求めるためのｌｏｇ（Ｉｇ）対Ｖｇのプ
ロットが不要になるので、測定値に誤差をともなうこと
がない。また、半導体パラメータ・アナライザを用いた
Ｒ3 の測定に応用して測定手順がより簡単になるという
メリットがある。図３は、図１の評価方法の一実施例に
より測定されたソース抵抗Ｒｓの評価値のグラフであ
る。
は寄生ソース抵抗Ｒｓの算出のためにｎＶｔ値の評価が
不要なので評価手順が大幅に簡略化され、ｎＶｔ値（＝
ｎｋＴ／ｑ）を求めるためのｌｏｇ（Ｉｇ）対Ｖｇのプ
ロットが不要になるので、測定値に誤差をともなうこと
がない。また、半導体パラメータ・アナライザを用いた
Ｒ3 の測定に応用して測定手順がより簡単になるという
メリットがある。図３は、図１の評価方法の一実施例に
より測定されたソース抵抗Ｒｓの評価値のグラフであ
る。
【００２５】本実施例の評価方法では、ゲート長Ｌｇ＝
１μｍ、ゲート幅Ｗｇ＝５０μｍ＊２フィンガー、ゲー
ト長Ｌｇ＝１μｍ、ゲート幅Ｗｇ＝１００μｍ＊２フィ
ンガーおよびゲート長Ｌｇ＝１μｍ、ゲート幅Ｗｇ＝２
００μｍ＊２フィンガーの３種類のＧａＡｓＭＥＳＦＥ
Ｔについて寄生ソース抵抗Ｒｓの測定を行った。測定装
置にはＨＰ社製半導体汎用パラメータ・アナライザＨＰ
４１５５Ａが用いられた。
１μｍ、ゲート幅Ｗｇ＝５０μｍ＊２フィンガー、ゲー
ト長Ｌｇ＝１μｍ、ゲート幅Ｗｇ＝１００μｍ＊２フィ
ンガーおよびゲート長Ｌｇ＝１μｍ、ゲート幅Ｗｇ＝２
００μｍ＊２フィンガーの３種類のＧａＡｓＭＥＳＦＥ
Ｔについて寄生ソース抵抗Ｒｓの測定を行った。測定装
置にはＨＰ社製半導体汎用パラメータ・アナライザＨＰ
４１５５Ａが用いられた。
【００２６】先ず、ドレイン・バイアス電圧ＶｄをＶｄ
＝０．２１Ｖに選んでＦＥＴをリニア領域にした。
＝０．２１Ｖに選んでＦＥＴをリニア領域にした。
【００２７】次に、ゲートにＶｄ＜Ｖｇ＜Ｖｆなる順方
向バイアス電圧Ｖｇ（０．４６Ｖ程度）を印加し、ゲー
ト電流Ｉｇ（＜Ｉｄ／５０ ただしＩｄ：ドレイン電
流）が１００ｎＡ一定の下で、β＝１．１として、ドレ
イン電流を Ｉｄ１＝５．０ｍＡ Ｉｄ２＝βＩｄ１＝１．１×５．０ｍＡ＝５．５ｍＡ Ｉｄ３＝βＩｄ２＝１．１×５．５ｍＡ＝６．０５ｍＡ と変化させて、対応するＶｇ１、Ｖｇ２、Ｖｇ３をそれ
ぞれ測定した。
向バイアス電圧Ｖｇ（０．４６Ｖ程度）を印加し、ゲー
ト電流Ｉｇ（＜Ｉｄ／５０ ただしＩｄ：ドレイン電
流）が１００ｎＡ一定の下で、β＝１．１として、ドレ
イン電流を Ｉｄ１＝５．０ｍＡ Ｉｄ２＝βＩｄ１＝１．１×５．０ｍＡ＝５．５ｍＡ Ｉｄ３＝βＩｄ２＝１．１×５．５ｍＡ＝６．０５ｍＡ と変化させて、対応するＶｇ１、Ｖｇ２、Ｖｇ３をそれ
ぞれ測定した。
【００２８】最後に、寄生ソース抵抗値Ｒｓを Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊Ｖｇ２）／（Ｉｄ１＋Ｉ
ｄ３＋２＊Ｉｄ２） で算出した。
ｄ３＋２＊Ｉｄ２） で算出した。
【００２９】図３は算出されたＲｓ値をゲート幅Ｗｇの
逆数１／Ｗｇに対してプロットしたものである。
逆数１／Ｗｇに対してプロットしたものである。
【００３０】評価の対象とされたサンプルでは、ソース
パッドの面積はゲート幅Ｗｇに正確に比例しているの
で、Ｒｓ値の１／Ｗｇに対するプロットは、理想的には
原点を通る右上がりの直線に乗る筈である。図３におい
て、白丸は従来方法の式（１０）によるＲｓの算出値で
あり、黒丸は本実施例の方法によるＲｓの算出値であ
る。従来方法による算出値は上述した右上がりの直線か
ら外れているが、本実施例の算出値はその直線上に乗っ
ており、本発明の方法により正確に寄生ソース抵抗Ｒｓ
が測定されたことがわかる。
パッドの面積はゲート幅Ｗｇに正確に比例しているの
で、Ｒｓ値の１／Ｗｇに対するプロットは、理想的には
原点を通る右上がりの直線に乗る筈である。図３におい
て、白丸は従来方法の式（１０）によるＲｓの算出値で
あり、黒丸は本実施例の方法によるＲｓの算出値であ
る。従来方法による算出値は上述した右上がりの直線か
ら外れているが、本実施例の算出値はその直線上に乗っ
ており、本発明の方法により正確に寄生ソース抵抗Ｒｓ
が測定されたことがわかる。
【００３１】
【発明の効果】以上説明したように本発明は、ドレイン
電流の変化に対応する３点の順方向バイアス電圧を測定
し、寄生ソース抵抗Ｒｓをドレイン電流値と順方向バイ
アス電圧値のみによる式で算出することにより、Ｒｓの
算出のためにｎＶｔ値の評価が不要なので、ｌｏｇ（Ｉ
ｇ）対Ｖｇのプロットなどにより値を算出する必要がな
くなり、評価手順が大幅に簡略化され、かつそれに伴な
う誤差が発生するおそれがなくなり正確な寄生ソース抵
抗の評価ができるという効果がある。
電流の変化に対応する３点の順方向バイアス電圧を測定
し、寄生ソース抵抗Ｒｓをドレイン電流値と順方向バイ
アス電圧値のみによる式で算出することにより、Ｒｓの
算出のためにｎＶｔ値の評価が不要なので、ｌｏｇ（Ｉ
ｇ）対Ｖｇのプロットなどにより値を算出する必要がな
くなり、評価手順が大幅に簡略化され、かつそれに伴な
う誤差が発生するおそれがなくなり正確な寄生ソース抵
抗の評価ができるという効果がある。
【図１】本発明のショットキー・ゲートＦＥＴの寄生ソ
ース抵抗評価方法の一実施形態のフローチャートであ
る。
ース抵抗評価方法の一実施形態のフローチャートであ
る。
【図２】図１の評価方法に使用される測定回路図であ
る。
る。
【図３】図１の評価方法の一実施例により評価された寄
生ソース抵抗Ｒｓのグラフである。
生ソース抵抗Ｒｓのグラフである。
１、２、３ ステップ ２１ 電圧源 ２２ ゲート ２３ 電流源
Claims (2)
- 【請求項１】 ショットキー・ゲート電界効果トランジ
スタのソース抵抗評価方法において、 ドレイン・バイアス電圧Ｖｄを選んで前記ショットキー
・ゲート電界効果トランジスタをリニア領域にする手順
と、 Ｖｆをゲートの順方向ブレークダウン電圧として、ゲー
トにＶｄ＜Ｖｇ＜Ｖｆとなる順方向バイアス電圧Ｖｇを
印加し、Ｉｄをドレイン電流として、Ｉｇ＜Ｉｄ／５０
であるゲート電流Ｉｇが一定の下で、βを一定の値をも
つ係数として、ドレイン電流をＩｄ１、βＩｄ１の値に
等しいＩｄ２、続いてβＩｄ２の値に等しいＩｄ３と変
化させて、これらドレイン電流にそれぞれ対応する順方
向バイアス電圧Ｖｇ１、Ｖｇ２およびＶｇ３を測定する
手順と、 前記測定手順により測定された順方向バイアス電圧の値
により、寄生ソース抵抗Ｒｓを、 Ｒｓ＝（Ｖｇ１＋Ｖｇ３＋２＊Ｖｇ２）／（Ｉｄ１＋Ｉ
ｄ３＋２＊Ｉｄ２） で算出する手順とを有することを特徴とするショットキ
ー・ゲート電界効果トランジスタの寄生ソース抵抗評価
方法。 - 【請求項２】 前記係数が１．１から１．２の間の値で
ある請求項１記載のショットキー・ゲート電界効果トラ
ンジスタの寄生ソース抵抗評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143954A JP2976930B2 (ja) | 1997-06-02 | 1997-06-02 | 電界効果トランジスタの寄生ソース抵抗評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9143954A JP2976930B2 (ja) | 1997-06-02 | 1997-06-02 | 電界効果トランジスタの寄生ソース抵抗評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10332775A JPH10332775A (ja) | 1998-12-18 |
| JP2976930B2 true JP2976930B2 (ja) | 1999-11-10 |
Family
ID=15350922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9143954A Expired - Lifetime JP2976930B2 (ja) | 1997-06-02 | 1997-06-02 | 電界効果トランジスタの寄生ソース抵抗評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2976930B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7859288B2 (en) | 2008-09-12 | 2010-12-28 | Advantest Corporation | Test apparatus and test method for testing a device based on quiescent current |
-
1997
- 1997-06-02 JP JP9143954A patent/JP2976930B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10332775A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5615377A (en) | Method of simulating hot carrier deterioration of a P-MOS transistor | |
| Holmstrom et al. | A gate probe method of determining parasitic resistance in MESFET's | |
| JP2000049339A (ja) | Ｍｉｓｆｅｔのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体及びデバイスモデル | |
| KR100413214B1 (ko) | Ｆｅｔ 등가 회로 모델 파라미터를 유니크하게 결정하기위한 방법 | |
| Zhu et al. | Static and dynamic TSEPs of SiC and GaN transistors | |
| JP2007225505A (ja) | トランジスタのチャネル温度、熱抵抗測定装置およびその測定方法 | |
| JP2976930B2 (ja) | 電界効果トランジスタの寄生ソース抵抗評価方法 | |
| US6407573B1 (en) | Device for evaluating characteristic of insulated gate transistor | |
| JPH05203698A (ja) | Ｍｅｓｆｅｔの熱抵抗測定方法 | |
| CN112560381B (zh) | 氮化镓基高电子迁移率晶体管仿真方法、装置及存储介质 | |
| JP2699844B2 (ja) | Ｍ０ｓｆｅｔのデバイスモデルとパラメータ抽出方法 | |
| JP2976927B2 (ja) | Ｆｅｔの寄生抵抗の評価方法 | |
| US20010002707A1 (en) | Apparatus and method for simulating MOSFET | |
| JP3139418B2 (ja) | Ｆｅｔの寄生抵抗の算出方法 | |
| JP3117878B2 (ja) | 電界効果トランジスタの特性測定方法 | |
| JP4748552B2 (ja) | Ｍｉｓｆｅｔのオーバラップ長抽出方法、抽出装置及び抽出プログラムを収納した記録媒体 | |
| JP2999211B2 (ja) | 回路シミュレータ | |
| JPH07202219A (ja) | Ｆｅｔの直列抵抗演算方法 | |
| JPH0836020A (ja) | Ｍｏｓｆｅｔの特性評価方法及び特性評価装置 | |
| JPH05196687A (ja) | 波形解析方法 | |
| Blaum et al. | A simple physical extraction method for R/sub D/-R/sub S/of asymmetric MOSFETs | |
| US6800496B1 (en) | Characterization methodology for the thin gate oxide device | |
| JP2738992B2 (ja) | 電界効果トランジスタの熱抵抗検出方法 | |
| JP3204298B2 (ja) | Ｍｏｓｆｅｔデバイスのゲート長測定方法および測定装置 | |
| JP2976928B2 (ja) | 電界効果トランジスタの評価方法 |