JP2970858B2 - Method for manufacturing semiconductor integrated circuit device - Google Patents
Method for manufacturing semiconductor integrated circuit deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、同一基
板上に容量素子とMISFET(Metal Insulator Semicon
ductor Field Effect Transistor)とを有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention [relates] relates to a semiconductor integrated circuit device, in particular, the capacitor and the MISFET on the same substrate (M etal I nsulator S emicon
when applied to a semiconductor integrated circuit device having a ductor F ield E ffect T ransistor) and a technique effective.
同一基板上にアナログ回路とデジタル回路とを有する
半導体集積回路装置が知られている。この種の半導体集
積回路装置は、アナログ処理を行うA/D変換器に容量素
子と抵抗素子とを有し、アナログ処理及びデジタル処理
を行うMOSFET(Metal Oxide Semiconductor Field
Effect Transistor)」を有する。2. Description of the Related Art A semiconductor integrated circuit device having an analog circuit and a digital circuit on the same substrate is known. This kind of semiconductor integrated circuit device, and a capacitive element and a resistive element to the A / D converter that performs analog processing, MOSFET that performs analog processing and digital processing (M etal O xide S emiconductor F ield
E ffect T ransistor) with a ".
前記A/D変換器を構成する容量素子は、主に、絶縁膜
(例えばフィールド絶縁膜)上に第1電極、誘電体膜、
第2電極の夫々を順次積層した積層構造で構成されてい
る。積層構造で構成される容量素子は、pn接合、MOS容
量の夫々に比べて、電圧依存性が小さく、高精度のアナ
ログ処理に適している。この積層構造で構成される容量
素子の誘電体膜としては、例えば、アイ・イー・ディー
・エム88、第782頁乃至第785頁(IEDM88、pp・782〜78
5)に記載されているように、酸化珪素膜で形成した単
層構造、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層した3層構造、窒化珪素膜上に酸化珪素膜を積
層した2層構造のいずれかで構成されている。The capacitive element that constitutes the A / D converter mainly includes a first electrode, a dielectric film, and an insulating film (eg, a field insulating film).
Each of the second electrodes has a laminated structure in which the second electrodes are sequentially laminated. A capacitance element having a laminated structure has smaller voltage dependency than a pn junction and a MOS capacitor, and is suitable for high-accuracy analog processing. Examples of the dielectric film of the capacitive element having the laminated structure include, for example, IED 88, pages 782 to 785 (IEDM88, pp. 782 to 78).
As described in 5), a single-layer structure formed of a silicon oxide film, a three-layer structure in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are sequentially stacked, and a silicon oxide film formed on a silicon nitride film It is composed of one of two laminated layers.
前記容量素子の誘電体膜を単層構造で構成する場合、
半導体集積回路装置は、第7A図乃至第7C図(各製造工程
毎に示す要部断面図)に示す第1の製造方法により形成
される。When the dielectric film of the capacitive element has a single-layer structure,
The semiconductor integrated circuit device is formed by a first manufacturing method shown in FIGS. 7A to 7C (a cross-sectional view of a main part in each manufacturing process).
まず、単結晶珪素からなるp-型半導体基板1の主面の
第1領域(容量素子形成領域)にn型ウエル領域2、p-
型半導体基板1の主面の第1領域と異なる第2領域(MO
SFET形成領域)にp型ウエル領域3の夫々を形成する。
この後、選択酸化法を使用し、第1領域のn型ウエル領
域2の主面上の全域及び第2領域のp型ウエル領域3の
主面上の非活性領域にフィールド絶縁膜(素子分離絶縁
膜)4を形成すると共に、第2領域のp型ウエル領域3
の主面部において、フィールド絶縁膜4下にp+型半導体
領域(チャネルストッパ領域)5を形成する。この後、
熱酸化法を使用し、p型ウエル領域3の活性領域の主面
上に酸化珪素膜で形成される絶縁膜6を形成する。First, it made of single-crystal silicon p - type first region of a semiconductor substrate 1 of the main surface (capacitor region) in n-type well region 2, p -
Region (MO) different from the first region of the main surface of the semiconductor substrate 1
Each of the p-type well regions 3 is formed in the (SFET formation region).
Thereafter, using a selective oxidation method, a field insulating film (element isolation) is formed in the entire region on the main surface of the n-type well region 2 in the first region and in the inactive region on the main surface of the p-type well region 3 in the second region. An insulating film) 4 and a p-type well region 3 of a second region.
A p + type semiconductor region (channel stopper region) 5 is formed under the field insulating film 4 in the main surface portion of FIG. After this,
An insulating film 6 made of a silicon oxide film is formed on the main surface of the active region of the p-type well region 3 by using a thermal oxidation method.
次に、前記フィールド絶縁膜4上及び絶縁膜6上を含
む基板全面に多結晶珪素膜をCVD法で堆積する。多結晶
珪素膜には、抵抗値を低減する不純物がその堆積中又は
堆積後に導入される。この後、所定のマスクパターンを
有するフォトレジスト膜をエッチングマスクとして使用
し、前記多結晶珪素膜をパターニングして、第7A図に示
すように、第1領域のフィールド絶縁膜4上に容量素子
の第1電極C1を形成する。Next, a polycrystalline silicon film is deposited on the entire surface of the substrate including the field insulating film 4 and the insulating film 6 by a CVD method. Impurities for reducing the resistance value are introduced into the polycrystalline silicon film during or after the deposition. Thereafter, using a photoresist film having a predetermined mask pattern as an etching mask, the polycrystalline silicon film is patterned to form a capacitive element on the field insulating film 4 in the first region as shown in FIG. 7A. The first electrode C1 is formed.
次に、基板全面にエッチングを施し、第2領域上の絶
縁膜6を除去し、この第2領域のp型ウエル領域3の表
面を露出する。エッチングは多結晶珪素膜に対して酸化
珪素膜のエッチング速度が速いエッチングで行う。この
後、熱酸化法を使用し、第1領域の第1電極C1上に酸化
珪素膜で形成された誘電体膜C2、第2領域のp型ウエル
領域3の活性領域上に酸化珪素膜で形成されたゲート絶
縁膜14の夫々を同時に形成する。第1電極C1(多結晶珪
素)に熱酸化法で形成される酸化珪素膜は、p型ウエル
領域3(単結晶珪素)に熱酸化法で形成される酸化珪素
膜と比べて、リーク電流量が大きく、絶縁耐圧が低い
等、電気的特性が悪いので、熱酸化法は、約1000〜1100
℃程度の高温度で行われ、第1電極C1上に形成される誘
電体膜C2の膜質を高めている。この後、第7B図に示すよ
うに、第2領域のp型ウエル領域3の活性領域の主面部
にMOSFETのしきい値電圧(Vth)を調整(制御)するp
型不純物12(例えばボロン(B))を導入する。(B)
はイオン打込み法を使用し、第2領域上のゲート絶縁膜
14を通してp型ウエル領域3の主面部に導入される。こ
のp型不純物12は、前述の高温の熱酸化工程で拡散さ
れ、不純物プロファイルがブロードになることを防止す
るため、この熱酸化工程後、つまり、ゲート絶縁膜14の
形成後に導入される。Next, the entire surface of the substrate is etched to remove the insulating film 6 on the second region, exposing the surface of the p-type well region 3 in the second region. The etching is performed by etching at a higher etching rate of the silicon oxide film than the polycrystalline silicon film. Thereafter, using a thermal oxidation method, a dielectric film C2 formed of a silicon oxide film on the first electrode C1 in the first region and a silicon oxide film on the active region of the p-type well region 3 in the second region. Each of the formed gate insulating films 14 is simultaneously formed. The silicon oxide film formed on the first electrode C1 (polycrystalline silicon) by the thermal oxidation method has a smaller leakage current than the silicon oxide film formed on the p-type well region 3 (single crystal silicon) by the thermal oxidation method. The thermal oxidation method is about 1000 to 1100
This is performed at a high temperature of about ° C. to improve the quality of the dielectric film C2 formed on the first electrode C1. Thereafter, as shown in FIG. 7B, the threshold voltage (Vth) of the MOSFET is adjusted (controlled) on the main surface of the active region of the p-type well region 3 of the second region.
A type impurity 12 (for example, boron (B)) is introduced. (B)
Is a gate insulating film on the second region using an ion implantation method.
Through 14, it is introduced into the main surface of the p-type well region 3. This p-type impurity 12 is diffused in the above-described high-temperature thermal oxidation step, and is introduced after this thermal oxidation step, that is, after the gate insulating film 14 is formed, in order to prevent the impurity profile from becoming broad.
次に、前記誘電体膜C2上及びゲート絶縁膜14上を含む
基板全面に例えば多結晶珪素膜をCVD法で堆積する。多
結晶珪素膜には、抵抗値を低減する不純物がその堆積中
又は堆積後に導入される。この後、多結晶珪素膜にパタ
ーニングを施し、前記誘電体膜C2上に第2電極C3、前記
ゲート絶縁膜14上にゲート電極15の夫々を同時に形成す
る。この第2電極C3を形成することにより、容量素子C
が完成する。Next, for example, a polycrystalline silicon film is deposited on the entire surface of the substrate including the dielectric film C2 and the gate insulating film 14 by a CVD method. Impurities for reducing the resistance value are introduced into the polycrystalline silicon film during or after the deposition. Thereafter, the polycrystalline silicon film is patterned to form a second electrode C3 on the dielectric film C2 and a gate electrode 15 on the gate insulating film 14 at the same time. By forming the second electrode C3, the capacitance element C
Is completed.
次に、前記ゲート電極15を不純物導入マスクとして使
用し、第2領域のp型ウエル領域3の主面部にn型不純
物を導入した後、熱拡散処理を施してソース領域及びド
レイン領域である一対のn+半導体領域16を形成する。こ
のn+型半導体領域16を形成することにより、第7C図に示
すように、nチャネルMOSFETQnが形成される。なお、図
示しないが、pチャネルMOSFETは、第1領域、第2領域
の夫々と別な第3領域において、n型ウエル領域2の主
面に形成される。Next, using the gate electrode 15 as an impurity introduction mask, an n-type impurity is introduced into the main surface of the p-type well region 3 in the second region, and then a thermal diffusion process is performed to perform a pair of the source region and the drain region. The n + semiconductor region 16 is formed. By forming this n + type semiconductor region 16, an n-channel MOSFET Qn is formed as shown in FIG. 7C. Although not shown, the p-channel MOSFET is formed on the main surface of the n-type well region 2 in a third region different from each of the first region and the second region.
次に、前記容量素子の誘電体膜を3層構造で構成した
場合、半導体集積回路装置は、第8A図乃至第8C図(各製
造工程毎に示す要部断面図)に示す第2の製造方法で形
成される。Next, in the case where the dielectric film of the capacitive element has a three-layer structure, the semiconductor integrated circuit device is manufactured in the second manufacturing process shown in FIGS. 8A to 8C (a cross-sectional view of a main part in each manufacturing process). Formed by the method.
まず、前述の第1の製造方法と同様に、p-型半導体基
板1の主面にn型ウエル領域2、p型ウエル領域3の夫
々を形成する。この後、フィールド絶縁膜4、p+型半導
体領域5を形成する。この後、第2領域のp型ウエル領
域3の活性領域に絶縁膜6を形成する。First, similarly to the above-described first manufacturing method, an n-type well region 2 and a p-type well region 3 are respectively formed on a main surface of a p − type semiconductor substrate 1. Thereafter, the field insulating film 4 and the p + type semiconductor region 5 are formed. Thereafter, an insulating film 6 is formed in the active region of the p-type well region 3 in the second region.
次に、前記フィールド絶縁膜4上及び絶縁膜6上を含
む基板全面に多結晶珪素膜を堆積する。この後、前記多
結晶珪素膜上に熱酸化法で形成された酸化珪素膜、CVD
法で堆積された窒化珪素膜、この窒化珪素膜の表面に熱
酸化法を施して形成された酸化珪素膜の夫々を順次積層
する。この後、前記上層の酸化珪素膜、窒化珪素膜、下
層の酸化珪素膜、多結晶珪素膜の夫々に順次パターニン
グを施し、第1領域において、前記フィールド絶縁膜4
上に、第1電極C1と、下層の酸化珪素膜7、窒化珪素膜
8、上層の酸化珪素膜9の夫々で形成された3層構造の
誘電体膜C2とを形成する。Next, a polycrystalline silicon film is deposited on the entire surface of the substrate including the field insulating film 4 and the insulating film 6. Thereafter, a silicon oxide film formed on the polycrystalline silicon film by a thermal oxidation method,
A silicon nitride film deposited by a method and a silicon oxide film formed by applying a thermal oxidation method to the surface of the silicon nitride film are sequentially laminated. Thereafter, the upper silicon oxide film, the silicon nitride film, the lower silicon oxide film, and the polycrystalline silicon film are sequentially patterned, and in the first region, the field insulating film 4 is formed.
A first electrode C1 and a three-layer dielectric film C2 formed of a lower silicon oxide film 7, a silicon nitride film 8, and an upper silicon oxide film 9 are formed thereon.
次に、第8A図に示すように、第2領域のp型ウエル領
域3の主面部にMOSFETのしきい値電圧調整用p型不純物
12を絶縁膜6を通して導入する。Next, as shown in FIG. 8A, a p-type impurity for adjusting the threshold voltage of the MOSFET is formed on the main surface of the p-type well region 3 in the second region.
12 is introduced through the insulating film 6.
次に、第1領域において、前記誘電体膜C2を覆うフォ
トレジスト膜30を形成する。このフォトレジスト膜30は
エッチングマスクとして使用される。この後、第8B図に
示すように、フォトレジスト膜30をエッチングマスクと
して使用し、第2領域上の絶縁膜6を除去し、第2領域
のp型ウエル領域3の表面を露出する。前記フォトレジ
スト膜30は、絶縁膜6の除去の際に、誘電体膜C2の上層
の酸化珪素膜9が除去されることを防止する目的として
形成される。Next, in a first region, a photoresist film 30 covering the dielectric film C2 is formed. This photoresist film 30 is used as an etching mask. Thereafter, as shown in FIG. 8B, using the photoresist film 30 as an etching mask, the insulating film 6 on the second region is removed, and the surface of the p-type well region 3 in the second region is exposed. The photoresist film 30 is formed for the purpose of preventing the silicon oxide film 9 on the dielectric film C2 from being removed when the insulating film 6 is removed.
次に、前記フォトレジスト膜30を除去した後、熱酸化
法を施して、第8C図に示すように、第2領域のp型ウエ
ル領域3の活性領域にゲート絶縁膜14を形成する。p型
ウエル領域3(単結晶珪素)に形成される酸化珪素膜の
成長速度は、窒化珪素膜8の表面上に形成される酸化珪
素膜の成長速度に比べて非常に早い。このため、両者に
最適な膜厚の酸化珪素膜を同時に形成することができな
いので、ゲート絶縁膜14を形成する工程の前工程で容量
素子Cの窒化珪素膜8上の上層の酸化珪素膜9はゲート
絶縁膜14に対して独立の製造工程により形成されてい
る。Next, after the photoresist film 30 is removed, a thermal oxidation method is performed to form a gate insulating film 14 in the active region of the p-type well region 3 in the second region, as shown in FIG. 8C. The growth rate of the silicon oxide film formed in p-type well region 3 (single-crystal silicon) is much higher than the growth rate of the silicon oxide film formed on the surface of silicon nitride film 8. For this reason, a silicon oxide film having an optimum thickness cannot be formed at the same time for both, so that the upper silicon oxide film 9 on the silicon nitride film 8 of the capacitor C is formed before the step of forming the gate insulating film 14. Are formed in the gate insulating film 14 by an independent manufacturing process.
次に、前述の第1の製造方法と同様に、前記第1領域
の誘電体膜C2上に第2電極C3、前記ゲート絶縁膜14上に
ゲート電極15の夫々を同時に形成する。この第2電極C3
を形成することにより、容量素子Cが完成する。Next, similarly to the above-described first manufacturing method, a second electrode C3 is formed on the dielectric film C2 in the first region, and a gate electrode 15 is formed on the gate insulating film 14 at the same time. This second electrode C3
Is formed, the capacitive element C is completed.
次に、第2領域のp型ウエル領域3の主面部にソース
領域及びドレイン領域である一対のn+型半導体領域16を
形成する。このn+型半導体領域16を形成することによ
り、第8D図に示すように、nチャネルMOSFETQnが完成す
る。Next, a pair of n + -type semiconductor regions 16 as a source region and a drain region are formed in the main surface of the p-type well region 3 in the second region. By forming the n + type semiconductor region 16, the n-channel MOSFET Qn is completed as shown in FIG. 8D.
また、容量素子の誘電体膜を3層構造で構成する場
合、前記半導体集積回路装置は、第9A図乃至第9D図(各
製造工程毎に示す要部断面図)に示す第3の製造方法に
より形成される。In the case where the dielectric film of the capacitive element has a three-layer structure, the semiconductor integrated circuit device is manufactured by using a third manufacturing method shown in FIGS. 9A to 9D (a cross-sectional view of a main part in each manufacturing process). Formed by
まず、前述の第2の製造方法と同様に、p-型半導体基
板1にn型ウエル領域2、p型ウエル領域3の夫々を形
成する。この後、フィールド絶縁膜4、p+型半導体領域
5、絶縁膜6の夫々を形成する。この後、第1領域にお
いて、フィールド絶縁膜4上に第1電極C1を形成する。First, similarly to the above-described second manufacturing method, an n-type well region 2 and a p-type well region 3 are formed in a p − type semiconductor substrate 1. Thereafter, the field insulating film 4, the p + type semiconductor region 5, and the insulating film 6 are formed. After that, the first electrode C1 is formed on the field insulating film 4 in the first region.
次に、熱酸化法を施し、第1電極C1上に酸化珪素膜7
を形成する。この後、前記酸化珪素膜7上及び絶縁膜6
上を含む基板全面に窒化珪素膜(8)を例えばCVD法で
堆積し、熱酸化法を施して、第9A図に示すように、窒化
珪素膜(8)上に酸化珪素膜(9)を形成する。Next, a thermal oxidation method is performed to form a silicon oxide film 7 on the first electrode C1.
To form Thereafter, the silicon oxide film 7 and the insulating film 6
A silicon nitride film (8) is deposited on the entire surface of the substrate including the upper surface by, for example, a CVD method, and subjected to a thermal oxidation method. As shown in FIG. 9A, a silicon oxide film (9) is formed on the silicon nitride film (8). Form.
次に、第1領域の第1電極C1を覆うフォトレジスト膜
30を形成し、このフォトレジスト膜30をエッチングマス
クとして使用し、前記酸化珪素膜(9)、窒化珪素膜
(8)、の夫々に順次パターニングを施し、第9B図に示
すように、容量素子Cの誘電体膜として使用される窒化
珪素膜8、酸化珪素膜9の夫々を形成すると共に、第2
領域の絶縁膜6をエッチングで除去し、第2領域のp型
ウエル領域3の表面を露出する。この工程により、上層
の酸化珪素膜9、窒化珪素膜8、下層の酸化珪素膜7の
夫々で構成された3層構造の誘電体膜C2が形成される。
この後、前述の第2の製造方法と同様に、第9C図に示す
ように、第2領域のp型ウエル領域3の主面にゲート絶
縁膜14を形成し、しきい値電圧調整用不純物12を導入す
る。そして、第9D図に示すように、第1領域に第2電極
C3を形成し、容量素子Cが完成すると共に、第2領域に
ゲート電極15、n+型半導体領域16の夫々を形成し、nチ
ャネルMOSFETQnが完成する。Next, a photoresist film covering the first electrode C1 in the first region
Using the photoresist film 30 as an etching mask, the silicon oxide film (9) and the silicon nitride film (8) are sequentially patterned to form a capacitor element as shown in FIG. 9B. Each of a silicon nitride film 8 and a silicon oxide film 9 used as a C dielectric film is formed,
The insulating film 6 in the region is removed by etching to expose the surface of the p-type well region 3 in the second region. Through this step, a dielectric film C2 having a three-layer structure composed of the upper silicon oxide film 9, the silicon nitride film 8, and the lower silicon oxide film 7 is formed.
Thereafter, similarly to the above-described second manufacturing method, a gate insulating film 14 is formed on the main surface of the p-type well region 3 in the second region as shown in FIG. Introduce 12. Then, as shown in FIG. 9D, the second electrode
C3 is formed to complete the capacitive element C, and at the same time, the gate electrode 15 and the n + type semiconductor region 16 are formed in the second region, thereby completing the n-channel MOSFET Qn.
なお、前記半導体集積回路装置に搭載される容量素子
の誘電体膜として、2層構造で構成する場合の製造方法
は、前述の第2又は第3の製造方法と実質的に同様なの
で、説明は省略する。The manufacturing method when the dielectric film of the capacitive element mounted on the semiconductor integrated circuit device has a two-layer structure is substantially the same as the above-described second or third manufacturing method. Omitted.
本発明者は、前記半導体集積回路装置の製造方法につ
いて検討した結果、以下の問題点を見出した。As a result of studying the method of manufacturing the semiconductor integrated circuit device, the present inventors have found the following problems.
前記半導体集積回路装置に搭載される容量素子の誘電
体膜を単層構造で構成する場合の第1の製造方法におい
て、容量素子Cの第1電極C1上に形成される誘電体膜C2
は、p型ウエル領域3の主面に形成されるゲート絶縁膜
14に比べて電気的特性が悪いので、約1000〜1100℃の高
温の熱酸化法を施し、誘電体膜C2の膜質を高めている。
しかし、誘電体膜C2の膜質は改善されるが、逆に、この
誘電体膜C2と同一工程で形成されるゲート絶縁膜14は高
温の熱処理で膜質が低下する。In a first manufacturing method in which a dielectric film of a capacitor mounted on the semiconductor integrated circuit device has a single-layer structure, a dielectric film C2 formed on a first electrode C1 of the capacitor C is provided.
Is a gate insulating film formed on the main surface of the p-type well region 3
Since the electrical characteristics are poor as compared with 14, the high-temperature thermal oxidation method of about 1000 to 1100 ° C. is performed to improve the quality of the dielectric film C2.
However, while the quality of the dielectric film C2 is improved, the quality of the gate insulating film 14 formed in the same step as that of the dielectric film C2 is deteriorated by the high-temperature heat treatment.
また、MOSFETのしきい値電圧調整用不純物12は、導入
された不純物12が前記高温の熱酸化工程により不純物濃
度分布がブロードになるのを防止するため、ゲート絶縁
膜14の形成後にそれを通して導入されている。しかし、
この不純物12の導入は、ゲート絶縁膜14に物理的な損傷
を与え、このゲート絶縁膜14の膜質を低下する。Further, the impurity 12 for adjusting the threshold voltage of the MOSFET is introduced through the gate insulating film 14 after forming the gate insulating film 14 in order to prevent the introduced impurity 12 from broadening the impurity concentration distribution due to the high-temperature thermal oxidation process. Have been. But,
The introduction of the impurity 12 causes physical damage to the gate insulating film 14 and deteriorates the film quality of the gate insulating film 14.
また、前記半導体集積回路装置に搭載される容量素子
の誘電体膜を3層構造で構成する場合の第2、第3の夫
々の製造方法において、容量素子Cの誘電体膜C2の窒化
珪素膜8上に形成される酸化珪素膜9とp型ウエル領域
3の主面上に形成されるゲート絶縁膜14とは、酸化珪素
膜の成長速度に大きな差があるので、別々の工程で形成
されている。つまり、ゲート絶縁膜14の形成前に窒化珪
素膜8上に酸化珪素膜9を形成し、この酸化珪素膜9を
一担フォトレジスト膜30で形成したエッチングマスクで
覆い、このエッチングマスクを使用して、第2領域のp
型ウエル領域3の絶縁膜6を除去し、このp型ウエル領
域3の表面を露出し、前記フォトレジスト膜30を除去し
た後、p型ウエル領域3の露出された表面上にゲート絶
縁膜14を形成している。しかし、フォトレジスト膜30を
エッチングマスクとして使用し、第2領域のp型ウエル
領域の表面を露出すると、露出面がフォトレジスト膜30
に含まれる汚染物質、現像液や剥離液に含まれる汚染物
質等により汚染され、ゲート絶縁膜14の形成時に汚染物
質が内部に取込まれるので、このゲート絶縁膜14の膜質
が低下する。Further, in each of the second and third manufacturing methods when the dielectric film of the capacitive element mounted on the semiconductor integrated circuit device has a three-layer structure, the silicon nitride film of the dielectric film C2 of the capacitive element C The silicon oxide film 9 formed on the gate insulating film 8 and the gate insulating film 14 formed on the main surface of the p-type well region 3 are formed in separate steps because there is a large difference in the growth rate of the silicon oxide film. ing. That is, before the gate insulating film 14 is formed, the silicon oxide film 9 is formed on the silicon nitride film 8, and the silicon oxide film 9 is covered with an etching mask formed of the photoresist film 30, and this etching mask is used. And p in the second region
After removing the insulating film 6 in the p-type well region 3, exposing the surface of the p-type well region 3 and removing the photoresist film 30, a gate insulating film 14 is formed on the exposed surface of the p-type well region 3. Is formed. However, if the surface of the p-type well region in the second region is exposed using the photoresist film 30 as an etching mask, the exposed surface becomes
And the contaminants contained in the developer and the stripper, the contaminants are taken in during the formation of the gate insulating film 14, and the film quality of the gate insulating film 14 is deteriorated.
また、容量素子Cの誘電体膜C2の上層の酸化珪素膜9
がフォトレジスト膜30を形成することにより汚染され、
誘電体膜C2の膜質が低下する。In addition, the silicon oxide film 9 on the dielectric film C2 of the capacitive element C
Is contaminated by forming the photoresist film 30,
The film quality of the dielectric film C2 decreases.
本発明の目的は、同一基板上に容量素子とMISFETとを
有する半導体集積回路装置において、前記容量素子の誘
電体膜、前記MISFETのゲート絶縁膜の夫々の膜質を高
め、電気的信頼性を向上することが可能な技術を提供す
ることにある。An object of the present invention is to improve the film quality of a dielectric film of the capacitor and a gate insulating film of the MISFET in a semiconductor integrated circuit device having a capacitor and a MISFET on the same substrate, thereby improving electrical reliability. It is to provide a technology that can do it.
本発明の他の目的は、前記目的を達成すると共に、半
導体集積回路装置の製造プロセスを低減することが可能
な技術を提供するこにある。Another object of the present invention is to provide a technique capable of achieving the above object and reducing the manufacturing process of a semiconductor integrated circuit device.
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添加図面によって明らかになるであ
ろう。The above and other objects and novel features of the present invention are as follows.
It will be apparent from the description of this specification and the additional drawings.
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。The outline of a typical invention disclosed in the present application is briefly described as follows.
(1)半導体基板の主面の第1領域上に絶縁膜を介在し
て第1電極、誘電体膜、第2電極の夫々を順次積層した
容量素子と、前記半導体基板の主面の第1領域と異なる
第2領域上にゲート絶縁膜を介在してゲート電極を形成
したMISFETとを有する半導体集積回路装置の製造方法に
おいて、前記半導体基板の主面の第1領域に第1絶縁
膜、第2領域に第2絶縁膜の夫々を形成する工程と、前
記第1領域の第1絶縁膜上に第1電極、誘電体膜の夫々
を順次積層する工程と、前記誘電体膜をマスクとして使
用し、前記第2領域の第2絶縁膜を除去する工程と、前
記誘電体膜をマスクとして使用し、前記半導体基板の主
面の第2領域上に第3絶縁膜を形成する工程と、前記半
導体基板の主面の第2領域に第3絶縁膜を通してしきい
値電圧調整用不純物を導入する工程と、前記誘電体膜を
マスクとして使用し、前記第2領域の第3絶縁膜を除去
する工程と、前記誘電体膜をマスクとして使用し、前記
半導体基板の主面の第2領域上にゲート絶縁膜を形成す
る工程と、前記誘電体膜上に第2電極、前記ゲート絶縁
膜上にゲート電極の夫々を同一導電層で形成する工程と
を備える。(1) A capacitor in which a first electrode, a dielectric film, and a second electrode are sequentially stacked on a first region of a main surface of a semiconductor substrate with an insulating film interposed therebetween, and a first element of the main surface of the semiconductor substrate. A method for manufacturing a semiconductor integrated circuit device having a MISFET having a gate electrode formed on a second region different from the region with a gate insulating film interposed therebetween, wherein a first insulating film is formed in a first region on a main surface of the semiconductor substrate; Forming a second insulating film in each of the two regions, sequentially stacking a first electrode and a dielectric film on the first insulating film in the first region, and using the dielectric film as a mask Removing the second insulating film in the second region, forming a third insulating film on the second region on the main surface of the semiconductor substrate using the dielectric film as a mask, Impurities for adjusting the threshold voltage are passed through the third insulating film in the second region on the main surface of the semiconductor substrate. And removing the third insulating film in the second region using the dielectric film as a mask, and removing the third insulating film in the second region using the dielectric film as a mask in the second region on the main surface of the semiconductor substrate. Forming a second electrode on the dielectric film and forming a gate electrode on the gate insulating film using the same conductive layer.
(2)半導体基板の主面の第1領域上に絶縁膜を介在し
て第1電極、誘電体膜、第2電極の夫々を順次積層した
容量素子と、前記半導体基板の主面の第1領域と異なる
第2領域上にゲート絶縁膜を介在してゲート電極を形成
したMISFETとを有する半導体集積回路装置の製造方法に
おいて、前記半導体基板の主面の第1領域上に第1絶縁
膜、第2領域上に第2絶縁膜の夫々を形成する工程と、
前記第1絶縁膜上に第1電極、誘電体膜の夫々を順次積
層する工程と、前記半導体基板の主面の第2領域に第2
絶縁膜を通してしきい値電圧調整用不純物を導入する工
程と、前記容量素子の誘電体膜をマスクとして使用し、
前記第2領域上の第2の絶縁膜を除去する工程と、前記
誘電体膜をマスクとして使用し、前記半導体基板の主面
の第2領域上にゲート絶縁膜を形成する工程と、前記誘
電体膜上に第2電極、前記ゲート絶縁膜上にゲート電極
の夫々を同一導電層で形成する工程とを備える。(2) a capacitor in which a first electrode, a dielectric film, and a second electrode are sequentially laminated on a first region of a main surface of a semiconductor substrate with an insulating film interposed therebetween; A method for manufacturing a semiconductor integrated circuit device having a MISFET having a gate electrode formed on a second region different from the region with a gate insulating film interposed therebetween, wherein a first insulating film is formed on a first region on a main surface of the semiconductor substrate; Forming each of the second insulating films on the second region;
A step of sequentially laminating a first electrode and a dielectric film on the first insulating film, and a step of forming a second region on the main surface of the semiconductor substrate.
Introducing a threshold voltage adjusting impurity through an insulating film, and using the dielectric film of the capacitor as a mask,
Removing the second insulating film on the second region; forming a gate insulating film on the second region on the main surface of the semiconductor substrate using the dielectric film as a mask; Forming a second electrode on the body film and a gate electrode on the gate insulating film with the same conductive layer.
(3)前記手段(1)又は(2)の誘電体膜を形成する
工程は、酸化珪素膜、窒化珪素膜、酸化珪素膜の夫々を
順次積層する工程であり、前記第2絶縁膜を除去する工
程は、前記誘電体膜の窒化珪素膜をマスクとして使用
し、この窒化珪素膜上の酸化珪素膜及び第2絶縁膜を除
去する工程である。(3) The step (1) or (2) of forming a dielectric film is a step of sequentially stacking a silicon oxide film, a silicon nitride film, and a silicon oxide film, and removing the second insulating film. The step of removing the silicon oxide film and the second insulating film on the silicon nitride film using the silicon nitride film of the dielectric film as a mask.
上述した手段(1)によれば、半導体基板の主面の第
2領域に形成される第2絶縁膜、第3絶縁膜の夫々をフ
ォトレジスト膜を使用しないで誘電体膜を利用して除去
するので、半導体基板の第2領域上の表面がフォトレジ
スト膜の形成工程で汚染されるのを防止でき、第2領域
上に形成されるゲート絶縁膜の膜質を高めることができ
る。According to the above means (1), each of the second insulating film and the third insulating film formed in the second region of the main surface of the semiconductor substrate is removed by using the dielectric film without using the photoresist film. Accordingly, the surface of the semiconductor substrate on the second region can be prevented from being contaminated in the photoresist film forming step, and the film quality of the gate insulating film formed on the second region can be improved.
また、半導体基板の主面の第2領域上にしきい値電圧
調整用不純物を導入した後、ゲート絶縁膜を形成してい
るので、不純物の導入によるゲート絶縁膜の膜質の低下
を防止することができる。Further, since the gate insulating film is formed after introducing the threshold voltage adjusting impurity on the second region on the main surface of the semiconductor substrate, it is possible to prevent deterioration of the film quality of the gate insulating film due to the introduction of the impurity. it can.
また、容量素子の誘電体膜を形成した後、これに独立
のプロセスでゲート絶縁膜を形成し、誘電体膜を高温の
熱処理で形成し、ゲート絶縁膜を低温の熱処理で形成す
る、所謂夫々の最適化ができるので、誘電体膜及びゲー
ト絶縁膜の膜質を高めることができる。In addition, after forming a dielectric film of a capacitor, a gate insulating film is formed by an independent process, a dielectric film is formed by a high-temperature heat treatment, and a gate insulating film is formed by a low-temperature heat treatment. Therefore, the quality of the dielectric film and the gate insulating film can be improved.
上述した手段(2)によれば、前記手段(1)の効果
が得られると共に、第2領域の第2絶縁膜を利用してし
きい値電圧調整用不純物を導入し、前記手段(1)の第
3絶縁膜を形成する工程を省略できるので、製造プロセ
スを低減することができる。According to the means (2) described above, the effect of the means (1) is obtained, and a threshold voltage adjusting impurity is introduced by using the second insulating film in the second region. Since the step of forming the third insulating film can be omitted, the manufacturing process can be reduced.
上述した手段(3)によれば、容量素子の誘電体膜の
窒化珪素膜中のピンホールを上層の酸化珪素膜で埋め込
むことができるので、前記誘電体膜の膜質を高めること
ができる。According to the above means (3), since the pinholes in the silicon nitride film of the dielectric film of the capacitor can be filled with the upper silicon oxide film, the film quality of the dielectric film can be improved.
また、容量素子の誘電体膜の窒化珪素膜中又は表面の
汚染物質を上層の酸化珪素膜中に取り組み、この酸化珪
素膜を除去したので、誘電体膜の膜質を高めることがで
きる。In addition, since contaminants in the silicon nitride film of the dielectric film or the surface of the capacitor element are introduced into the upper silicon oxide film and the silicon oxide film is removed, the quality of the dielectric film can be improved.
よって、前記半導体集積回路装置の電気的信頼性を向
上することができる。Therefore, the electrical reliability of the semiconductor integrated circuit device can be improved.
以下、本発明の構成について、同一基板上にアナログ
回路とデジタル回路とを有する半導体集積回路装置に本
発明を適用した一実施例とともに説明する。Hereinafter, the configuration of the present invention will be described together with an embodiment in which the present invention is applied to a semiconductor integrated circuit device having an analog circuit and a digital circuit on the same substrate.
なお、実施例を説明するための全図において、第一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。In all the drawings for describing the embodiments, those having the first function are denoted by the same reference numerals, and the repeated description thereof will be omitted.
本発明の一実施例である同一基板上にアナログ回路と
デジタル回路とを有する半導体集積回路装置の概略構成
を第1図(要部断面図)及び第2図(第1図の要部平面
図)に示す。FIG. 1 is a schematic cross-sectional view of a semiconductor integrated circuit device having an analog circuit and a digital circuit on the same substrate according to an embodiment of the present invention. ).
第1図及び第2図に示すように、半導体集積回路装置
は、例えば単結晶珪素からなるp-型半導体基板1の主面
の第1領域(第1図中、左側)上に容量素子C、前記p-
型半導体基板1の主面の第1領域と異なる第2領域(同
第1図中、右側)上にnチャネルMISFETQn、pチャネル
MISFETQpの夫々を形成している。前記容量素子Cはアナ
ログ処理を行うA/D変換器を構成し、前記MISFETQn、MIS
FETQpの夫々は、アナログ処理及びデジタル処理を行
う。As shown in FIGS. 1 and 2, the semiconductor integrated circuit device includes a capacitive element C on a first region (left side in FIG. 1) of a main surface of ap − type semiconductor substrate 1 made of, for example, single crystal silicon. , the p -
MISFETQn and p-channel on a second region (right side in FIG. 1) different from the first region on the main surface of the semiconductor substrate 1.
Each of the MISFETs Qp is formed. The capacitive element C constitutes an A / D converter for performing analog processing, and the MISFETQn, MIS
Each of the FETQp performs analog processing and digital processing.
前記容量素子Cは、p-型半導体基板1の主面に形成さ
れたn型ウエル領域2上にフィールド絶縁膜4を介在し
て構成され、第1電極C1、誘電体膜C2、第2電極C3の夫
々を順次積層した積層構造で構成されている。The capacitive element C is formed on an n-type well region 2 formed on a main surface of a p - type semiconductor substrate 1 with a field insulating film 4 interposed therebetween, and includes a first electrode C1, a dielectric film C2, a second electrode It has a laminated structure in which each of C3 is sequentially laminated.
前記第1電極C1は例えば多結晶珪素膜で形成され、こ
の多結晶珪素膜には抵抗値を低減する不純物が導入され
ている。前記誘電体膜C2は、絶縁膜7、絶縁膜8、絶縁
膜13の夫々を順次積層した3層の積層構造で構成されて
いる。絶縁膜7は熱酸化法で第1電極C1の表面を酸化し
て形成された酸化珪素膜である。この絶縁膜7は第1電
極C1上及びその側壁部に形成されている。絶縁膜8は例
えばCVD法で堆積した窒化珪素膜である。絶縁膜13は熱
酸化法で絶縁膜8の表面を酸化して形成された酸化珪素
膜である。前記第2電極C3は、前述の第1電極C1と同様
に例えば多結晶珪素膜で形成され、この多結晶珪素膜に
は抵抗値を低減する不純物が導入されている。The first electrode C1 is formed of, for example, a polycrystalline silicon film, and an impurity for reducing a resistance value is introduced into the polycrystalline silicon film. The dielectric film C2 has a three-layer structure in which an insulating film 7, an insulating film 8, and an insulating film 13 are sequentially stacked. The insulating film 7 is a silicon oxide film formed by oxidizing the surface of the first electrode C1 by a thermal oxidation method. This insulating film 7 is formed on the first electrode C1 and on the side wall thereof. The insulating film 8 is, for example, a silicon nitride film deposited by a CVD method. The insulating film 13 is a silicon oxide film formed by oxidizing the surface of the insulating film 8 by a thermal oxidation method. The second electrode C3 is formed of, for example, a polycrystalline silicon film similarly to the above-mentioned first electrode C1, and an impurity for reducing a resistance value is introduced into the polycrystalline silicon film.
前記nチャネルMISFETQnは、フィールド絶縁膜4及び
p型半導体領域(チャネルストッパ領域)5で周囲を囲
まれた領域内において、p-型半導体基板1の主面に形成
されたp型ウエル領域3の主面に構成されている。つま
り、前記nチャネルMISFETQnは、p型ウエル領域(チャ
ネル形成領域)3、ゲート絶縁膜14、ゲート電極15、ソ
ース領域及びドレイン領域である一対のn+型半導体領域
16で構成されている。The n-channel MISFET Qn is formed in the p-type well region 3 formed on the main surface of the p − -type semiconductor substrate 1 in a region surrounded by the field insulating film 4 and the p-type semiconductor region (channel stopper region) 5. It is configured on the main surface. That is, the n-channel MISFET Qn includes a p-type well region (channel forming region) 3, a gate insulating film 14, a gate electrode 15, and a pair of n + -type semiconductor regions serving as a source region and a drain region.
It consists of 16.
前記pチャネルMISFETQpは、前述のnチャネルMISFET
Qnと同様にフィールド絶縁膜4で周囲を囲まれた領域内
において、n型ウエル領域2の主面に構成されている。
つまり、前記pチャネルMISFETQpは、n型ウエル領域
(チャネル形成領域)2、ゲート絶縁膜14、ゲート電極
15、ソース領域及びドレイン領域である一対のp+型半導
体領域17で構成されている。The p-channel MISFET Qp is the n-channel MISFET described above.
Like the Qn, it is formed on the main surface of the n-type well region 2 in a region surrounded by the field insulating film 4.
That is, the p-channel MISFET Qp is composed of an n-type well region (channel formation region) 2, a gate insulating film 14, a gate electrode
15, a pair of p + -type semiconductor regions 17 serving as a source region and a drain region.
前記ゲート絶縁膜14は熱酸化法でp型ウエル領域3、
n型ウエル領域2の夫々の主面を酸化して形成された酸
化珪素膜である。前記ゲート電極15は前述の第2電極C3
と同一導電層で形成される。つまり、ゲート電極15は、
前述の第2電極C3と同様に例えば多結晶珪素膜で形成さ
れ、この多結晶珪素膜には抵抗値を低減する不純物が導
入されている。なお、前記第2電極C3及びゲート電極15
は、本実施例において、多結晶珪素膜で形成している
が、この多結晶珪素膜上にタングステンシリサイド(WS
ix)膜等の高融点金属珪化膜を積層した積層膜で形成し
てもよい。The gate insulating film 14 is formed by p-type well regions 3 by thermal oxidation.
This is a silicon oxide film formed by oxidizing each main surface of the n-type well region 2. The gate electrode 15 is the second electrode C3 described above.
And the same conductive layer. That is, the gate electrode 15
Like the above-mentioned second electrode C3, it is formed of, for example, a polycrystalline silicon film, and an impurity for reducing the resistance value is introduced into this polycrystalline silicon film. The second electrode C3 and the gate electrode 15
Is formed of a polycrystalline silicon film in this embodiment, and tungsten silicide (WS
i x) a refractory metal silicide film such as a film may be formed of a laminated film formed by laminating.
前記nチャネルMISFETQnのn+型半導体領域16は、絶縁
膜18に形成された接続孔19aを通して、アルミニウム合
金配線20が電気的に接続されている。同様に、前記pチ
ャネルMISFETQpのp+型半導体領域17はアルミニウム合金
配線20が電気的に接続されている。前記容量素子Cの第
1電極C1は、絶縁膜18に形成された接続孔19cを通して
アルミニウム合金配線20に電気的に接続されている。前
記容量素子Cの第2電極C3は、絶縁膜18に形成された接
続孔19bを通してアルミニウム配線20に電気的に接続さ
れている。The n + -type semiconductor region 16 of the n-channel MISFET Qn is electrically connected to an aluminum alloy wiring 20 through a connection hole 19a formed in the insulating film 18. Similarly, the aluminum alloy wiring 20 is electrically connected to the p + type semiconductor region 17 of the p-channel MISFETQp. The first electrode C1 of the capacitor C is electrically connected to the aluminum alloy wiring 20 through a connection hole 19c formed in the insulating film 18. The second electrode C3 of the capacitor C is electrically connected to the aluminum wiring 20 through a connection hole 19b formed in the insulating film 18.
次に、前記半導体集積回路装置の製造方法について、
第3A図乃至第3F図(各製造工程毎に示す要部断面図)を
用いて具体的に説明する。Next, a method for manufacturing the semiconductor integrated circuit device will be described.
This will be specifically described with reference to FIGS. 3A to 3F (a cross-sectional view of a main part shown in each manufacturing process).
まず、単結晶珪素からなるp-型半導体基板1を用意す
る。First, a p - type semiconductor substrate 1 made of single crystal silicon is prepared.
次に、前記p-型半導体基板1の主面の第1領域にn型
不純物、第2領域にp型不純物及びn型不純物の夫々を
イオン打込み法(又は熱拡散法)で導入し、熱拡散処理
を施して、p-型半導体基板1の主面の第1領域(容量素
子形成領域)にn型ウエル領域2、p-型半導体基板1の
主面の第2領域(MISFET形成領域)にp型ウエル領域
3、n型ウエル領域2の夫々を形成する。この後、周知
の選択酸化法により前記n型ウエル領域2、p型ウエル
領域3の夫々の非活性領域となる主面上にフィールド絶
縁膜4を形成すると共に、前記p型ウエル領域3の主面
の非活性領域にp+型半導体領域5を形成する。この後、
熱酸化処理を施して、第3A図に示すように、第2領域に
おいて、n型ウエル領域2、p型ウエル領域3の夫々の
主面の活性領域上に酸化珪素膜で形成される絶縁膜6を
形成する。Next, an n-type impurity is introduced into the first region of the main surface of the p − -type semiconductor substrate 1 and a p-type impurity and an n-type impurity are introduced into the second region by ion implantation (or thermal diffusion), respectively. subjected to diffusion treatment, p - -type first region of the semiconductor substrate 1 of the main surface (capacitor region) in n-type well region 2, p - -type second region (MISFET formation region) of the main surface of the semiconductor substrate 1 Then, a p-type well region 3 and an n-type well region 2 are respectively formed. Thereafter, a field insulating film 4 is formed on a main surface of each of the n-type well region 2 and the p-type well region 3 serving as an inactive region by a known selective oxidation method. The p + type semiconductor region 5 is formed in the non-active region on the surface. After this,
By performing a thermal oxidation process, as shown in FIG. 3A, in the second region, an insulating film formed of a silicon oxide film on the active regions on the respective main surfaces of the n-type well region 2 and the p-type well region 3 6 is formed.
次に、前記フィールド絶縁膜4上及び絶縁膜6上を含
む基板全面に例えば多結晶珪素膜をCVD法で堆積する。
この多結晶珪素膜には、その堆積中又は堆積後に抵抗値
を低減する不純物(例えばn型不純物)が導入される。
その後、約900〜1100℃程度の熱酸化処理工程を施し
て、前記多結晶珪素膜上に酸化珪素膜(7)を約10〜15
[nm]程度の膜厚で形成する。この後、例えばCVD法に
より前記酸化珪素膜(7)上の全面に窒化珪素膜(8)
を約15〜30[nm]程度の膜厚で形成する。この後、約90
0〜1000℃程度の酸化性雰囲気中で熱酸化処理工程を施
し、前記窒化珪素膜(8)上に薄い酸化珪素膜(9)を
形成する。この熱酸化処理工程は、窒化珪素膜(8)の
表面に発生するピンホールを埋め込むと共に、窒化珪素
膜(8)中の汚染物質又は表面の汚染物質を前記酸化珪
素膜(9)中に取り込むことができるので、窒化珪素膜
(8)の絶縁耐圧の向上、リーク電流量の低減等を図
れ、窒化珪素膜(8)の膜質を高めることができる。Next, for example, a polycrystalline silicon film is deposited on the entire surface of the substrate including the field insulating film 4 and the insulating film 6 by a CVD method.
An impurity (for example, an n-type impurity) that reduces the resistance value during or after the deposition is introduced into the polycrystalline silicon film.
Thereafter, a thermal oxidation process at about 900 to 1100 ° C. is performed to form a silicon oxide film (7) on the polycrystalline silicon film for about 10 to 15 minutes.
It is formed with a thickness of about [nm]. Thereafter, a silicon nitride film (8) is formed on the entire surface of the silicon oxide film (7) by, for example, a CVD method.
Is formed to a thickness of about 15 to 30 [nm]. After this, about 90
A thermal oxidation process is performed in an oxidizing atmosphere at about 0 to 1000 ° C. to form a thin silicon oxide film (9) on the silicon nitride film (8). In this thermal oxidation process, the pinholes generated on the surface of the silicon nitride film (8) are buried, and contaminants in the silicon nitride film (8) or contaminants on the surface are taken into the silicon oxide film (9). Therefore, the dielectric strength of the silicon nitride film (8) can be improved, the amount of leak current can be reduced, and the film quality of the silicon nitride film (8) can be improved.
次に、容量素子形成領域が覆われるフォトレジスト膜
30を形成し、このフォトレジスト膜30をエッチングマス
クとして使用し、前記酸化珪素膜(9)、窒化珪素膜
(8)、酸化珪素膜(7)、多結晶珪素膜の夫々を順次
パターニングして、第3B図に示すように、前記フィール
ド絶縁膜4上に第1電極C1、絶縁膜7、絶縁膜8、絶縁
膜9の夫々を形成する。この工程で形成された絶縁膜
7、絶縁膜8は夫々は誘電体膜C2を構成する。Next, a photoresist film covering the capacitive element formation region
Using the photoresist film 30 as an etching mask, the silicon oxide film (9), the silicon nitride film (8), the silicon oxide film (7), and the polycrystalline silicon film are sequentially patterned. As shown in FIG. 3B, a first electrode C1, an insulating film 7, an insulating film 8, and an insulating film 9 are formed on the field insulating film 4. The insulating films 7 and 8 formed in this step each constitute a dielectric film C2.
次に、前記フォトレジスト膜30を除去した後、ウエッ
トエッチングを施し、第2領域上のp型ウエル領域3、
nウエル領域2の夫々の絶縁膜6を除去して、第3C図に
示すように、第2領域のp型ウエル領域3、n型ウエル
領域2の夫々の活性領域となる表面を露出する。この
時、容量素子形成領域において、誘電体膜C2の絶縁膜8
上の絶縁膜9も除去され、誘電体膜C2の絶縁膜8はエッ
チングマスクとして使用される。これにより、前記窒化
珪素膜(絶縁膜8)中の汚染物質を取り込んだ酸化珪素
膜(絶縁膜9)を除去できるので、誘電体膜C2の膜質を
高めることができる。Next, after the photoresist film 30 is removed, wet etching is performed, and the p-type well region 3 on the second region is removed.
The respective insulating films 6 in the n-well region 2 are removed, and as shown in FIG. 3C, the surfaces of the p-type well region 3 and the n-type well region 2 serving as the active regions in the second region are exposed. At this time, in the capacitor element forming region, the insulating film 8 of the dielectric film C2 is formed.
The upper insulating film 9 is also removed, and the insulating film 8 of the dielectric film C2 is used as an etching mask. Thereby, the silicon oxide film (insulating film 9) in which the contaminants in the silicon nitride film (insulating film 8) are taken can be removed, so that the quality of the dielectric film C2 can be improved.
次に、熱酸化処理工程を施し、前記第2領域において
露出されたp型ウエル領域3、n型ウエル領域2の夫々
の表面上に酸化珪素膜で形成された絶縁膜11を形成す
る。この工程において、前記誘電体膜C2の絶縁膜8上に
は、酸化珪素膜で形成される薄い膜厚の絶縁膜10が形成
されると共に、前記第1電極C1の側壁部に酸化珪素膜で
形成された絶縁膜7が形成される。Next, a thermal oxidation process is performed to form an insulating film 11 made of a silicon oxide film on each surface of the p-type well region 3 and the n-type well region 2 exposed in the second region. In this step, a thin insulating film 10 made of a silicon oxide film is formed on the insulating film 8 of the dielectric film C2, and a silicon oxide film is formed on the side wall of the first electrode C1. The formed insulating film 7 is formed.
次に、第3D図に示すように、前記第2領域のp型ウエ
ル領域3、n型ウエル領域2の夫々の活性領域に絶縁膜
11を通して、MISFETのしきい値電圧(Vth)を調整(制
御)する例えばp型不純物(例えばボロン(B))12を
導入する。このp型不純物はイオン打込み法で導入され
る。なお、本実施例では、前述のように絶縁膜6を除去
した後、再度絶縁膜11を形成し、この絶縁膜11を通して
第2領域にp型不純物12を導入しているが、前記絶縁膜
6を除去しないで、絶縁膜6を通して第2領域にp型不
純物12を導入してもよい。この場合、半導体集積回路装
置の製造プロセスにおいて、絶縁膜6の除去工程及び絶
縁膜11の形成工程に相当する分、工程数を低減できる。Next, as shown in FIG. 3D, an insulating film is formed on each active region of the p-type well region 3 and the n-type well region 2 of the second region.
Through 11, for example, a p-type impurity (for example, boron (B)) 12 for adjusting (controlling) the threshold voltage (Vth) of the MISFET is introduced. This p-type impurity is introduced by an ion implantation method. In this embodiment, after the insulating film 6 is removed as described above, the insulating film 11 is formed again, and the p-type impurity 12 is introduced into the second region through the insulating film 11. The p-type impurity 12 may be introduced into the second region through the insulating film 6 without removing the layer 6. In this case, in the manufacturing process of the semiconductor integrated circuit device, the number of steps can be reduced by an amount corresponding to the step of removing the insulating film 6 and the step of forming the insulating film 11.
次に、基板全面にウエットエッチングを施し、第3E図
に示すように、前記第2領域上の絶縁膜11を除去して、
第2領域のp型ウエル領域3、n型ウエル領域2の夫々
の活性領域の表面を露出する。この時、容量素子の誘電
体膜C2の絶縁膜8上の絶縁膜10も除去され、前記誘電体
膜C2の絶縁膜8はエッチングマスクとして使用される。Next, wet etching is performed on the entire surface of the substrate, and as shown in FIG. 3E, the insulating film 11 on the second region is removed.
The surface of each active region of the p-type well region 3 and the n-type well region 2 of the second region is exposed. At this time, the insulating film 10 on the insulating film 8 of the dielectric film C2 of the capacitor is also removed, and the insulating film 8 of the dielectric film C2 is used as an etching mask.
次に、約800〜900℃程度の低温の熱酸化処理工程を施
し、前記第2領域のp型ウエル領域3、n型ウエル領域
2の夫々の活性領域上に酸化珪素膜で形成されたゲート
絶縁膜14を約15〜20[nm]程度の膜厚で形成する。この
時、前記誘電体膜C2の絶縁膜8の表面も酸化され、この
絶縁膜8上にも薄い膜厚の酸化珪素膜で形成された絶縁
膜13が約1〜2[nm]程度の膜厚で形成される。この工
程により、酸化珪素膜で形成された絶縁膜7、窒化珪素
膜で形成された絶縁膜8、酸化珪素膜で形成された絶縁
膜13の夫々を順次積層した3層の積層構造の誘電体膜C2
が形成される。Next, a thermal oxidation process at a low temperature of about 800 to 900 ° C. is performed to form a gate formed of a silicon oxide film on each of the p-type well region 3 and the n-type well region 2 of the second region. The insulating film 14 is formed with a thickness of about 15 to 20 [nm]. At this time, the surface of the insulating film 8 of the dielectric film C2 is also oxidized, and an insulating film 13 formed of a thin silicon oxide film is formed on the insulating film 8 to a film thickness of about 1-2 nm. It is formed with a thickness. By this step, a dielectric having a three-layer structure in which the insulating film 7 formed of a silicon oxide film, the insulating film 8 formed of a silicon nitride film, and the insulating film 13 formed of a silicon oxide film are sequentially stacked, respectively. Membrane C2
Is formed.
次に、前記絶縁膜13上及びゲート絶縁膜14上を含む基
板全面に例えば多結晶珪素膜をCVD法で堆積する。この
多結晶珪素膜には抵抗値を低減する不純物が導入され
る。この後、この多結晶珪素膜にパターニングを施し
て、前記第1領域の絶縁膜13上に第2電極C3、第2領域
のゲート絶縁膜14上にゲート電極15の夫々を形成する。
この工程により、第1電極C1、誘電体膜C2、第2電極C3
の夫々で構成された容量素子Cが完成する。Next, for example, a polycrystalline silicon film is deposited on the entire surface of the substrate including the insulating film 13 and the gate insulating film 14 by a CVD method. An impurity for reducing the resistance value is introduced into the polycrystalline silicon film. Thereafter, the polycrystalline silicon film is patterned to form a second electrode C3 on the insulating film 13 in the first region and a gate electrode 15 on the gate insulating film 14 in the second region.
By this step, the first electrode C1, the dielectric film C2, the second electrode C3
Is completed.
次に、前記ゲート電極15を不純物導入マスクとして使
用し、第2領域のp型ウエル領域3の活性領域の主面部
にn型不純物、n型ウエル領域2の活性領域の主面部に
p型不純物の夫々を導入して熱拡散処理を施すことによ
り、第3F図に示すように、ソース領域及びドレイン領域
である一対のn+型半導体領域16とソース領域及びドレイ
ン領域である一対のp+型半導体領域17が形成される。こ
の工程により、nチャネルMISFETQn及びpチャネルMISF
ETQpが完成する。Next, using the gate electrode 15 as an impurity introduction mask, an n-type impurity is formed on the main surface of the active region of the p-type well region 3 of the second region, and a p-type impurity is formed on the main surface of the active region of the n-type well region 2. 3F, a pair of n + -type semiconductor regions 16 that are a source region and a drain region and a pair of p + -type regions that are a source region and a drain region, as shown in FIG. 3F. A semiconductor region 17 is formed. By this step, the n-channel MISFETQn and the p-channel MISF
ETQp is completed.
次に基板全面にCVD法で堆積した酸化珪素膜で形成さ
れる絶縁膜18を形成し、この絶縁膜18に接続孔19a、19
b、19cの夫々を形成した後、アルミニウム合金配線20を
前記接続孔19a、19b、19cの夫々を通して各領域に接続
する。これにより、前記第1図及び第2図に示すよう
に、同一基板上に容量素子C、nチャネルMISFETQn、p
チャネルMISFETQpの夫々を有する半導体集積回路装置が
ほぼ完成する。Next, an insulating film 18 formed of a silicon oxide film deposited by a CVD method is formed on the entire surface of the substrate, and the insulating film 18 has connection holes 19a, 19
After forming each of b and 19c, the aluminum alloy wiring 20 is connected to each region through each of the connection holes 19a, 19b and 19c. Thereby, as shown in FIGS. 1 and 2, the capacitor C, the n-channel MISFETQn,
A semiconductor integrated circuit device having each of the channel MISFETs Qp is almost completed.
このように、p-型半導体基板1の主面の第1領域上に
フィールド絶縁膜4を介在して第1電極C1、誘電体膜C
2、第2電極C3の夫々を順次積層した容量素子Cと、前
記p-型半導体基板1の主面の第1領域と異なる第2領域
上にゲート絶縁膜14を介在してゲート電極15を形成した
MISFETQn又はQpとを有する半導体集積回路装置の製造方
法において、前記p-型半導体基板1の第1領域(n型ウ
エル領域2)の主面にフィールド絶縁膜4、第2領域
(n型ウエル領域2、p型ウエル領域3の夫々)の主面
に絶縁膜6の夫々を形成する工程と、前記第1領域のフ
ィールド絶縁膜4上に第1電極C1、誘電体膜C2の夫々を
順次積層する工程と、前記誘電体膜C2をマスクとして使
用し、前記第2領域上の絶縁膜6を除去する工程と、前
記誘電体膜C2をマスクとして使用し、前記第2領域(p
型ウエル領域3、n型ウエル領域2の夫々)上に絶縁膜
11を形成する工程と、前記第2領域に絶縁膜11を通して
しきい値電圧調整用不純物12を導入する工程と、前記誘
電体膜C2をマスクとして使用し、前記第2領域上の絶縁
膜11を除去する工程と、前記誘電体膜C2をマスクとして
使用し、前記第2領域上にゲート絶縁膜14を形成する工
程と、前記誘電体膜C2上に第2電極C3、前記ゲート絶縁
膜14上にゲート電極15の夫々を同一導電層で形成する工
程とを備える。これにより、前記第2領域上に形成され
る絶縁膜6、絶縁膜11の夫々をフォトレジスト膜を使用
しないで誘電体膜C2を利用して除去するので、第2領域
のp型ウエル領域3、n型ウエル領域2の夫々の活性領
域の表面がフォトレジスト膜の形成工程により汚染され
るのを防止することができ、第2領域上に形成されるゲ
ート絶縁膜14の膜質を高めることができる。As described above, the first electrode C1 and the dielectric film C are formed on the first region of the main surface of the p - type semiconductor substrate 1 with the field insulating film 4 interposed therebetween.
2. A capacitive element C in which each of the second electrodes C3 is sequentially laminated, and a gate electrode 15 on a second region different from the first region on the main surface of the p − type semiconductor substrate 1 with a gate insulating film 14 interposed therebetween. Formed
In a method of manufacturing a semiconductor integrated circuit device having MISFETs Qn or Qp, a field insulating film 4 and a second region (n-type well region) are formed on a main surface of a first region (n-type well region 2) of the p − -type semiconductor substrate 1. 2, a step of forming each of the insulating films 6 on the main surface of each of the p-type well regions 3), and a step of sequentially laminating each of the first electrode C1 and the dielectric film C2 on the field insulating film 4 in the first region. Removing the insulating film 6 on the second region using the dielectric film C2 as a mask, and removing the insulating film 6 on the second region (p) using the dielectric film C2 as a mask.
Insulating film on each of the n-type well region 3 and the n-type well region 2)
Forming an insulating film 11 on the second region using the dielectric film C2 as a mask, forming a threshold voltage adjusting impurity 12 through the insulating film 11 in the second region; Removing, a step of forming a gate insulating film 14 on the second region using the dielectric film C2 as a mask, and a step of forming a second electrode C3 and the gate insulating film 14 on the dielectric film C2. Forming each of the gate electrodes 15 with the same conductive layer. As a result, each of the insulating film 6 and the insulating film 11 formed on the second region is removed by using the dielectric film C2 without using a photoresist film, so that the p-type well region 3 in the second region is removed. The surface of each active region of the n-type well region 2 can be prevented from being contaminated by the photoresist film forming process, and the film quality of the gate insulating film 14 formed on the second region can be improved. it can.
また、前記第2領域にしきい値電圧調整用不純物12を
導入した後、ゲート絶縁膜14を低温の熱酸化処理工程で
形成しているので、しきい値電圧調整用不純物12の不純
物濃度分布がブロードになることを防止できると共に、
しきい値電圧調整用不純物12の導入によるゲート絶縁膜
14の物理的な損傷に基づく膜質の低下を防止することが
できる。Further, since the gate insulating film 14 is formed by a low-temperature thermal oxidation process after the introduction of the threshold voltage adjusting impurity 12 into the second region, the impurity concentration distribution of the threshold voltage adjusting impurity 12 is reduced. While being able to prevent becoming broad,
Gate insulating film by introducing impurity 12 for adjusting threshold voltage
The deterioration of the film quality due to the 14 physical damages can be prevented.
また、容量素子Cの誘電体膜C2を形成した後、これに
独立のプロセスでゲート絶縁膜14を形成し、誘電体膜C2
の下層の絶縁膜(酸化珪素膜)7を高温の熱酸化処理工
程で形成し、ゲート絶縁膜14を低温の熱酸化処理工程で
形成する、所謂両者の最適化ができるので、誘電体膜C2
及びゲート絶縁膜14の膜質を高めることができる。After the dielectric film C2 of the capacitor C is formed, the gate insulating film 14 is formed thereon by an independent process, and the dielectric film C2 is formed.
The lower insulating film (silicon oxide film) 7 is formed by a high-temperature thermal oxidation process, and the gate insulating film 14 is formed by a low-temperature thermal oxidation process.
In addition, the film quality of the gate insulating film 14 can be improved.
また、前記半導体集積回路装置の製造方法において、
前記誘電体膜C2を形成する工程は、酸化珪素膜で形成さ
れた絶縁膜7、窒化珪素膜で形成された絶縁膜8、酸化
珪素膜で形成された絶縁膜13の夫々を順次積層する工程
であり、前記絶縁膜6を除去する工程は、前記誘電体膜
C2の絶縁膜8をマスクとして使用し、この絶縁膜8上の
絶縁膜9及び絶縁膜6を除去する工程である。これによ
り、前記容量素子Cの誘電体膜C2の絶縁膜8に発生する
ピンホールを埋め込むことができるので、誘電体膜C2の
膜質を高めることができる。In the method for manufacturing a semiconductor integrated circuit device,
The step of forming the dielectric film C2 is a step of sequentially stacking an insulating film 7 formed of a silicon oxide film, an insulating film 8 formed of a silicon nitride film, and an insulating film 13 formed of a silicon oxide film. And the step of removing the insulating film 6 includes the step of removing the dielectric film
In this step, the insulating film 9 and the insulating film 6 on the insulating film 8 are removed using the C2 insulating film 8 as a mask. Accordingly, pinholes generated in the insulating film 8 of the dielectric film C2 of the capacitor C can be buried, so that the quality of the dielectric film C2 can be improved.
また、前記容量素子Cの誘電体膜C2の絶縁膜8中又は
表面の汚染物質を絶縁膜9又は絶縁膜10中に取り込み、
この絶縁膜9又は絶縁膜10を除去したので、誘電体膜C2
の膜質を高めることができる。In addition, contaminants in or on the insulating film 8 of the dielectric film C2 of the capacitive element C are taken into the insulating film 9 or the insulating film 10,
Since the insulating film 9 or the insulating film 10 has been removed, the dielectric film C2
Film quality can be improved.
よって、前記半導体集積回路装置の電気的信頼性を高
めることができる。Therefore, the electrical reliability of the semiconductor integrated circuit device can be improved.
次に、本発明の他の実施例である同一基板上にアナロ
グ回路とデジタル回路とを搭載した半導体集積回路装置
の概略構成を第4図(要部断面図)に示す。Next, a schematic configuration of a semiconductor integrated circuit device in which an analog circuit and a digital circuit are mounted on the same substrate according to another embodiment of the present invention is shown in FIG.
第4図に示す半導体集積回路装置に搭載される容量素
子Cは、前述の実施例と同様に、第1電極C1、誘電体膜
C2、第2電極C3の夫々を順次積層した積層構造で構成さ
れている。この容量素子Cの誘電体膜C2は、絶縁膜7、
8、13の夫々を積層した積層構造で構成され、第1電極
C1の上部表面及び第1電極C1の周囲の側壁に沿って構成
されている。The capacitive element C mounted on the semiconductor integrated circuit device shown in FIG. 4 includes a first electrode C1 and a dielectric film as in the above-described embodiment.
It has a laminated structure in which C2 and the second electrode C3 are sequentially laminated. The dielectric film C2 of the capacitive element C is composed of an insulating film 7,
The first electrode is composed of a laminated structure in which each of 8 and 13 is laminated.
It is formed along the upper surface of C1 and the side wall around the first electrode C1.
次に、前記半導体集積回路装置の製造方法について、
第5A図乃至第5D図(各製造工程毎に示す要部断面図)を
用いて簡単に説明する。Next, a method for manufacturing the semiconductor integrated circuit device will be described.
A brief description will be given with reference to FIGS. 5A to 5D (cross-sectional views of main parts shown in respective manufacturing steps).
まず、前述の実施例と同様に、p-型半導体基板1の主
面部にp型ウエル領域3、n型ウエル領域2の夫々を形
成する。First, similarly to the above-described embodiment, a p-type well region 3 and an n-type well region 2 are formed on the main surface of the p − type semiconductor substrate 1.
次に、第1領域のn型ウエル領域2、第2領域のp型
ウエル領域3及びn型ウエル領域2の夫々の非活性領域
にフィールド絶縁膜4を形成すると共に、前記第2領域
のp型ウエル領域3の主面の非活性領域にp+型半導体領
域5を形成する。この後、熱酸化処理を施して、第2領
域のp型ウエル領域3、n型ウエル領域2の夫々の活性
領域に絶縁膜6を形成する。Next, a field insulating film 4 is formed in each of the non-active regions of the n-type well region 2 of the first region, the p-type well region 3 of the second region, and the n-type well region 2, and the p-type region of the second region is formed. A p + type semiconductor region 5 is formed in a non-active region on the main surface of the type well region 3. Thereafter, a thermal oxidation process is performed to form an insulating film 6 in each of the active regions of the p-type well region 3 and the n-type well region 2 of the second region.
次に、前記第1領域のフィールド絶縁膜4上に第1電
極C1を形成した後、高温の熱酸化処理を施して、第1電
極C1上及び側壁部に酸化珪素膜で形成された絶縁膜7を
形成する。Next, after a first electrode C1 is formed on the field insulating film 4 in the first region, a high-temperature thermal oxidation process is performed to form an insulating film formed of a silicon oxide film on the first electrode C1 and on the side wall. 7 is formed.
次に、前記絶縁膜7上及び絶縁膜6上を含む基板全面
に例えばCVD法で窒化珪素膜(8)を堆積する。この
後、酸化性雰囲気中で熱酸化処理を施して、第5A図に示
すように、前記窒化珪素膜(8)上に酸化珪素膜(9)
を形成する。この熱酸化処理工程は、前述の実施例と同
様に、窒化珪素膜(8)のピンホールを埋め込むと共
に、窒化珪素膜(8)の汚染物質を前記酸化珪素膜
(9)中に取り込ませることができるので、窒化珪素膜
(9)の膜質を高めることができる。Next, a silicon nitride film (8) is deposited on the entire surface of the substrate including the insulating film 7 and the insulating film 6 by, for example, a CVD method. Thereafter, a thermal oxidation treatment is performed in an oxidizing atmosphere to form a silicon oxide film (9) on the silicon nitride film (8) as shown in FIG. 5A.
To form In this thermal oxidation step, similarly to the above-described embodiment, the pinholes of the silicon nitride film (8) are buried and contaminants of the silicon nitride film (8) are taken into the silicon oxide film (9). Therefore, the film quality of the silicon nitride film (9) can be improved.
次に、前記第1領域の第1電極の上部表面及び側壁の
すべてを覆うフォトレジスト膜30を形成し、このフォト
レジスト膜30をエッチングマスクとして使用し、前記酸
化珪素膜(9)、窒化珪素膜(8)の夫々を順次エッチ
ングして、絶縁膜7上に絶縁膜8、絶縁膜9の夫々を形
成する。この工程で形成される絶縁膜8、絶縁膜9の夫
々は、第1電極C1に比べて少なくとも製造プロセスでの
マスク合せ余裕寸法に相当する分、大きい平面サイズで
パターンニングされる。この工程により、誘電体膜C2を
構成する絶縁膜7、絶縁膜8の夫々が形成される。Next, a photoresist film 30 is formed to cover all of the upper surface and the side wall of the first electrode in the first region, and using the photoresist film 30 as an etching mask, the silicon oxide film (9), silicon nitride Each of the films (8) is sequentially etched to form an insulating film 8 and an insulating film 9 on the insulating film 7, respectively. Each of the insulating film 8 and the insulating film 9 formed in this step is patterned with a plane size larger than the first electrode C1 by at least an amount corresponding to a mask alignment margin in a manufacturing process. By this step, each of the insulating film 7 and the insulating film 8 constituting the dielectric film C2 is formed.
次に、前記フォトレジスト膜30を除去した後、第5B図
に示すように、第2領域のp型ウエル領域3、n型ウエ
ル領域2の夫々の活性領域に絶縁膜6を通して、しきい
値電圧(Vth)を調整する例えばp型不純物12を導入す
る。なお、このp型不純物12を導入する工程は、前述の
実施例と同様に、絶縁膜6を除去し、第2領域上に再度
絶縁膜11を形成した後、この絶縁膜11を通して行っても
よい。Next, after the photoresist film 30 is removed, as shown in FIG. 5B, a threshold voltage is passed through the insulating film 6 to each of the active regions of the p-type well region 3 and the n-type well region 2 of the second region. For example, a p-type impurity 12 for adjusting the voltage (Vth) is introduced. The step of introducing the p-type impurity 12 can be performed through the insulating film 11 after removing the insulating film 6 and forming the insulating film 11 again on the second region, as in the above-described embodiment. Good.
次に、前述の実施例と同様に、基板全面にウエットエ
ッチングを施し、第2領域上の絶縁膜6を除去して、第
5C図に示すように、第2領域のp型ウエル領域3、n型
ウエル領域2の夫々の活性領域の表面を露出する。この
時、誘電体膜C2の絶縁膜8上の絶縁膜9も除去され、誘
電体膜C2の絶縁膜8はエッチングマスクとして使用され
る。これにより、前記窒化珪素膜(絶縁膜8)中の汚染
物質を取り込んだ酸化珪素膜(絶縁膜9)を除去できる
ので、誘電体膜C2の膜質を高めることができる。Next, as in the above-described embodiment, wet etching is performed on the entire surface of the substrate to remove the insulating film 6 on the second region.
As shown in FIG. 5C, the surfaces of the active regions of the p-type well region 3 and the n-type well region 2 of the second region are exposed. At this time, the insulating film 9 on the insulating film 8 of the dielectric film C2 is also removed, and the insulating film 8 of the dielectric film C2 is used as an etching mask. Thereby, the silicon oxide film (insulating film 9) in which the contaminants in the silicon nitride film (insulating film 8) are taken can be removed, so that the quality of the dielectric film C2 can be improved.
次に、前述の実施例と同様に、低温の熱酸化処理を施
し、前記第2領域のp型ウエル領域3、n型ウエル領域
2の夫々の活性領域にゲート絶縁膜14を形成する。この
熱酸化処理工程において、前記誘電体膜C2の絶縁膜8上
にも薄い膜厚の絶縁膜13が形成される。この後、前述の
実施例と同様に、第2電極C3、ゲート電極15、n+型半導
体領域16、p+型半導体領域17の夫々を形成することによ
り、前記第4図に示すように、容量素子C、nチャネル
MISFETQn及びpチャネルMISFETQpを有する半導体集積回
路装置がほぼ完成する。Next, similarly to the above-described embodiment, a low-temperature thermal oxidation treatment is performed to form a gate insulating film 14 in each of the active regions of the p-type well region 3 and the n-type well region 2 of the second region. In this thermal oxidation process, a thin insulating film 13 is also formed on the insulating film 8 of the dielectric film C2. Thereafter, similarly to the above-described embodiment, by forming the second electrode C3, the gate electrode 15, the n + -type semiconductor region 16, and the p + -type semiconductor region 17, as shown in FIG. Capacitance element C, n channel
A semiconductor integrated circuit device having MISFETQn and p-channel MISFETQp is almost completed.
このように、本実施例の製造方法によれば、第1電極
C1の側壁部に絶縁膜7、8、13の夫々で構成された良質
の誘電体膜C2を形成することができ、例えば第6A図(要
部断面図)及び第6B図(第6A図の要部平面図)に示すよ
うに、第2電極C3で第1電極C1を覆うように形成するこ
とができる(第1電極C1の周囲の側壁部で誘電体膜C2の
耐圧が律則されない)ので、設計上のレイアウトの自由
度を高められる。As described above, according to the manufacturing method of the present embodiment, the first electrode
A high-quality dielectric film C2 composed of each of the insulating films 7, 8, and 13 can be formed on the side wall portion of C1, for example, as shown in FIG. 6A (a cross-sectional view of a main part) and FIG. 6B (FIG. 6A). As shown in the main part plan view), the second electrode C3 can be formed so as to cover the first electrode C1 (the breakdown voltage of the dielectric film C2 is not restricted by the side wall around the first electrode C1). Therefore, the degree of freedom in layout on design can be increased.
なお、容量素子Cの誘電体膜C2の上層の絶縁膜13は、
完成時に存在していても、存在していなくても誘電体膜
C2の電気的特性は実質的に差がないので、前述の実施例
では絶縁膜13が存在するものとして説明したが、本発明
は絶縁膜13が存在しなくてもよい。Note that the insulating film 13 above the dielectric film C2 of the capacitor C is
Dielectric film, whether or not present when completed
Since there is substantially no difference in the electrical characteristics of C2, the above embodiment has been described on the assumption that the insulating film 13 is present, but the present invention does not have to include the insulating film 13.
また、前記容量素子Cの第1電極C1の周囲の側壁部の
誘電体膜C2は、前述の第1図に示すように、絶縁膜(酸
化珪素膜)7のみで形成してもよい。この場合、第1電
極C1の上部表面上には、絶縁膜7、絶縁膜(窒化珪素
膜)8の夫々が順次積層され、第1電極C1の周囲の側壁
部には、前記絶縁膜8を酸化マスクとして第1電極C1の
上部の絶縁膜7に比べて厚い膜厚の絶縁膜7が形成され
る。この第1電極C1の周囲の側壁部の絶縁膜7は、この
第1電極C1の周囲の側壁部で誘電体膜C2の耐圧が律則さ
れないために厚く形成される。前記第1電極C1、誘電体
膜C2の絶縁膜8の夫々は同一マスクパターンでパターニ
ングされている。Further, the dielectric film C2 on the side wall around the first electrode C1 of the capacitive element C may be formed only of the insulating film (silicon oxide film) 7, as shown in FIG. In this case, an insulating film 7 and an insulating film (silicon nitride film) 8 are sequentially laminated on the upper surface of the first electrode C1, and the insulating film 8 is formed on the side wall around the first electrode C1. An insulating film 7 having a larger thickness than the insulating film 7 on the first electrode C1 is formed as an oxidation mask. The insulating film 7 on the side wall around the first electrode C1 is formed thick because the withstand voltage of the dielectric film C2 is not restricted by the side wall around the first electrode C1. Each of the first electrode C1 and the insulating film 8 of the dielectric film C2 is patterned by the same mask pattern.
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist thereof. Of course.
例えば、本発明は、誘電体膜C2の絶縁膜8をタンタル
オキサイド(Ta2O3)膜で形成した容量素子とMISFETと
を有する半導体集積回路装置に適用できる。For example, the present invention is applicable to a semiconductor integrated circuit device having a MISFET and a capacitor in which the insulating film 8 of the dielectric film C2 is formed of a tantalum oxide (Ta 2 O 3 ) film.
また、本発明は、スタックドキャパシタ(stacked ca
pacitor)構造の容量素子とMISFETとの直列回路でメモ
リセルを構成するDRAM(Dynamic Random Access Me
mory)を有する半導体集積回路装置に適用できる。The present invention also provides a stacked capacitor (stacked ca).
DRAM is a memory cell composed of a series circuit of a capacitor and the MISFET of Pacitor) Structure (D ynamic R andom A ccess M e
mory).
また、本発明は、MNOS(Metal Nitride Oxide Se
miconductor)構造のトランジスタとMISFETとの直列回
路でメモリセル(2トランジスタ)を構成したEEPROM
(Electrically Erasable Programmable Read Onl
y Memory)を有する半導体集積回路装置に適用でき
る。この場合、MNOS構造のトランジスタのゲート絶縁
膜、ゲート電極の夫々が、前述の容量素子の誘電体膜、
第2電極の夫々に対応する。Further, the present invention is, MNOS (M etal N itride O xide S e
EEPROM consisting of a memory cell (two-transistor) consisting of a series circuit of a transistor with a MISFET structure
(E lectrically E rasable P rogrammable R ead O nl
(y M emory). In this case, each of the gate insulating film and the gate electrode of the transistor having the MNOS structure is the dielectric film of the above-described capacitive element,
It corresponds to each of the second electrodes.
また、本発明は、フローティングゲート電極及びコン
トロールゲート電極を有する電界効果トランジスタでメ
モリセルを構成するEPROM(Erasable Programmable
Read Only Memory)を備えた半導体集積回路装置に
適用できる。この場合、メモリセルの電界効果トランジ
スタのフローティングゲート電極、ゲート絶縁膜、コン
トロールゲート電極の夫々が、前述の容量素子の第1電
極、誘電体膜、第2電極の夫々に対応する。Further, the present invention is, EPROM is a memory cell composed of a field effect transistor having a floating gate electrode and control gate electrode (E rasable P rogrammable
It can be applied to a semiconductor integrated circuit device having a R ead O nly M emory). In this case, each of the floating gate electrode, the gate insulating film, and the control gate electrode of the field effect transistor of the memory cell corresponds to each of the first electrode, the dielectric film, and the second electrode of the above-described capacitor.
また、本発明は、FLOTOX(Floating−gate Tunnel
Oxide)構造のメモリセルで構成されたEEPROMを有する
半導体集積回路装置に適用できる。この場合、前記FLOT
OX構造のメモリセルのフローティングゲート電極、ゲー
ト絶縁膜、コントロール電極の夫々が、前述の容量素子
の第1電極、誘電体膜、第2電極の夫々に対応する。Further, the present invention is, FLOTOX (Flo ating-gate T unnel
The present invention can be applied to a semiconductor integrated circuit device having an EEPROM composed of memory cells having an Oxide) structure. In this case, the FLOT
Each of the floating gate electrode, the gate insulating film, and the control electrode of the memory cell having the OX structure corresponds to each of the first electrode, the dielectric film, and the second electrode of the above-described capacitor.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.
同一基板上に容量素子とMISFETとを有する半導体集積
回路装置において、前記容量素子の誘電体膜の膜質を高
めると共に、前記MISFETのゲート絶縁膜の膜質を高める
ことができる。In a semiconductor integrated circuit device having a capacitor and a MISFET on the same substrate, the quality of a dielectric film of the capacitor and the quality of a gate insulating film of the MISFET can be improved.
また、前記半導体集積回路装置の製造プロセスを低減
できる。Further, the manufacturing process of the semiconductor integrated circuit device can be reduced.
第1図は、本発明の一実施例である同一基板上にアナロ
グ回路とデジタル回路とを有する半導体集積回路装置の
概略構成を示す要部断面図、 第2図は、第1図の要部平面図、 第3A図乃至第3F図は、前記半導体集積回路装置の製造方
法を各製造工程毎に示す要部断面図、 第4図は、本発明の他の実施例である半導体集積回路装
置の概略構成を示す要部断面図、 第5A図乃至第5D図は、前記半導体集積回路装置の製造方
法を各製造工程毎に示す要部断面図、 第6A図は、半導体集積回路装置の要部断面図、 第6B図は、第6A図の要部平面図、 第7A図乃至第7C図、第8A図乃至第8D、 第9A図乃至第9D図は、従来の前記半導体集積回路の製造
方法を各製造工程毎に示す要部断面図である。 図中、1……p-型半導体基板、2……n型ウエル領域、
3……p型ウエル領域、4……フィールド絶縁膜、C1…
…第1電極、C2……誘電体膜、C3……第2電極、7、
8、13……絶縁膜、14……ゲート絶縁膜、15……ゲート
電極、16……n+型半導体領域、17……p+型半導体領域、
20……アルミニウム合金配線、C……容量素子、Qn……
nチャネルMISFET、Qp……pチャネルMISFETである。FIG. 1 is a cross-sectional view of a main part showing a schematic configuration of a semiconductor integrated circuit device having an analog circuit and a digital circuit on the same substrate according to an embodiment of the present invention, and FIG. FIGS. 3A to 3F are cross-sectional views of a main part showing a method of manufacturing the semiconductor integrated circuit device in each manufacturing process. FIG. 4 is a semiconductor integrated circuit device according to another embodiment of the present invention. 5A to 5D are cross-sectional views of a main part showing a method of manufacturing the semiconductor integrated circuit device for each manufacturing process, and FIG. 6A is a cross-sectional view of a main part of the semiconductor integrated circuit device. FIG. 6B is a fragmentary plan view of FIG. 6A, FIGS. 7A to 7C, FIGS. 8A to 8D, and FIGS. 9A to 9D are views of the conventional semiconductor integrated circuit. It is principal part sectional drawing which shows a method for every manufacturing process. In the figure, 1... P - type semiconductor substrate, 2.
3 ... p-type well region, 4 ... field insulating film, C1 ...
... first electrode, C2 ... dielectric film, C3 ... second electrode, 7,
8,13 ...... insulating film, 14 ...... gate insulating film, 15 ...... gate electrode, 16 ...... n + -type semiconductor region, 17 ...... p + -type semiconductor region,
20 …… Aluminum alloy wiring, C …… Capacitance element, Qn ……
n-channel MISFET, Qp... p-channel MISFET.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/115 29/788 29/792 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 27/115 29/788 29/792
Claims (3)
介在して第1電極、誘電体膜、第2電極の夫々を順次積
層した容量素子と、前記半導体基板の主面の第1領域と
異なる第2領域上にゲート絶縁膜を介在してゲート電極
を形成したMISFETとを有する半導体集積回路装置の製造
方法において、前記半導体基板の主面の第1領域上に第
1絶縁膜、第2領域上に第2絶縁膜の夫々を形成する工
程と、前記第1絶縁膜上に第1電極、誘電体膜の夫々を
順次積層する工程と、前記誘電体膜をマスクとして使用
し、前記第2領域上の第2絶縁膜を除去する工程と、前
記誘電体膜をマスクとして使用し、前記半導体基板の主
面の第2領域上に第3絶縁膜を形成する工程と、前記半
導体基板の主面の第2領域に前記第3絶縁膜を通してし
きい値電圧調整用不純物を導入する工程と、前記誘電体
膜をマスクとして使用し、前記第2領域上の第3絶縁膜
を除去する工程と、前記誘電体膜をマスクとして使用
し、前記半導体基板の主面の第2領域上にゲート絶縁膜
を形成する工程と、前記誘電体膜上に第2電極、前記ゲ
ート絶縁膜上にゲート電極の夫々を同一導電層で形成す
る工程とを備えたことを特徴とする半導体集積回路装置
の製造方法。A capacitor having a first electrode, a dielectric film, and a second electrode sequentially laminated on a first region of a main surface of the semiconductor substrate with an insulating film interposed therebetween; In a method for manufacturing a semiconductor integrated circuit device having a MISFET having a gate electrode formed on a second region different from the first region with a gate insulating film interposed therebetween, a first insulating film is formed on a first region on a main surface of the semiconductor substrate. Forming a second insulating film on the film and the second region, sequentially laminating a first electrode and a dielectric film on the first insulating film, and using the dielectric film as a mask Removing the second insulating film on the second region; forming a third insulating film on the second region on the main surface of the semiconductor substrate using the dielectric film as a mask; The third insulating film is passed through the second region of the main surface of the semiconductor substrate to adjust the threshold voltage. Introducing a substance, removing the third insulating film on the second region using the dielectric film as a mask, and removing the third insulating film on the second region from the main surface of the semiconductor substrate using the dielectric film as a mask. Forming a gate insulating film on the second region; and forming a second electrode on the dielectric film and a gate electrode on the gate insulating film with the same conductive layer. Of manufacturing a semiconductor integrated circuit device.
介在して第1電極、誘電体膜、第2電極の夫々を順次積
層した容量素子と、前記半導体基板の主面の第1領域と
異なる第2領域上にゲート絶縁膜を介在してゲート電極
を形成したMISFETとを有する半導体集積回路装置の製造
方法において、前記半導体基板の主面の第1領域上に第
1絶縁膜、第2領域上に第2絶縁膜の夫々を形成する工
程と、前記第1絶縁膜上に第1電極、誘電体膜の夫々を
順次積層する工程と、前記半導体基板の主面の第2領域
に前記第2絶縁膜を通してしきい値電圧調整用不純物を
導入する工程と、前記誘電体膜をマスクとして使用し、
前記第2領域上の第2絶縁膜を除去する工程と、前記誘
電体膜をマスクとして使用し、前記半導体基板の主面の
第2領域上にゲート絶縁膜を形成する工程と、前記誘電
体膜上に第2電極、前記ゲート絶縁膜上にゲート電極の
夫々を同一導電層で形成する工程とを備えたことを特徴
とする半導体集積回路装置の製造方法。2. A capacitor in which a first electrode, a dielectric film, and a second electrode are sequentially stacked on a first region of a main surface of a semiconductor substrate with an insulating film interposed therebetween, and In a method for manufacturing a semiconductor integrated circuit device having a MISFET having a gate electrode formed on a second region different from the first region with a gate insulating film interposed therebetween, a first insulating film is formed on a first region on a main surface of the semiconductor substrate. Forming a second insulating film on the film and the second region, sequentially stacking a first electrode and a dielectric film on the first insulating film, and forming a second insulating film on the first surface of the semiconductor substrate. Introducing a threshold voltage adjusting impurity into the two regions through the second insulating film, and using the dielectric film as a mask;
Removing the second insulating film on the second region, forming a gate insulating film on the second region on the main surface of the semiconductor substrate using the dielectric film as a mask, Forming a second electrode on the film and a gate electrode on the gate insulating film with the same conductive layer.
膜、窒化珪素膜、酸化珪素膜の夫々を順次積層する工程
であり、前記第2絶縁膜を除去する工程は、前記誘電体
膜の窒化珪素膜をマスクとして使用し、この窒化珪素膜
上の酸化珪素膜及び第2絶縁膜を除去する工程であるこ
とを特徴とする請求項1又は請求項2に記載の半導体集
積回路装置の製造方法。3. The step of forming the dielectric film is a step of sequentially laminating a silicon oxide film, a silicon nitride film, and a silicon oxide film, and the step of removing the second insulating film is performed by removing the dielectric film. 3. The semiconductor integrated circuit device according to claim 1, wherein the step of removing the silicon oxide film and the second insulating film on the silicon nitride film is performed using the silicon nitride film as a mask. Manufacturing method.
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Application Number | Priority Date | Filing Date | Title |
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JP2297836A JP2970858B2 (en) | 1990-11-01 | 1990-11-01 | Method for manufacturing semiconductor integrated circuit device |
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JPH04170066A JPH04170066A (en) | 1992-06-17 |
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