JPH05110083A - Field effect transistor - Google Patents

Field effect transistor

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JPH05110083A
JPH05110083A JP26648291A JP26648291A JPH05110083A JP H05110083 A JPH05110083 A JP H05110083A JP 26648291 A JP26648291 A JP 26648291A JP 26648291 A JP26648291 A JP 26648291A JP H05110083 A JPH05110083 A JP H05110083A
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JP
Japan
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region
element forming
gate electrode
gate
forming region
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Withdrawn
Application number
JP26648291A
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Japanese (ja)
Inventor
Toshiyuki Ochiai
Akira Uchiyama
章 内山
利幸 落合
Original Assignee
Oki Electric Ind Co Ltd
沖電気工業株式会社
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Publication date
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    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

PURPOSE: To restrain a drain current from decreasing in quantity when a FET is micronized.
CONSTITUTION: Grooves 39 are provided onto an element forming region 42 of a FET 28 extending in parallel with the lengthwise direction of a gate, and a gate oxide film 32 and a gate electrode 34 are successively provided onto the element forming region 42 where the grooves 39 are provided. A source region 36 and a drain region 38 are arranged so as to sandwich the gate electrode 34 between them, and the element forming region 42 is provided. The source region 36 and the drain region 38 are of impurity-containing regions which are formed by adding impurities to the element forming region 42 using the gate electrode 34 as a mask. The surface part of the element forming region 42 where grooves are provided becomes longer in a direction which crosses a direction in which a drain current flows than a case where grooves are not provided, and therefore an effective gate length is enhanced.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】この発明は電界効果トランジスタの構造に関する。 BACKGROUND OF THE about the structure of the present invention is a field effect transistor.

【0002】 [0002]

【従来の技術】現在、超LSI(Very Large At present, ultra-LSI (Very Large
Scale Integra−tion)を構成する基本素子として、MOS構造の電界効果トランジスタ(Metal Oxide Semiconducto As a basic element constituting the Scale Integra-tion), field-effect transistor of MOS structure (Metal Oxide Semiconducto
r Field Ef−fect Transisto r Field Ef-fect Transisto
r:MOSFETと称す)が広く用いられている。 r: referred to as MOSFET) is widely used. 以下、図面を参照し、従来のMOSFETの構造につき概略的に説明する。 Hereinafter, with reference to the drawings, schematically explained structure of a conventional MOSFET. 尚、MOSFETの製造方法及び素子構造の詳細に関しては、例えば文献1:超高速MOSデバイス 培風館 昭和61年2月10日 p117〜1 With respect to the details of the manufacturing method and device structure of the MOSFET, for example, Reference 1: High Speed ​​MOS device Baifukan, 1986 February 10 p117~1
25を参照されたい。 See 25.

【0003】図10(A)及び(B)は従来のMOSF [0003] FIG. 10 (A) and (B) a conventional MOSF
ETの要部構成を概略的に示す断面図及び平面図であり、図10(A)は図10(B)のA−A線に沿って取った断面を示す。 ET is a cross-sectional view and a plan view schematically showing a major configuration of FIG. 10 (A) shows a section taken along the line A-A of FIG. 10 (B). 図においては超LSIが備えるMOS In FIG MOS provided super LSI
FET1素子に着目して、その要部構成を示した。 Focusing on FET1 element showed its main structure.

【0004】図10(A)〜(B)にも示すように、F [0004] As shown in FIG. 10 (A) ~ (B), F
ET10は基板12とゲート酸化膜16及びゲート電極18と、ソース領域20及びドレイン領域22とを備える。 ET10 includes a substrate 12 and the gate oxide film 16 and the gate electrode 18, a source region 20 and drain region 22. 基板12上には、超LSIが備えるFET10とこれ以外の素子とを電気的に分離するためのフィールド酸化膜24を設け、フィールド酸化膜24に基板12の素子形成領域14を露出する窓26を設ける。 On the substrate 12 is a field oxide film 24 for electrically isolating the other of the element and FET10 ultra LSI comprises providing a window 26 for exposing the element forming region 14 of the substrate 12 to the field oxide film 24 provided. そして窓2 And window 2
4を介し露出する素子形成領域14上に順次にゲート酸化膜16及びゲート電極18を設ける。 4 on the element formation region 14 exposed through the sequentially providing the gate oxide film 16 and the gate electrode 18. またソース領域20及びドレイン領域22をゲート電極18の一方及び他方の側部に隣接させて素子形成領域14に設ける。 The source regions 20 and drain regions 22 one and adjacent to the other side of the gate electrode 18 provided in the element formation region 14. 図中、ソース領域20及びドレイン領域22に点を付して示した。 In the figure, it was denoted by the 22 two-point source region 20 and drain region.

【0005】 [0005]

【発明が解決しようとする課題】しかしながら上述した従来のMOSFETは、LSIの集積度を高める際にいくつかの問題点を生じる。 Conventional MOSFET which is however above INVENTION Problems Trying to solve] results in some problems in increasing the degree of integration of LSI. 以下、この点につき説明する。 Below, it will be explained this point.

【0006】LSIの集積度を高めるためにはその構成要素であるMOSFETを微細化しその占有面積を縮小すればよいが、この際にスケーリング則に従ってMOS [0006] To increase the degree of integration of LSI can I reduced area occupied by refining the MOSFET which is a component but, MOS according to the scaling law when this
FETのゲート幅W及びゲート長L(図10参照)を縮小する必要がある。 It is necessary to reduce the gate width W and gate length L of the FET (see FIG. 10). ゲート長Lの縮小は、ソースドレイン間の電界強度を強めるのでドレイン電流の増加を促しまた動作速度を向上させるという利点をもたらす。 Reduction of the gate length L provides the advantage of improving the prompts also operating speed increase of the drain current since enhance the electric field strength between the source and the drain. しかしドレイン電流はゲート幅Wに比例して増減するので、 However, since the drain current increases or decreases in proportion to the gate width W,
ゲート幅Wの縮小はドレイン電流の低下をもたらし従ってゲート長Lの縮小によるドレイン電流の増加を打ち消す。 Reduction of the gate width W counteract the increase in the drain current due to bring thus reducing the gate length L of the reduction in the drain current. 従ってゲート長Lの縮小によって必ずしも有効にドレイン電流を増加させることはできなかった。 Therefore it could not always effectively increasing the drain current by reducing the gate length L.

【0007】この発明の目的は、上述した従来の問題点を解決し、微細化に伴うドレイン電流の減少を防止できる構造の電界効果トランジスタを提供することにある。 An object of this invention to solve the conventional problems described above, is to provide a field effect transistor structure which can prevent a decrease in drain current due to miniaturization.

【0008】 [0008]

【課題を解決するための手段】この目的の達成を図るため、この発明の電界効果トランジスタは、半導体材料から成る下地と、下地の素子形成領域上に順次に設けたゲート酸化膜及びゲート電極と、ゲート電極を挟むように配置して素子形成領域に設けたソース領域及びドレイン領域とを備えて成る電界効果トランジスタにおいて、素子形成領域の少なくともゲート電極直下の領域にソース領域及びドレイン領域を結ぶ方向に延在させて溝を設けたことを特徴とする。 Means for Solving the Problems] To achieve the achieve these objects, the field effect transistor of this invention includes a base made of a semiconductor material, a gate oxide film and a gate electrode sequentially disposed on the element forming region of the base , the direction connecting the field-effect transistor comprising a source region and a drain region provided in the element forming region and disposed so as to sandwich the gate electrode, a source region and a drain region in the region directly under at least the gate electrode of the element formation region characterized in that a groove is extended to.

【0009】 [0009]

【作用】このような構造によれば、溝はソース領域及びドレイン領域を結ぶ方向に延在するので、素子形成領域の溝を設けた部分ではドレイン電流が流れる方向と交差する方向における素子形成領域の表層部分の長さPが溝を設けない場合よりも長くなり、従って実質的なゲート幅が増加する。 SUMMARY OF] According to this structure, since the groove extends in a direction connecting a source region and a drain region, the element formation region in a direction intersecting the direction in which the drain current flows in the portion provided with the groove of the element formation region the length P of the surface layer portion of longer than the case without the groove, thus substantial gate width increases. しかも平面的に見たときの素子形成領域の面積を一定としたままであっても溝の配設個数及び又は深さを増加させると長さPが増加するので、平面的に見たときの素子形成領域の面積を増加させずに実質的なゲート幅を増加させることができる。 Moreover, since an increase in the distribution 設個 number and or depth of the groove also remained the area of ​​the element forming region and the constant length P increases when viewed in a plan view, as viewed in a plan view it is possible to increase the substantial gate width without increasing the area of ​​the element formation region. 換言すれば、電界効果トランジスタを微細化した場合に、平面的に見てゲート幅が縮小しても、実質的なゲート幅を大きく取ることによりドレイン電流の減少を抑制することができる。 In other words, when the field-effect transistor miniaturized, even by reducing the gate width in plan view, it is possible to suppress the decrease of the drain current by a large substantial gate width.

【0010】 [0010]

【実施例】以下、図面を参照し、この発明の実施例につき説明する。 EXAMPLES Hereinafter, with reference to the accompanying drawings, will be explained an embodiment of the present invention. 尚、図面はこの発明が理解できる程度に概略的に示してあるにすぎず、従ってこの発明を図示例に限定するものではない。 The drawings are merely schematically shown to the extent that the present invention can be understood, therefore not intended to limit the invention to the illustrated examples.

【0011】図1はこの発明の実施例の要部構成を概略的に示す切欠斜視図である。 [0011] Figure 1 is a cutaway perspective view showing the essential structure of the embodiment of the present invention. In FIG. この実施例のFET28はLSIに搭載されるMOSFETであり、図1においてはその要部構成を示した。 FET28 of this embodiment is a MOSFET that is mounted to the LSI, in Figure 1 shows the main structure.

【0012】この実施例のFET28は下地30と、ゲート酸化膜32及びゲート電極34と、ソース領域36 [0012] FET28 in this embodiment the base 30, a gate oxide film 32 and the gate electrode 34, source region 36
及びドレイン領域38と、溝39とを備える。 And a drain region 38, and a groove 39.

【0013】下地30は第一導電型の半導体材料から成る下地例えばp型Si基板であり、この下地30上に、 [0013] base 30 is a base, for example, p-type Si substrate of semiconductor material of a first conductivity type, on the base 30,
LSIに搭載されるFET28とこれ以外の電気回路素子とを分離するためのフィールド酸化膜40を設ける。 FET28 to be mounted on LSI and providing a field oxide film 40 for separating the other electric circuit elements.
フィールド酸化膜40は下地30の素子形成領域42を露出する窓を備え、この素子形成領域42上に順次にゲート酸化膜32及びゲート電極34を設ける。 Field oxide film 40 is provided with a window for exposing the element forming region 42 of the base 30, sequentially providing the gate oxide film 32 and gate electrode 34 on the element forming region 42. そしてソース領域36及びドレイン領域38をゲート電極34を挟むように配置して素子形成領域42に設ける。 Then place the source region 36 and drain region 38 so as to sandwich the gate electrode 34 provided in the element formation region 42. ソース領域36及びドレイン領域38は、第一導電型とは反対の第二導電型の不純物例えばn型不純物を素子形成領域42に添加して形成した領域である。 Source region 36 and drain region 38, and the first conductivity type is formed by adding an impurity for example n-type impurity of a second conductivity type opposite to the element forming region 42 region.

【0014】そして素子形成領域42の少なくともゲート電極34直下の領域に、ソース領域36及びドレイン領域38を結ぶ方向に延在させて溝39を設ける。 [0014] And in the area immediately below at least the gate electrode 34 of the element formation region 42, providing a groove 39 is extended in the direction connecting the source region 36 and drain region 38. この実施例では、複数の溝39をゲート電極34の長さ方向に平行に延在させ、ゲート電極34直下のみならずソース領域36及びドレイン領域38にも設ける。 In this embodiment, a plurality of grooves 39 extend parallel to the length direction of the gate electrode 34, also provided on the source region 36 and drain region 38 not only directly under the gate electrode 34. ソース領域36及びドレイン領域38にも溝39を設けることにより、ソース領域36及びドレイン領域38をそれぞれ対応する電極と接続した際にこれら領域と電極との接触面積を大きく取ることができ、従ってこれら領域と電極とのコンタクト抵抗を低減できる。 By providing the groove 39 to the source region 36 and drain region 38, it is possible to increase the contact area between these regions and the electrodes when connected to each corresponding electrode a source region 36 and drain region 38, thus these the contact resistance can be reduced between the region and the electrode.

【0015】次にこの実施例のFET28の製造方法につき一例を挙げて説明する。 [0015] Next will be described as an example for the production method of the FET28 of this embodiment. 図2〜図9はこの実施例の製造工程の説明図である。 Figures 2-9 are explanatory views of a manufacturing process of this embodiment. 図3(A)〜(B)と図2、 Figure 3 (A) ~ (B) 2,
図4〜図9それぞれの(A)とはFETの製造途上においてゲート電極直下に対応する領域の素子形成領域及びその近傍部分の様子を、ゲート電極幅方向に沿って取った断面で概略的に示す断面図、また図2及び図4〜図9 4-9 of each state of the element forming region and its vicinity of the region corresponding to the right under the gate electrode in the production course of the FET and (A), schematically in cross-section taken along the gate electrode width direction sectional view showing, also FIGS. 2 and 4 to 9
それぞれの(B)はFETの製造途上において素子形成領域及びその近傍部分の様子を概略的に示す平面図である。 Each (B) is a plan view schematically showing a state of the element forming region and its vicinity in the production course of FET. しかも図2、図4〜図9の(A)及び(B)は同一工程段階における断面図及び平面図である。 Moreover Figure 2, shown in FIGS. 4 9 (A) and (B) is a cross-sectional view and a plan view in the same process step.

【0016】この実施例のFET28を製造するに当たり、下地30として第一導電型の下地例えばp型Si基板を用意する。 [0016] In producing the FET28 of this embodiment, providing a base for example p-type Si substrate of a first conductivity type as the base 30. 次いで図2(A)及び(B)にも示すように、下地30上にパッド酸化膜44を形成する。 Next, as shown in FIG. 2 (A) and (B), a pad oxide film 44 on the base 30. パッド酸化膜44は、例えば熱酸化法により形成したSiO Pad oxide layer 44, SiO, for example formed by thermal oxidation
2膜であり、フィールド酸化膜40形成時の応力緩和を目的として形成される。 A 2 film, is formed for the purpose of stress relaxation at the time of the field oxide film 40 formed. 次いでパッド酸化膜44上に、 Then on the pad oxide film 44,
マスク形成用膜46を積層する。 Laminating the mask formation film 46. マスク形成用膜46は酸化されにくい材料から成り例えばCVD(Chemi For forming a mask film 46 is made difficult to be oxidized materials such as CVD (Chemi
cal Vapor Deposition)法により形成したSi 34膜である。 a Si 3 N 4 film formed by cal Vapor Deposition) method. 次いでマスク形成用膜4 Then for forming a mask film 4
6上に、これのパターニングに用いるレジストパターン48を形成する。 On the 6, to form a resist pattern 48 used for this patterning. レジストパターン48を素子形成領域42に対応する領域に、好ましくは素子形成領域42よりも少し広くして形成する。 In a region corresponding to the resist pattern 48 in the element formation region 42, preferably formed by a little wider than the element formation region 42.

【0017】次に図3(A)にも示すように、レジストパターン48をマスクとしてマスク形成用膜46をパターニングし、パターニングしたマスク形成用膜46から成るマスク50を得る。 [0017] Then, as shown also in FIG. 3 (A), a resist pattern 48 is patterned mask formation film 46 as a mask, to obtain a mask 50 made of patterned mask formation film 46. この際、パッド酸化膜44をパターニングせずにマスク形成用膜46のみを選択的にパターニングする。 In this case, the selectively patterned only mask formation film 46 without patterning the pad oxide film 44. 次いでチャネルストッパ用の不純物例えばBイオンを素子形成領域42の周辺部の下地30に選択的に添加する。 Then selectively added to the base 30 of the peripheral portion of the element forming region 42 of impurities such as B ions for channel stopper. 図中、このイオンを添加した領域をばつ印を付して概略的に示した。 In the figure, schematically showing the regions added with the ion denoted by the crosses.

【0018】次に図3(B)にも示すように、レジストパターン48を除去し、然る後マスク50を用いて選択的に下地30を酸化し下地30上にフィールド酸化膜4 [0018] Next, as shown also in FIG. 3 (B), a resist pattern 48 is removed, the field oxide film 4 on the oxidized selectively base 30 using Thereafter mask 50 base 30
0を形成する。 To form a 0. マスク50は酸化されにくいので下地3 Mask 50 base 3 because it is difficult to be oxidized
0のマスク50で覆われていない領域上に選択的に、フィールド酸化膜40が形成される。 Optionally on the 0 region not covered by the mask 50, the field oxide film 40 is formed.

【0019】次に図4(A)〜(B)にも示すように、 [0019] Then, as shown in FIG. 4 (A) ~ (B),
マスク50及びパッド酸化膜44を除去し、フィールド酸化膜40に窓52を形成する。 Removing the mask 50 and the pad oxide film 44, to form a window 52 in the field oxide film 40. 窓52を介し素子形成領域42の下地30を露出させる。 Exposing the underlying 30 of the element forming region 42 through the window 52.

【0020】次に図5(A)〜(B)にも示すように、 [0020] Next, as shown in FIG. 5 (A) ~ (B),
窓52を介し露出する素子形成領域42上に溝形成用のマスク54を形成する。 Forming a mask 54 for grooves formed on the element formation region 42 exposed through the window 52. マスク54はゲート長さ方向に延在するストライプ状の複数の窓56を有する。 Mask 54 having a stripe-shaped plurality of windows 56 extending to the gate length direction. 素子形成領域42の溝形成部分を窓56を介し露出し残りの部分をマスク54で覆う。 The groove forming portion of the element formation region 42 is exposed through the window 56 to cover the remainder of the mask 54. 然る後例えば従来周知のドライエッチング法により、素子形成領域42の溝形成部分を選択的にエッチング除去し、素子形成領域42に溝39 Then, for example, by well-known dry etching method, and selectively removed by etching groove forming portion of the element formation region 42, a groove 39 in the element formation region 42
を形成する。 To form. 溝39を形成した後、マスク54を除去する。 After forming the grooves 39, the mask is removed 54.

【0021】図示例では、溝39の配設個数を3個及び深さを平面的に見た場合のゲート幅の1/4の長さとしたが、これら配設個数及び深さは設計に応じて任意好適に変更することができる。 [0021] In the illustrated example, there has been a quarter the length of the gate width when viewed three and depth distribution 設個 number of grooves 39 in a plan view, these distribution 設個 number and depth according to design it can be arbitrarily suitably changed Te. 溝39の深さ及び又は配設個数を増減させることにより、実効的なゲート幅を増減させることができる。 By increasing or decreasing the depth and or coordination 設個 number of grooves 39 can increase or decrease the effective gate width. 実効的なゲート幅を増加させるには素子形成領域42の少なくともゲート電極直下に対応する領域(チャネル領域)に溝39を設けてあればよいが、図示例では溝39を素子形成領域42のソース領域からドレイン領域まで延在させて設けた。 Although it is sufficient to increase the effective gate width is provided with a groove 39 in the region (channel region) corresponding to at least the gate electrode directly under the element forming region 42, the source of the element forming region 42 a groove 39 in the illustrated embodiment provided by extending from a region to the drain region. ソース領域及び又はドレイン領域に溝39を設けることにより、ソース領域及び又はドレイン領域と、対応する電極との間のコンタクト抵抗を低減できる。 A source region and a drain region by providing the groove 39, can be reduced and a source region and a drain region, the contact resistance between the corresponding electrodes.

【0022】次に図6(A)〜(B)にも示すように、 [0022] Next, as shown in FIG. 6 (A) ~ (B),
溝39を設けた素子形成領域42にゲート酸化膜形成用の酸化膜58を形成する。 Forming an oxide film 58 for a gate oxide film formed in the element formation region 42 having a groove 39. 酸化膜58は例えば、素子形成領域42を900℃程度に加熱して熱酸化することにより形成した膜厚3〜20nm程度のSiO 2膜である。 Oxide film 58 is, for example, a SiO 2 film having a thickness of about 3~20nm formed by thermally oxidizing by heating an element forming region 42 to approximately 900 ° C.. 次いで素子形成領域42のチャネル部分に対ししきい値電圧を制御するための不純物を例えばイオン注入法により添加する。 Then to the channel portion of the element formation region 42 is added by the impurity for controlling the threshold voltage, for example, ion implantation. この際、溝39の底部のみならず側壁部分にも不純物を添加するため、下地30の主平面(この例ではSi基板の基板面)に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝39 At this time, in order to add an impurity to the side wall portion not only a bottom portion of the groove 39, with respect to the main plane not only from a direction perpendicular to the main plane of the base 30 (substrate surface of the Si substrate in this example) from a plurality of directions oblique grooves 39
側壁部分へ、不純物を入射させるのがよい。 The side wall portion, it is preferable to be incident impurities. 図中、この不純物を注入した領域を白抜き丸印を付して概略的に示した。 In the figure, schematically illustrating a region injected with the impurity denoted by the white circles.

【0023】次に図7(A)〜(B)にも示すように、 [0023] Next, as shown in FIG. 7 (A) ~ (B),
酸化膜58上にゲート電極形成用の膜例えばポリシリコン膜60を積層し、然る後ポリシリコン膜60上にレジストマスク62を形成する。 The film, for example, a polysilicon film 60 for a gate electrode formed on the oxide film 58 are stacked to form a resist mask 62 on thereafter polysilicon film 60. マスク62はポリシリコン膜60のゲート電極形成部分を覆い残りの部分を露出する。 Mask 62 exposes the remaining portions cover the gate electrode formation portion of the polysilicon film 60.

【0024】次に図8(A)〜(B)にも示すように、 [0024] Next, as shown in FIG. 8 (A) ~ (B),
ポリシリコン膜60のゲート電極形成部分を残存させ残りの部分をエッチング除去して、残存するポリシリコン膜60から成るゲート電極34を得ると共にフィールド酸化膜40を露出させる。 The remaining portion is left a gate electrode formation portion of the polysilicon film 60 is removed by etching, to expose the field oxide film 40 with obtaining a gate electrode 34 made of polysilicon film 60 remaining. 次いで酸化膜58のゲート電極直下の部分を残存させ残りの部分をエッチング除去して、残存する酸化膜58から成るゲート酸化膜32を得ると共に素子形成領域42のソース及びドレイン領域の溝39を露出させる。 Then the remaining portion is left portion directly below the gate electrode of the oxide film 58 is removed by etching, exposing the grooves 39 of the source and drain regions of the element formation region 42 with obtaining a gate oxide film 32 made of oxide film 58 remaining make. 次いでマスク62を除去する。 Then removed the mask 62.

【0025】次に図9(A)〜(B)にも示すように、 [0025] Next, as shown in FIG. 9 (A) ~ (B),
窓52を介し露出する素子形成領域42のソース領域3 The source region of the element formation region 42 exposed through the window 52 3
6及びドレイン領域38に選択的に不純物例えばAsイオンを添加し、図1にも示すようにFET28の基本構造を完成する。 Selectively adding an impurity such as As ions 6 and the drain region 38, to complete the basic structure of FET28 as shown in FIG. 不純物を添加する際には例えば、ゲート電極34及びフィールド酸化膜40をマスクとし、イオン注入法により不純物を添加する。 When adding an impurity, for example, the gate electrode 34 and the field oxide film 40 as a mask, an impurity is added by an ion implantation method. しかも溝39の底部のみならず側壁部分にも不純物を添加するため、下地3 Moreover, since the addition of the impurity to the side wall portion not only a bottom portion of the groove 39, the base 3
0の主平面(この例ではSi基板の基板面)に対して垂直な方向からのみならず主平面に対して斜めの複数の方向から、溝39側壁部分へ、不純物を入射させるのがよい。 Main plane from a plurality of directions oblique to the main plane not only the direction perpendicular to the substrate (Si substrate surface of the substrate in this example) of 0, the groove 39 sidewall portion, it is preferable to be incident impurities. 図9(B)中、不純物を添加したソース領域36及びドレイン領域38を点を付して示した。 In FIG. 9 (B), the source region 36 and drain region 38 doped indicated by a dotted.

【0026】次に図示せずも、従来公知の方法により、 [0026] Next, also not shown, by a conventionally known method,
ゲート電極34、ソース領域36及びドレイン領域38 Gate electrode 34, source region 36 and drain region 38
上に中間絶縁膜を積層し、次いで中間絶縁膜にソース領域36及びドレイン領域38を露出するコンタクト穴を形成する。 An intermediate insulating film is stacked thereover, and then forming a contact hole exposing the source region 36 and drain region 38 in the intermediate insulating film. 次いでコンタクト穴を介しソース領域36及びドレイン領域38と接続する配線電極を中間絶縁膜上に形成し、FET28の配線を完了する。 Then forming a wiring electrode connected to the source region 36 and drain region 38 through a contact hole on the intermediate insulating film, thereby completing the wiring FET 28.

【0027】この例では、ゲート長L(図9(B)参照)を計測する方向と平行な方向に溝39を延在させ、 [0027] In this example, the gate length L (see FIG. 9 (B)) by extending the groove 39 in the direction parallel to the direction of measuring a
溝39の配設個数を3個及び深さを、平面的に見た場合のゲート幅W1(図9(B)参照)の1/4の長さとしたので、FET28の実効的なゲート幅W2はW2=W Three and depth distribution 設個 number of grooves 39, since the 1/4 length of the gate widths when viewed in a plane W1 (see FIG. 9 (B)), the effective gate width of the FET 28 W2 the W2 = W
1+(W1/4)・6=2.5・W1となる。 1+ a (W1 / 4) · 6 = 2.5 · W1. 従って平面的に見た場合のゲート幅W1が従来と同じ大きさであっても、この実施例では実効的なゲート幅W2は平面的に見た場合のゲート幅W1の2.5倍であるのでドレイン電流量を従来の場合の2.5倍に増やせその結果FE Therefore, even the same size gate width W1 as viewed in a plan view is the conventional, effective gate width W2 in this embodiment is 2.5 times the gate width W1 as viewed in a plan view Consequently FE increasing the drain current of 2.5 times that of a conventional so
Tの動作速度を従来よりも速くすることができる。 The operating speed of the T can be increased than before. 観点を変えれば、ドレイン電流量を従来と同じとして比較した場合、この実施例では平面的に見た場合のゲート幅W In other aspects, when comparing the drain current amount as same as conventional, the gate width W when viewed in plan in this embodiment
1を従来の1/2.5倍に縮小でき、これはLSIの集積化に大きく寄与するものである。 1 can be reduced in a conventional 1 / 2.5 times, which is one that contributes greatly to the integration of LSI.

【0028】またCMOS(Complementar [0028] The CMOS (Complementar
y MOS)構造のLSIでは、nチャネル及びpチャネルMOSFETのそれぞれのドレイン電流量を、動作速度が最大に成るようにそれぞれ個別に最適化することが重要である。 In the LSI y MOS) structure, the respective drain currents of the n-channel and p-channel MOSFET, it is important that the operating speed is respectively optimized separately to maximize. この実施例ではこの発明をnチャネルM The present invention n-channel M is in this embodiment
OSFETに適用した例につき説明したが、この発明をCMOS構造のLSIが備えるnチャネル及びpチャネルMOSFETの双方に適用すれば、溝の深さ及び配設個数を任意好適に設計することにより、動作速度を最大とするようにnチャネル及びpチャネルMOSFETそれぞれのドレイン電流量を最適化することが容易となる。 It has been explained an example of application to OSFET, by applying the present invention on both the n-channel and p-channel MOSFET LSI comprises a CMOS structure, by any suitably designed depth and distribution 設個 number of grooves, the operation speed it is easy to optimize the n-channel and p-channel MOSFET respective drain current amount to the maximum.

【0029】この発明は上述した実施例にのみ限定されるものではなく、従って各構成成分の形状、配設位置、 [0029] The invention is not limited only to the embodiments described above, thus the shape of each component, arrangement position,
形成材料、形成方法、数値的条件、延在方向、数値的条件及びそのほかを任意好適に変更することができる。 Forming material, forming method, numerical conditions, extending direction, the numerical conditions and other can be arbitrarily suitably changed.

【0030】 [0030]

【発明の効果】上述した説明からも明らかなように、この発明の電界効果トランジスタによれば、溝はソース領域及びドレイン領域を結ぶ方向に延在するので、素子形成領域の溝を設けた部分ではドレイン電流が流れる方向と交差する方向における素子形成領域の表層部分の長さPが溝を設けない場合よりも長くなり、従って実効的なゲート幅が増加する。 [Effect of the Invention] As apparent from the above description, according to the field-effect transistor of the present invention, since the groove extends in a direction connecting a source region and a drain region, a portion provided with a groove in the element formation region in length P of the surface layer of the element forming region in the direction crossing the direction of drain current flow is longer than the case without the groove, thus the effective gate width is increased. 従ってこの発明によれば、平面的に見た場合のゲート幅が従来と同じ大きさであっても、 Therefore, according to the present invention, the gate width when viewed in a plane even if the same size as the conventional,
実効的なゲート幅を平面的に見た場合のゲート幅よりも大きくすることができるのでドレイン電流量を従来よりも増加させこれにより動作速度を従来よりも速くすることができる。 The operating speed by which is increased than the conventional drain current amount can be increased than the gate width when viewed effective gate width on a plane can be increased than before.

【0031】また平面的に見たときの素子形成領域の面積を一定としたままであっても溝の配設個数及び又は深さを増加させると長さPが増加するので、平面的に見たときの素子形成領域の面積を増加させずに実効的なゲート幅を増加させることができる。 [0031] Since an increase in the distribution 設個 number and or depth of the groove also remained the area of ​​the element forming region and the constant length P increases when viewed in a plan view, viewed from above area of ​​the element forming region of the can increase the effective gate width without increasing the time was. 従ってこの発明によれば、ドレイン電流量を従来と同じとして比較した場合、 Therefore, according to the present invention, when comparing the drain current amount as the same as conventional,
平面的に見た場合のゲート幅を縮小することができるので従来よりも素子構造を微細化できる。 The element structure may miniaturization than the conventional it is possible to reduce the gate widths when viewed in plan.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明の実施例の基本構造を概略的に示す要部切欠斜視図である。 1 is a main part cutaway perspective view schematically showing a basic structure of an embodiment of the present invention.

【図2】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 Figure 2 (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図3】(A)及び(B)は異なる工程段階における製造途上の様子を概略的に示す要部断面図である。 3 (A) and (B) is a fragmentary cross-sectional view schematically showing a state of manufacturing developing at different process steps.

【図4】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 [4] (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図5】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 [5] (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図6】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 6 (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図7】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 7 (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図8】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 8 (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図9】(A)及び(B)は同一工程段階における製造途上の様子を概略的に示す要部断面図及び要部平面図である。 9 (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view showing a state of manufacturing developing in the same process step schematically.

【図10】(A)及び(B)は従来のMOSFETの構成を概略的に示す要部断面図及び要部平面図である。 [10] (A) and (B) is a fragmentary cross-sectional view and a fragmentary plan view schematically showing the structure of a conventional MOSFET.

【符号の説明】 DESCRIPTION OF SYMBOLS

28:FET 30:下地 32:ゲート酸化膜 34:ゲート電極 36:ソース領域 38:ドレイン領域 39:溝 42:素子形成領域 28: FET 30: base 32: a gate oxide film 34: Gate electrode 36: Source region 38: a drain region 39: groove 42: the element forming region

Claims (1)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 半導体材料から成る下地と、該下地の素子形成領域上に順次に設けたゲート酸化膜及びゲート電極と、該ゲート電極を挟むように配置して前記素子形成領域に設けたソース領域及びドレイン領域とを備えて成る電界効果トランジスタにおいて、 前記素子形成領域の少なくともゲート電極直下の領域にソース領域及びドレイン領域を結ぶ方向に延在させて溝を設けたことを特徴とする電界効果トランジスタ。 1. A source provided a base made of a semiconductor material, a gate oxide film and a gate electrode sequentially disposed on the lower ground element forming region, the element forming region and disposed so as to sandwich the gate electrode in the field effect transistor comprising a region and the drain region, the field effect, characterized in that a groove is extended in a direction connecting a source region and a drain region in the region directly under at least the gate electrode of the element forming region transistor.
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