JP2970583B2 - 時分割多重時間スイッチ装置 - Google Patents
時分割多重時間スイッチ装置Info
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- JP2970583B2 JP2970583B2 JP8710297A JP8710297A JP2970583B2 JP 2970583 B2 JP2970583 B2 JP 2970583B2 JP 8710297 A JP8710297 A JP 8710297A JP 8710297 A JP8710297 A JP 8710297A JP 2970583 B2 JP2970583 B2 JP 2970583B2
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、交換機等に使用さ
れる時分割多重時間スイッチ装置に関し、特に本機能を
１チップに収めた時分割多重時間スイッチＬＳＩに用い
て好適なものである。
れる時分割多重時間スイッチ装置に関し、特に本機能を
１チップに収めた時分割多重時間スイッチＬＳＩに用い
て好適なものである。
【０００２】
【従来の技術】従来の時分割多重時間スイッチＬＳＩ
（以下、ＴＳＷ ＬＳＩと呼ぶ）においては、そのスイ
ッチ容量は、デバイスの進歩及び交換機の進展に従って
５１２多重，１ｋ多重，２ｋ多重，４ｋ多重と高多重化
が図られてきた。近年、ＩＳＤＮ等多ＴＳ（タイムスロ
ット）をハントするデータをスイッチングする要求が増
加し、ますます大容量化が行われ、現在では８１９２多
重時分割スイッチＬＳＩ（以下、８ｋＴＳＷ ＬＳ
Ｉ），１６３８４多重時分割スイッチＬＳＩ（以下、１
６ｋＴＳＷ ＬＳＩ）等が開発されている。ＴＳＷ Ｌ
ＳＩの基本構成は、多重度にかかわらずほぼ同様な構成
を有している。例として、図２に８ｋＴＳＷ ＬＳＩの
基本ブロック図、図３に１６ｋＴＳＷ ＬＳＩの基本ブ
ロック図を示す。
（以下、ＴＳＷ ＬＳＩと呼ぶ）においては、そのスイ
ッチ容量は、デバイスの進歩及び交換機の進展に従って
５１２多重，１ｋ多重，２ｋ多重，４ｋ多重と高多重化
が図られてきた。近年、ＩＳＤＮ等多ＴＳ（タイムスロ
ット）をハントするデータをスイッチングする要求が増
加し、ますます大容量化が行われ、現在では８１９２多
重時分割スイッチＬＳＩ（以下、８ｋＴＳＷ ＬＳ
Ｉ），１６３８４多重時分割スイッチＬＳＩ（以下、１
６ｋＴＳＷ ＬＳＩ）等が開発されている。ＴＳＷ Ｌ
ＳＩの基本構成は、多重度にかかわらずほぼ同様な構成
を有している。例として、図２に８ｋＴＳＷ ＬＳＩの
基本ブロック図、図３に１６ｋＴＳＷ ＬＳＩの基本ブ
ロック図を示す。
【０００３】基本構成及び動作を図２の８ｋＴＳＷ基本
ブロック図を使用して説明する。入力データは、１フレ
ーム（１Ｆ：１２５μ）内に２０４８多重された１６Ｍ
データ×９bit （８bit （データ）＋パリティ）×４本
として入力される。これをＭＵＸ（マルチプレクサ）７
でスイッチングして８１９２多重の６５Ｍデータ×９bi
t ×１本の多重データが作成される。（このデータをＴ
Ｓ（タイムスロット）と呼ぶ）このデータは、逓倍ＰＬ
Ｌ９でＲｅｆクロックを逓倍して得られる６５Ｍクロッ
ク（Ｒｅｆクロックを８ＭＨｚとすると８逓倍）をカウ
ンタ１０でカウントしたアドレスにより、シーケンシャ
ルにＲＡＭから成るＳＰＭ１に書き込まれる。一方、Ｒ
ＡＭから成るＣＴＬＭ３には、上位装置のＣＰＵよりス
イッチングデータが送られて来ている。このスイッチン
グデータにおけるアドレスは出側のＴＳ No.データとし
て書き込まれ、データは入側のＴＳ No.として書き込ま
れる。
ブロック図を使用して説明する。入力データは、１フレ
ーム（１Ｆ：１２５μ）内に２０４８多重された１６Ｍ
データ×９bit （８bit （データ）＋パリティ）×４本
として入力される。これをＭＵＸ（マルチプレクサ）７
でスイッチングして８１９２多重の６５Ｍデータ×９bi
t ×１本の多重データが作成される。（このデータをＴ
Ｓ（タイムスロット）と呼ぶ）このデータは、逓倍ＰＬ
Ｌ９でＲｅｆクロックを逓倍して得られる６５Ｍクロッ
ク（Ｒｅｆクロックを８ＭＨｚとすると８逓倍）をカウ
ンタ１０でカウントしたアドレスにより、シーケンシャ
ルにＲＡＭから成るＳＰＭ１に書き込まれる。一方、Ｒ
ＡＭから成るＣＴＬＭ３には、上位装置のＣＰＵよりス
イッチングデータが送られて来ている。このスイッチン
グデータにおけるアドレスは出側のＴＳ No.データとし
て書き込まれ、データは入側のＴＳ No.として書き込ま
れる。
【０００４】次に、ＣＴＬＭ３に書き込まれたデータ
は、上記６５Ｍクロックをカウンタ１１でカウントして
得られるシーケンシャルのアドレスによりＣＴＬＭ３よ
り読み出される。この読み出されたデータは、ＳＰＭ１
の読み出しアドレスとなり、このＳＰＭ１に書き込まれ
ているデータをランダムに読み出す。ＳＰＭ１より読み
出されたデータは、ＤＭＵＸ（デマルチプレクサ）８に
より、２０４８多重された１６Ｍデータ×９bit ×４本
に変換されて出力される。このようにして時分割スイッ
チングが行われる。
は、上記６５Ｍクロックをカウンタ１１でカウントして
得られるシーケンシャルのアドレスによりＣＴＬＭ３よ
り読み出される。この読み出されたデータは、ＳＰＭ１
の読み出しアドレスとなり、このＳＰＭ１に書き込まれ
ているデータをランダムに読み出す。ＳＰＭ１より読み
出されたデータは、ＤＭＵＸ（デマルチプレクサ）８に
より、２０４８多重された１６Ｍデータ×９bit ×４本
に変換されて出力される。このようにして時分割スイッ
チングが行われる。
【０００５】以上説明した図２の８ｋＴＳＷ ＬＳＩと
図３の１６ｋＴＳＷ ＬＳＩとの基本構成の違いは、図
示のように、 ＲＡＭの容量が倍（８ｋＴＳＷ ＬＳＩでは、ＳＰＭ
１：８ｋｗ×９bit ，ＣＴＬＭ３：８ｋｗ×１４bit →
１６ｋＴＳＷ ＬＳＩでは、ＳＰＭ１：１６ｋｗ×９bi
t ，ＣＴＬＭ３：１６ｋｗ×１５bit ）になること。 ＲＡＭの入出力データの多重度（ＭＵＸ７，ＤＭＵＸ
８の多重度）が２ｋ多重×４本より２ｋ多重×８本と倍
になること。 ＳＰＭ１に書き込むカウンタ１０，ＣＴＬＭ３を読み
出すカウンタ１１が１bit 大きくなること。 動作周波数が２倍（逓倍数が２倍：Ｒｅｆクロックが
８ＭＨｚの場合、８ｋＴＳＷ ＬＳＩでは、逓倍数８
倍，内部動作周波数６５５３６ＭＨｚ→１６ｋＴＳＷ
ＬＳＩでは、逓倍数１６倍，内部動作周波数１３１０７
２ＭＨｚ）になること。 の４点である。
図３の１６ｋＴＳＷ ＬＳＩとの基本構成の違いは、図
示のように、 ＲＡＭの容量が倍（８ｋＴＳＷ ＬＳＩでは、ＳＰＭ
１：８ｋｗ×９bit ，ＣＴＬＭ３：８ｋｗ×１４bit →
１６ｋＴＳＷ ＬＳＩでは、ＳＰＭ１：１６ｋｗ×９bi
t ，ＣＴＬＭ３：１６ｋｗ×１５bit ）になること。 ＲＡＭの入出力データの多重度（ＭＵＸ７，ＤＭＵＸ
８の多重度）が２ｋ多重×４本より２ｋ多重×８本と倍
になること。 ＳＰＭ１に書き込むカウンタ１０，ＣＴＬＭ３を読み
出すカウンタ１１が１bit 大きくなること。 動作周波数が２倍（逓倍数が２倍：Ｒｅｆクロックが
８ＭＨｚの場合、８ｋＴＳＷ ＬＳＩでは、逓倍数８
倍，内部動作周波数６５５３６ＭＨｚ→１６ｋＴＳＷ
ＬＳＩでは、逓倍数１６倍，内部動作周波数１３１０７
２ＭＨｚ）になること。 の４点である。
【０００６】
【発明が解決しようとする課題】従来技術で説明したよ
うに、８ｋＴＳＷ ＬＳＩ，１６ｋＴＳＷ ＬＳＩと
も、基本構成は大きく変わらない。しかしながら、１６
ｋＴＳＷ ＬＳＩでは、３８４ｋbit 、ダブルバッファ
方法のようにＳＰＭが２面必要な場合は、５２８ｋbit
のＲＡＭを５０ｋ〜６０ｋＧの論理回路と一緒に１チッ
プ化しなければならない。また、１６ｋＴＳＷ ＬＳＩ
では、ＲＡＭの動作周波数１３１ＭＨｚが要求されてい
る。従って、上記５２８ｋbit の内１bit でも不良、あ
るいは１３１Ｍ高速動作ができない場合には、１６ｋＴ
ＳＷ ＬＳＩとしては不良品として取り扱わられること
になり、これが低歩留り、高価格の一因となっていた。
うに、８ｋＴＳＷ ＬＳＩ，１６ｋＴＳＷ ＬＳＩと
も、基本構成は大きく変わらない。しかしながら、１６
ｋＴＳＷ ＬＳＩでは、３８４ｋbit 、ダブルバッファ
方法のようにＳＰＭが２面必要な場合は、５２８ｋbit
のＲＡＭを５０ｋ〜６０ｋＧの論理回路と一緒に１チッ
プ化しなければならない。また、１６ｋＴＳＷ ＬＳＩ
では、ＲＡＭの動作周波数１３１ＭＨｚが要求されてい
る。従って、上記５２８ｋbit の内１bit でも不良、あ
るいは１３１Ｍ高速動作ができない場合には、１６ｋＴ
ＳＷ ＬＳＩとしては不良品として取り扱わられること
になり、これが低歩留り、高価格の一因となっていた。
【０００７】本発明は上記の問題を解決するために成さ
れたもので、ＲＡＭに不良セルが発生してもそのＲＡＭ
の残りの部分を有効に利用可能にした時分割多重時間ス
イッチ装置を得ることを目的としている。
れたもので、ＲＡＭに不良セルが発生してもそのＲＡＭ
の残りの部分を有効に利用可能にした時分割多重時間ス
イッチ装置を得ることを目的としている。
【０００８】
【課題を解決するための手段】本発明においては、上記
の目的を達成するために、複数の入力データを時分割多
重して出力すると共にその多重数を変更可能に成された
第１のスイッチ手段と、上記第１のスイッチ手段で時分
割多重されたデータが書き込まれ複数ブロックに分割さ
れた第１の記憶手段と、上記第１の記憶手段の読み出し
を制御するデータが書き込まれ複数ブロックに分割され
た第２の記憶手段と、上記第１，第２の記憶手段の動作
周波数を設定する設定手段と、上記第１の記憶手段から
読み出されたデータを複数に分離して出力すると共にそ
の分離数を変更可能に成された第２のスイッチ手段と、
上記各手段を制御して上記多重数、分離数及び動作周波
数を変更すると共に上記複数ブロックのうちの少なくと
も１つを使用可能にする制御手段とを設けている。
の目的を達成するために、複数の入力データを時分割多
重して出力すると共にその多重数を変更可能に成された
第１のスイッチ手段と、上記第１のスイッチ手段で時分
割多重されたデータが書き込まれ複数ブロックに分割さ
れた第１の記憶手段と、上記第１の記憶手段の読み出し
を制御するデータが書き込まれ複数ブロックに分割され
た第２の記憶手段と、上記第１，第２の記憶手段の動作
周波数を設定する設定手段と、上記第１の記憶手段から
読み出されたデータを複数に分離して出力すると共にそ
の分離数を変更可能に成された第２のスイッチ手段と、
上記各手段を制御して上記多重数、分離数及び動作周波
数を変更すると共に上記複数ブロックのうちの少なくと
も１つを使用可能にする制御手段とを設けている。
【０００９】また、本発明においては、上記制御手段
が、上記第１，第２の記憶手段の少なくとも一方に１つ
以上の不良セルが存在したとき上記の制御を行うと共
に、その際、一方の記憶手段における上記不良セルが存
在するブロックを除いた残りのブロックを使用可能にす
ると共に他の記憶手段における上記残りのブロックと対
応するブロックを使用可能にするようにしてもよく、さ
らに上記各手段を１チップ上に構成してもよい。
が、上記第１，第２の記憶手段の少なくとも一方に１つ
以上の不良セルが存在したとき上記の制御を行うと共
に、その際、一方の記憶手段における上記不良セルが存
在するブロックを除いた残りのブロックを使用可能にす
ると共に他の記憶手段における上記残りのブロックと対
応するブロックを使用可能にするようにしてもよく、さ
らに上記各手段を１チップ上に構成してもよい。
【００１０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は、１６ｋＴＳＷ ＬＳ
Ｉの実施の形態を示すブロック図であり、図２，図３と
対応する部分には同一番号が付されている。１６ｋＴＳ
Ｗ ＬＳＩとして必要なＲＡＭ量（ＳＰＭ１：１６ｋｗ
×９bit ，ＣＴＬＭ３：１６ｋｗ×１４bit ）を、ＳＰ
Ｍ：８ｋｗ×９bit ２面（ＳＰＭ１，２）、ＣＴＬＭ：
８ｋｗ×１５bit ２面（ＣＴＬＭ３，４）として構成す
る。また２つの制御回路５，６を設けている。
図面を参照して説明する。図１は、１６ｋＴＳＷ ＬＳ
Ｉの実施の形態を示すブロック図であり、図２，図３と
対応する部分には同一番号が付されている。１６ｋＴＳ
Ｗ ＬＳＩとして必要なＲＡＭ量（ＳＰＭ１：１６ｋｗ
×９bit ，ＣＴＬＭ３：１６ｋｗ×１４bit ）を、ＳＰ
Ｍ：８ｋｗ×９bit ２面（ＳＰＭ１，２）、ＣＴＬＭ：
８ｋｗ×１５bit ２面（ＣＴＬＭ３，４）として構成す
る。また２つの制御回路５，６を設けている。
【００１１】上記構成において、今、ある１つのＲＡ
Ｍ、例えばＳＰＭ２のひとつのセルが不良だったとする
と、１６ｋＴＳＷとしては機能しなくなる。この場合
は、外部より制御データを与え、これに基づいて制御回
路５よりＭＵＸ７，ＤＭＵＸ８，制御回路６に制御信号
を与える。
Ｍ、例えばＳＰＭ２のひとつのセルが不良だったとする
と、１６ｋＴＳＷとしては機能しなくなる。この場合
は、外部より制御データを与え、これに基づいて制御回
路５よりＭＵＸ７，ＤＭＵＸ８，制御回路６に制御信号
を与える。
【００１２】この制御信号によってＭＵＸ７は、多重度
を２ｋ多重×８本から２ｋ多重×４本に変更し、ＤＭＵ
Ｘ８は、分離多重度を同様に２ｋ多重×８本から２ｋ多
重×４本に変更する。また制御回路６は、不良ＲＡＭと
してのＳＰＭ２を回路上から分離し、ＳＰＭとしてのＲ
ＡＭはＳＰＭ１のみを使用し、ＣＴＬＭとしては、ＣＴ
ＬＭ３，４のいずれかひとつのＲＡＭを選択して回路に
組み込むように制御を行う。また、逓倍ＰＬＬ９は、外
部からの制御により１６逓倍モード（Ｒｅｆクロック８
ＭＨｚ時）から８逓倍モードに設定変更して、内部を１
３１Ｍ動作より、６５Ｍ動作に切り換える。これにより
カウンタ１０，１１は６５Ｍ動作となる。
を２ｋ多重×８本から２ｋ多重×４本に変更し、ＤＭＵ
Ｘ８は、分離多重度を同様に２ｋ多重×８本から２ｋ多
重×４本に変更する。また制御回路６は、不良ＲＡＭと
してのＳＰＭ２を回路上から分離し、ＳＰＭとしてのＲ
ＡＭはＳＰＭ１のみを使用し、ＣＴＬＭとしては、ＣＴ
ＬＭ３，４のいずれかひとつのＲＡＭを選択して回路に
組み込むように制御を行う。また、逓倍ＰＬＬ９は、外
部からの制御により１６逓倍モード（Ｒｅｆクロック８
ＭＨｚ時）から８逓倍モードに設定変更して、内部を１
３１Ｍ動作より、６５Ｍ動作に切り換える。これにより
カウンタ１０，１１は６５Ｍ動作となる。
【００１３】以上により本ＬＳＩが、８ｋＴＳＷ ＬＳ
Ｉとしての構成要因を全て備えることになり、８ｋＴＳ
Ｗ ＬＳＩとして完動品となる。
Ｉとしての構成要因を全て備えることになり、８ｋＴＳ
Ｗ ＬＳＩとして完動品となる。
【００１４】尚、本実施の形態では、ＳＰＭ，ＣＴＬＭ
をそれぞれ８ｋＲＡＭ２面（２ブロック）に分割した
が、このブロック分割数は任意であることはいうまでも
ない。また、ＳＰＭのＲＡＭ１個、ＣＴＬＭのＲＡＭ１
個の計２個のＲＡＭセルが不良であっても、８ｋＴＳＷ
ＬＳＩとして完動品として構成可能である。さらにＣ
ＴＬＭ３，４のひとつのＲＡＭのセルが不良の場合に
も、そのＲＡＭを切り離すと共に、ＳＰＭ１，２のひと
つを選択することにより、８ｋＴＳＷ ＬＳＩとして使
用することができる。
をそれぞれ８ｋＲＡＭ２面（２ブロック）に分割した
が、このブロック分割数は任意であることはいうまでも
ない。また、ＳＰＭのＲＡＭ１個、ＣＴＬＭのＲＡＭ１
個の計２個のＲＡＭセルが不良であっても、８ｋＴＳＷ
ＬＳＩとして完動品として構成可能である。さらにＣ
ＴＬＭ３，４のひとつのＲＡＭのセルが不良の場合に
も、そのＲＡＭを切り離すと共に、ＳＰＭ１，２のひと
つを選択することにより、８ｋＴＳＷ ＬＳＩとして使
用することができる。
【００１５】上述したように本実施の形態によれば、１
６ｋＴＳＷとしてＲＡＭセルの不良により不良品となっ
たＬＳＩを８ｋＴＳＷ ＬＳＩとして再生できるという
効果がある。１６ｋＴＳＷ ＬＳＩにおいてはＲＡＭ内
蔵ＡＳＩＣとして大量のＲＡＭを内蔵しており、そのＲ
ＡＭの歩留りは決して高くないが本実施の形態により、
１６ｋＴＳＷ ＬＳＩの不良品を８ｋＴＳＷ ＬＳＩと
して再生できるため、全体としての歩留りが向上し、価
格を安価に抑える大きな効果がある。
６ｋＴＳＷとしてＲＡＭセルの不良により不良品となっ
たＬＳＩを８ｋＴＳＷ ＬＳＩとして再生できるという
効果がある。１６ｋＴＳＷ ＬＳＩにおいてはＲＡＭ内
蔵ＡＳＩＣとして大量のＲＡＭを内蔵しており、そのＲ
ＡＭの歩留りは決して高くないが本実施の形態により、
１６ｋＴＳＷ ＬＳＩの不良品を８ｋＴＳＷ ＬＳＩと
して再生できるため、全体としての歩留りが向上し、価
格を安価に抑える大きな効果がある。
【００１６】
【発明の効果】以上説明したように本発明によれば、入
力データの多重数、多重後のデータの分離数を変更する
ことができると共に、その変更に応じてＲＡＭ等の記憶
手段の有効利用を図ることができる。特に不良セルが発
生したとき、その不良セルがあるブロックを除くブロッ
クを用いると共に、上記の変更を行うようにすることに
より、記憶手段の有効利用を図ることができる。またス
イッチ装置を１チップで構成した場合には、全体として
歩留りが向上し、コストダウンを図ることができる。
力データの多重数、多重後のデータの分離数を変更する
ことができると共に、その変更に応じてＲＡＭ等の記憶
手段の有効利用を図ることができる。特に不良セルが発
生したとき、その不良セルがあるブロックを除くブロッ
クを用いると共に、上記の変更を行うようにすることに
より、記憶手段の有効利用を図ることができる。またス
イッチ装置を１チップで構成した場合には、全体として
歩留りが向上し、コストダウンを図ることができる。
【図１】本発明の実施の形態を示すブロック図である。
【図２】従来の８ｋＴＳＷ ＬＳＩの基本構成を示すブ
ロック図である。
ロック図である。
【図３】従来の１６ｋＴＳＷ ＬＳＩの基本構成を示す
ブロック図である。
ブロック図である。
１，２ ＳＰＭ（８ｋｗ×９bit メモリ） ３，４ ＣＴＬＭ（８ｋｗ×１５bit メモリ） ５，６ 制御回路 ７ マルチプレクサ ８ デマルチプレクサ ９ 逓倍回路 １０，１１ カウンタ
Claims (3)
- 【請求項１】 複数の入力データを時分割多重して出力
すると共にその多重数を変更可能に成された第１のスイ
ッチ手段と、 上記第１のスイッチ手段で時分割多重されたデータが書
き込まれ複数ブロックに分割された第１の記憶手段と、 上記第１の記憶手段の読み出しを制御するデータが書き
込まれ複数ブロックに分割された第２の記憶手段と、 上記第１，第２の記憶手段の動作周波数を設定する設定
手段と、 上記第１の記憶手段から読み出されたデータを複数に分
離して出力すると共にその分離数を変更可能に成された
第２のスイッチ手段と、 上記各手段を制御して上記多重数、分離数及び動作周波
数を変更すると共に上記複数ブロックのうちの少なくと
も１つを使用可能にする制御手段とを備えた時分割多重
時間スイッチ装置。 - 【請求項２】 上記制御手段は、上記第１，第２の記憶
手段の少なくとも一方に１つ以上の不良セルが存在した
とき上記の制御を行うように成されると共に、その際、
一方の記憶手段における上記不良セルが存在するブロッ
クを除いた残りのブロックを使用可能にすると共に他の
記憶手段における上記残りのブロックと対応するブロッ
クを使用可能にすることを特徴とする請求項１記載の時
分割多重時間スイッチ装置。 - 【請求項３】 上記各手段が同一チップ上に設けられて
いることを特徴とする請求項１記載の時分割多重時間ス
イッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8710297A JP2970583B2 (ja) | 1997-04-07 | 1997-04-07 | 時分割多重時間スイッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8710297A JP2970583B2 (ja) | 1997-04-07 | 1997-04-07 | 時分割多重時間スイッチ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10285675A JPH10285675A (ja) | 1998-10-23 |
| JP2970583B2 true JP2970583B2 (ja) | 1999-11-02 |
Family
ID=13905595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8710297A Expired - Fee Related JP2970583B2 (ja) | 1997-04-07 | 1997-04-07 | 時分割多重時間スイッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970583B2 (ja) |
-
1997
- 1997-04-07 JP JP8710297A patent/JP2970583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10285675A (ja) | 1998-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990727 |
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