JP2969419B2 - Oscillation integrated circuit and oscillation circuit - Google Patents
Oscillation integrated circuit and oscillation circuitInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は発振用集積回路および発
振回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an oscillation integrated circuit and an oscillation circuit.
【0002】[0002]
【従来の技術】現在、時計などで基準クロック発生源と
して用いられる発振用集積回路では、CMOSインバー
タの入出力端子間に水晶振動子等の圧電振動子を接続
し、さらにCMOSインバータの入出力端子間に帰還抵
抗を接続してある。このようなものにはMOSトランジ
スタにて帰還抵抗を構成したものがあり、例えば、図2
に示すようなものがある。これは入力端子in、出力端
子out間に水晶振動子21を外付けされたCMOSイ
ンバータ22の入出力端子間をPチャネル型のMOSト
ランジスタ23pおよびNチャネル型のMOSトランジ
スタ23nを介して接続してある。これらのMOSトラ
ンジスタ23n、23pのゲートを抵抗rを介してそれ
ぞれ、電源端子VDD(例えば、+5v)、電源端子V
SS(例えば、0v)に接続してあり、これらはそのオ
ン抵抗により帰還抵抗として作動する。なお同図におい
て、24は出力バッファであり、CMOSインバータ2
2の出力を受けて後段(図示せず。)に発振出力信号を
送る。また、xt、xtbは水晶振動子21を外付けす
るための外部端子である。2. Description of the Related Art At present, in an oscillation integrated circuit used as a reference clock generation source in a clock or the like, a piezoelectric vibrator such as a crystal vibrator is connected between input / output terminals of a CMOS inverter, and furthermore, an input / output terminal of the CMOS inverter is used. A feedback resistor is connected between them. Such devices include those in which a MOS transistor constitutes a feedback resistor.
There is something like that shown in This is achieved by connecting the input / output terminals of a CMOS inverter 22 having a crystal resonator 21 externally connected between an input terminal in and an output terminal out via a P-channel MOS transistor 23p and an N-channel MOS transistor 23n. is there. The gates of these MOS transistors 23n and 23p are connected to a power supply terminal VDD (for example, + 5V) and a power supply terminal V
SS (eg, 0V), which act as feedback resistors due to their on-resistance. In the figure, reference numeral 24 denotes an output buffer, which is a CMOS inverter 2
2 to output an oscillation output signal to a subsequent stage (not shown). Further, xt and xtb are external terminals for externally attaching the crystal resonator 21.
【0003】[0003]
【発明が解決しようとする課題】このようなものでは、
MOSトランジスタ23n、23pのゲートを抵抗rを
介して電源端子に接続している。この抵抗rの抵抗値
は、このような発振用集積回路のチップサイズを増加さ
せるため、あまり大きくすることができない。また、水
晶振動子21をCMOSインバータ22に外付けしてい
るため、CMOSインバータ22の入端子in、出力端
子outは外部の静電気にさらされる。このため、外部
の静電気によって、例えば、入力端子inまたは出力端
子outに過電圧が加わると、MOSトランジスタ23
nまたは23pのゲートが破壊されることが往々にして
あった。SUMMARY OF THE INVENTION In such a case,
The gates of the MOS transistors 23n and 23p are connected to a power supply terminal via a resistor r. The resistance value of the resistor r cannot be increased so much as to increase the chip size of such an oscillation integrated circuit. In addition, since the crystal unit 21 is externally attached to the CMOS inverter 22, the input terminal in and the output terminal out of the CMOS inverter 22 are exposed to external static electricity. Therefore, for example, when an overvoltage is applied to the input terminal in or the output terminal out by external static electricity, the MOS transistor 23
Often, the n or 23p gate was destroyed.
【0004】そこで、本発明の目的は、回路面積を増加
させることなく、静電気に対する耐久性に優れた発振用
集積回路および発振回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an oscillation integrated circuit and an oscillation circuit having excellent durability against static electricity without increasing the circuit area.
【0005】[0005]
【課題を解決するための手段】CMOSインバータを具
備し、上記CMOSインバータの入出力端子間に圧電振
動子を外付けされる発振用集積回路において、上記CM
OSインバータの入出力端子間にMOSトランジスタか
らなる帰還抵抗を接続するとともに、第2のMOSトラ
ンジスタを介して上記MOSトランジスタのゲートを特
定の電位に保持する。According to the present invention, there is provided an oscillation integrated circuit comprising a CMOS inverter, wherein a piezoelectric vibrator is externally connected between input and output terminals of the CMOS inverter.
A feedback resistor composed of a MOS transistor is connected between the input and output terminals of the OS inverter, and the gate of the MOS transistor is held at a specific potential via a second MOS transistor.
【0006】CMOSインバータと、上記CMOSイン
バータの入力端子と出力端子のそれぞれに負荷容量を接
続するとともに、上記CMOSインバータの入出力端子
間に圧電振動子を接続してなる発振回路において、上記
CMOSインバータの入出力端子間にMOSトランジス
タからなる帰還抵抗を接続するとともに、第2のMOS
トランジスタを介して上記MOSトランジスタのゲート
を特定の電位に保持する。In an oscillator circuit comprising a CMOS inverter and a load capacitance connected to each of an input terminal and an output terminal of the CMOS inverter and a piezoelectric vibrator connected between input and output terminals of the CMOS inverter, A feedback resistor comprising a MOS transistor is connected between the input / output terminals of the
The gate of the MOS transistor is held at a specific potential via the transistor.
【0007】以上により、上記目的を達成する。With the above, the above object is achieved.
【0008】[0008]
【実施例】次に本発明の一実施例について説明する。図
1は本例の構成を示す電気回路図であり、同図におい
て、1はCMOSインバータであり、このCMOSイン
バータ1の入力端子INと出力端子OUTとの間に外部
端子XT、XTBを介して圧電振動子としての水晶振動
子2が外付けされる。また、図示しないが、入力端子I
Nおよび出力端子OUTには負荷容量としてのコンデン
サが接続される。3n、3pはそれぞれNチャネル型、
Pチャネル型のMOSトランジスタである。MOSトラ
ンジスタ3n、3pを介してCMOSインバータ1の入
力端子IN、出力端子OUT間を接続しており、これら
MOSトランジスタ3n、3pは帰還抵抗3を構成す
る。4n、4pはそれぞれNチャネル型、Pチャネル型
のMOSトランジスタであり、これらが第2のMOSト
ランジスタである。MOSトランジスタ4n、4pのド
レインはそれぞれMOSトランジスタ3p、3nのゲー
トに接続されており、それらMOSトランジスタ4n、
4pのソースはそれぞれ電源端子VSS(0v)、VD
D(5v)に接続され、ゲートは抵抗Rを介してそれぞ
れ電源端子VDD、VSSに接続されている。これらの
MOSトランジスタ4n、4pのゲートに印加される電
圧またはゲート長、ゲート幅等のトランジスタサイズを
適宜に設定することにより、MOSトランジスタ4n、
4pのオン抵抗は所望の値に設定でき、ここでは、従来
の発振用集積回路における帰還抵抗を成すMOSトラン
ジスタのゲートに接続される抵抗(例えば、拡散抵抗等
から構成される。)に比べて大きな値に設定してある。
なお、5は出力バッファであり、CMOSインバータ1
の出力を受けて後段(図示せず。)に発振出力信号を送
る。ここで、以上の構成は水晶振動子2を除いて同一の
IC基板に集積化することとするが、これに限らず、出
力バッファ5を外部に設けたり、上述のコンデンサを外
付けしてもよい。Next, an embodiment of the present invention will be described. FIG. 1 is an electric circuit diagram showing the configuration of the present embodiment. In FIG. 1, reference numeral 1 denotes a CMOS inverter, which is connected between an input terminal IN and an output terminal OUT of the CMOS inverter 1 via external terminals XT and XTB. A quartz oscillator 2 as a piezoelectric oscillator is externally attached. Although not shown, the input terminal I
A capacitor as a load capacitance is connected to N and the output terminal OUT. 3n and 3p are N-channel type,
It is a P-channel type MOS transistor. The input terminal IN and the output terminal OUT of the CMOS inverter 1 are connected via the MOS transistors 3n and 3p, and these MOS transistors 3n and 3p constitute a feedback resistor 3. Reference numerals 4n and 4p denote N-channel and P-channel MOS transistors, respectively, which are second MOS transistors. The drains of the MOS transistors 4n and 4p are connected to the gates of the MOS transistors 3p and 3n, respectively.
The sources of 4p are the power supply terminals VSS (0v) and VD, respectively.
D (5v), and the gates are connected to power terminals VDD and VSS via a resistor R, respectively. By appropriately setting the voltage applied to the gates of these MOS transistors 4n and 4p or the transistor size such as the gate length and gate width, the MOS transistors 4n and 4p can be used.
The ON resistance of 4p can be set to a desired value, and here, compared to a resistance (for example, composed of a diffusion resistance or the like) connected to the gate of a MOS transistor that forms a feedback resistance in a conventional integrated circuit for oscillation. It is set to a large value.
Reference numeral 5 denotes an output buffer, which is a CMOS inverter 1
, An oscillation output signal is sent to the subsequent stage (not shown). Here, the above configuration is integrated on the same IC substrate except for the crystal unit 2. However, the present invention is not limited to this, and the output buffer 5 may be provided outside or the above-described capacitor may be externally provided. Good.
【0009】次に、以上のように構成される本例の動作
について述べる。Next, the operation of this embodiment configured as described above will be described.
【0010】まず、MOSトランジスタ4n、4pのゲ
ートを抵抗Rを介してそれぞれ電源端子VDD、VSS
に接続すると、MOSトランジスタ3nはゲートをMO
Sトランジスタ4pを介して電源端子VDDに接続され
ることによりオンとなり、同様にMOSトランジスタ3
pはゲートをMOSトランジスタ4nを介して電源端子
VSSに接続されることによりてオンとなる。これによ
り、MOSトランジスタ3n、3pはCMOSインバー
タの入出力端子間を接続し、そのオン抵抗により帰還抵
抗として動作する。本例は従来のものと同様に発振動作
を行い、出力バッファ5から発振出力信号を発生する。First, the gates of the MOS transistors 4n and 4p are connected to power supply terminals VDD and VSS via a resistor R, respectively.
, The MOS transistor 3n connects the gate to the MO
The transistor is turned on by being connected to the power supply terminal VDD via the S transistor 4p, and the MOS transistor 3
p is turned on when its gate is connected to the power supply terminal VSS via the MOS transistor 4n. As a result, the MOS transistors 3n and 3p connect the input and output terminals of the CMOS inverter, and operate as feedback resistors due to their ON resistance. In this example, an oscillating operation is performed in the same manner as in the prior art, and an oscillation output signal is generated from the output buffer 5.
【0011】ここで、例えば、静電気等により、外部端
子XTに高電圧が印加されると、入力端子INからMO
Sトランジスタ3nのゲートおよびMOSトランジスタ
4pのドレイン、ソースを介して電源端子VDD側に過
電圧が加わる。このとき、MOSトランジスタ3nのゲ
ートに印加される過電圧はMOSトランジスタ4pのオ
ン抵抗により軽減され、MOSトランジスタ3nのゲー
ト破壊を避けることができる。また、MOSトランジス
タ3pについても同様であり、MOSトランジスタ3p
のゲート印加される過電圧はMOSトランジスタ4nの
オン抵抗により軽減され、ゲート破壊を避けることがで
きる。Here, when a high voltage is applied to the external terminal XT due to, for example, static electricity or the like, the MO is input from the input terminal IN.
Overvoltage is applied to the power supply terminal VDD via the gate of the S transistor 3n and the drain and source of the MOS transistor 4p. At this time, the overvoltage applied to the gate of the MOS transistor 3n is reduced by the ON resistance of the MOS transistor 4p, and the gate of the MOS transistor 3n can be prevented from being destroyed. The same applies to the MOS transistor 3p.
Overvoltage applied to the gate of the MOS transistor 4n is reduced by the on-resistance of the MOS transistor 4n, and gate destruction can be avoided.
【0012】上述したように、MOSトランジスタ4
n、4pのトランジスタサイズを適宜に設定すれば、M
OSトランジスタ4n、4pはオン抵抗を所望の値に設
定できる。しかも本例を集積化した際、これらMOSト
ランジスタ4n、4pは、通常の導電層からなる抵抗に
比べ小さい占有面積で高い抵抗値が得られる。すなわ
ち、上述のゲート破壊を避けるために従来のもののよう
に、帰還抵抗を構成するMOSトランジスタのゲートと
電源端子との間に接続される抵抗のサイズを増加させる
ことなく適当な抵抗値が得られ、ひいてはチップサイズ
の増加を抑えることができる。As described above, the MOS transistor 4
By appropriately setting the transistor size of n and 4p, M
The OS transistors 4n and 4p can set the ON resistance to a desired value. In addition, when this embodiment is integrated, these MOS transistors 4n and 4p can obtain a high resistance value with a small occupied area as compared with the resistance formed by a normal conductive layer. That is, in order to avoid the above-described gate destruction, an appropriate resistance value can be obtained without increasing the size of the resistor connected between the gate of the MOS transistor constituting the feedback resistor and the power supply terminal as in the conventional device. Thus, an increase in chip size can be suppressed.
【0013】また上記一実施例のようにMOSトランジ
スタ3n、3pの2つのMOSトランジスタにより帰還
抵抗を構成するのに限らず、MOSトランジスタ3n、
3pの内いずれか一方のみを設け、これにより帰還抵抗
を構成することとしても良い。Further, the present invention is not limited to the case where the feedback resistor is constituted by the two MOS transistors 3n and 3p as in the above-described embodiment.
It is also possible to provide only one of 3p, thereby forming a feedback resistor.
【0014】また、上記一実施例では、圧電振動子とし
て、水晶振動子を用いることとしたがこれに限れるもの
ではなく、例えば、PZT系、PbTiO3系等のセラ
ミック振動子を用いてもよい。In the above-described embodiment, a quartz oscillator is used as the piezoelectric oscillator. However, the present invention is not limited to this. For example, a ceramic oscillator such as a PZT type or a PbTiO 3 type may be used. Good.
【0015】[0015]
【発明の効果】本発明によれば、回路面積を増加させる
ことなく、静電気に対する耐久性に優れた発振用集積回
路および発振回路を提供することが可能となる。According to the present invention, it is possible to provide an oscillation integrated circuit and an oscillation circuit having excellent durability against static electricity without increasing the circuit area.
【図1】本発明の一実施例の構成を示す電気回路図。FIG. 1 is an electric circuit diagram showing a configuration of one embodiment of the present invention.
【図2】従来の技術の構成を示す電気回路図。FIG. 2 is an electric circuit diagram showing a configuration of a conventional technique.
1 CMOSインバータ 2 水晶振動子 3 帰還抵抗 3n、3p MOSトランジスタ 4n、4p MOSトランジスタ(第2のMOSトラン
ジスタ)DESCRIPTION OF SYMBOLS 1 CMOS inverter 2 Crystal oscillator 3 Feedback resistor 3n, 3p MOS transistor 4n, 4p MOS transistor (second MOS transistor)
Claims (2)
OSインバータの入出力端子間に圧電振動子を外付けさ
れる発振用集積回路において、 上記CMOSインバータの入出力端子間にMOSトラン
ジスタからなる帰還抵抗を接続してあり、第2のMOS
トランジスタを介して上記MOSトランジスタのゲート
を特定の電位に保持することを特徴とする発振用集積回
路。1. A CM, comprising: a CMOS inverter;
An oscillation integrated circuit in which a piezoelectric vibrator is externally connected between the input and output terminals of the OS inverter, wherein a feedback resistor composed of a MOS transistor is connected between the input and output terminals of the CMOS inverter,
An oscillation integrated circuit, wherein a gate of the MOS transistor is held at a specific potential via a transistor.
ンバータの入力端子と出力端子のそれぞれに負荷容量を
接続するとともに、上記CMOSインバータの入出力端
子間に圧電振動子を接続してなる発振回路において、 上記CMOSインバータの入出力端子間にMOSトラン
ジスタからなる帰還抵抗を接続してあり、第2のMOS
トランジスタを介して上記MOSトランジスタのゲート
を特定の電位に保持することを特徴とする発振回路。2. An oscillation circuit comprising: a CMOS inverter; and a load capacitor connected to each of an input terminal and an output terminal of the CMOS inverter, and a piezoelectric vibrator connected between input and output terminals of the CMOS inverter. A feedback resistor comprising a MOS transistor is connected between the input and output terminals of the CMOS inverter, and a second MOS
An oscillation circuit, wherein a gate of the MOS transistor is held at a specific potential via a transistor.
Priority Applications (1)
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JP6009601A JP2969419B2 (en) | 1994-01-31 | 1994-01-31 | Oscillation integrated circuit and oscillation circuit |
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Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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JPH07221549A JPH07221549A (en) | 1995-08-18 |
JP2969419B2 true JP2969419B2 (en) | 1999-11-02 |
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Country | Link |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3719242B2 (en) | 2002-09-11 | 2005-11-24 | セイコーエプソン株式会社 | Semiconductor device and oscillation circuit |
-
1994
- 1994-01-31 JP JP6009601A patent/JP2969419B2/en not_active Expired - Fee Related
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