JP2967731B2 - Ｄ／ａコンバータ - Google Patents
Ｄ／ａコンバータInfo
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- JP2967731B2 JP2967731B2 JP8227782A JP22778296A JP2967731B2 JP 2967731 B2 JP2967731 B2 JP 2967731B2 JP 8227782 A JP8227782 A JP 8227782A JP 22778296 A JP22778296 A JP 22778296A JP 2967731 B2 JP2967731 B2 JP 2967731B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル・アナ
ログ変換器（Ｄ／Ａコンバータ）に関する。
ログ変換器（Ｄ／Ａコンバータ）に関する。
【０００２】
【従来の技術】図３は、従来のＲ−２Ｒ方式のＤ／Ａコ
ンバータの代表的な回路構成を示した図である。図３を
参照して、アナログ電圧を決定するｎ個の抵抗Ｒ１〜Ｒ
ｎと、抵抗Ｒの２倍の抵抗値を持つｎ＋２個の抵抗２Ｒ
１〜２Ｒｎ＋２により、Ｒ−２Ｒラダー回路を構成し、
抵抗に２種類の接続される電圧値を選択できるｎ＋１個
のスイッチＳＷ１〜ＳＷｎと、ｎ個のバイナリ入力信号
端子ＢＤで構成される。
ンバータの代表的な回路構成を示した図である。図３を
参照して、アナログ電圧を決定するｎ個の抵抗Ｒ１〜Ｒ
ｎと、抵抗Ｒの２倍の抵抗値を持つｎ＋２個の抵抗２Ｒ
１〜２Ｒｎ＋２により、Ｒ−２Ｒラダー回路を構成し、
抵抗に２種類の接続される電圧値を選択できるｎ＋１個
のスイッチＳＷ１〜ＳＷｎと、ｎ個のバイナリ入力信号
端子ＢＤで構成される。
【０００３】図３においては、スイッチＳＷｉの切替え
はバイナリ入力信号端子からのバイナリデータＢＤｉに
より決定する。ＳＷｉの切替えによりＲ−２Ｒラダー回
路の合成抵抗値が変化する。出力電圧端子にはＲ−２Ｒ
ラダー回路の合成抵抗値により決定される正基準電圧Ｖ
ｒｅｆＵと負電源電圧ＶｒｅｆＬの間の電圧が出力され
る。出力電圧の分解能はＳＷｉの個数（＝バイナリ入力
信号の数）で決まり、スイッチＳＷｉがｎ個あるとき、
出力電圧の分解能は２のｎ乗（＝２n）となる。
はバイナリ入力信号端子からのバイナリデータＢＤｉに
より決定する。ＳＷｉの切替えによりＲ−２Ｒラダー回
路の合成抵抗値が変化する。出力電圧端子にはＲ−２Ｒ
ラダー回路の合成抵抗値により決定される正基準電圧Ｖ
ｒｅｆＵと負電源電圧ＶｒｅｆＬの間の電圧が出力され
る。出力電圧の分解能はＳＷｉの個数（＝バイナリ入力
信号の数）で決まり、スイッチＳＷｉがｎ個あるとき、
出力電圧の分解能は２のｎ乗（＝２n）となる。
【０００４】上述の従来のＲ−２Ｒ方式のＤ／Ａコンバ
ータでは、Ｄ／Ａ出力電圧端子Ｖｏを使用していない場
合においてもスイッチＳＷの状態によってＲ−２Ｒラダ
ー回路の抵抗に電流が流れるために、電流を消費する。
ータでは、Ｄ／Ａ出力電圧端子Ｖｏを使用していない場
合においてもスイッチＳＷの状態によってＲ−２Ｒラダ
ー回路の抵抗に電流が流れるために、電流を消費する。
【０００５】図４に、バイナリデータＢＤとＲ−２Ｒラ
ダー回路の抵抗（合成抵抗値に換算）に流れる電流の関
係を示す。
ダー回路の抵抗（合成抵抗値に換算）に流れる電流の関
係を示す。
【０００６】例えば、スイッチＳＷ１のみ負基準電圧端
子ＶｒｅｆＬ側に接続し、残り全てのスイッチＳＷ２〜
ＳＷｎを正基準電圧端子ＶｒｅｆＵ側に接続した場合、
Ｒ−２Ｒラダー回路の抵抗に流れる電流Ｉは、 Ｉ＝（ＶｒｅｆＵ−ＶｒｅｆＬ）／４Ｒ となり、正基準電圧端子電圧ＶｒｅｆＵ＝５Ｖ、負基準
電圧端子電圧ＶｒｅｆＬ＝０Ｖ、Ｒ＝１０ｋΩ、２Ｒ＝
２０ｋΩとするとＩ＝１２５μＡとなり、常時、Ｒ−２
Ｒラダー回路には１２５μＡの電流が流れることにな
る。
子ＶｒｅｆＬ側に接続し、残り全てのスイッチＳＷ２〜
ＳＷｎを正基準電圧端子ＶｒｅｆＵ側に接続した場合、
Ｒ−２Ｒラダー回路の抵抗に流れる電流Ｉは、 Ｉ＝（ＶｒｅｆＵ−ＶｒｅｆＬ）／４Ｒ となり、正基準電圧端子電圧ＶｒｅｆＵ＝５Ｖ、負基準
電圧端子電圧ＶｒｅｆＬ＝０Ｖ、Ｒ＝１０ｋΩ、２Ｒ＝
２０ｋΩとするとＩ＝１２５μＡとなり、常時、Ｒ−２
Ｒラダー回路には１２５μＡの電流が流れることにな
る。
【０００７】したがって、出力電圧Ｖｏを使用していな
い場合に、Ｒ−２Ｒラダー回路に流れる電流を抑えるた
めには、一旦出力電圧をＶｒｅｆＵに設定する（ｎ個の
バイナリ入力信号によりスイッチを全てＶｒｅｆＵ側に
設定する）必要がある。
い場合に、Ｒ−２Ｒラダー回路に流れる電流を抑えるた
めには、一旦出力電圧をＶｒｅｆＵに設定する（ｎ個の
バイナリ入力信号によりスイッチを全てＶｒｅｆＵ側に
設定する）必要がある。
【０００８】また、再度出力電圧Ｖｏを使用する場合に
はバイナリデータＢＤを再設定する必要がある。
はバイナリデータＢＤを再設定する必要がある。
【０００９】図５は、スイッチを用いて未使用時の低電
力化を図った従来Ｒ−２Ｒ方式のＤ／Ａコンバータの構
成を示す図である。
力化を図った従来Ｒ−２Ｒ方式のＤ／Ａコンバータの構
成を示す図である。
【００１０】例えば特開平５−３２４１３９号公報に
は、ＭＣＵに複数の機能部を収容し各種の機能動作を行
う装置において、ＣＰＵを含む複数の機能部への電源供
給を各個に停止するレジスタ部を備えたことを特徴とす
るＭＣＵのパワーダウン制御方式について請求してお
り、スイッチにより内部回路への電流供給を止める方式
が提案されている。
は、ＭＣＵに複数の機能部を収容し各種の機能動作を行
う装置において、ＣＰＵを含む複数の機能部への電源供
給を各個に停止するレジスタ部を備えたことを特徴とす
るＭＣＵのパワーダウン制御方式について請求してお
り、スイッチにより内部回路への電流供給を止める方式
が提案されている。
【００１１】しかしながら、基準電圧を外部電源から抵
抗分割などにより得ている場合には、正基準電圧端子Ｖ
ｒｅｆＵから、Ｒ−２Ｒラダー回路に電流が流れてお
り、上述のように、出力電圧値の変化させるとき、Ｒ−
２Ｒラダー回路に中れる電流が変化するために、基準電
圧値が変化する可能性があった。
抗分割などにより得ている場合には、正基準電圧端子Ｖ
ｒｅｆＵから、Ｒ−２Ｒラダー回路に電流が流れてお
り、上述のように、出力電圧値の変化させるとき、Ｒ−
２Ｒラダー回路に中れる電流が変化するために、基準電
圧値が変化する可能性があった。
【００１２】図６は、外部電源を５Ｖ、外部電源の分割
抵抗を１０ｋΩ、Ｒ−２Ｒラダー回路の抵抗をＲ＝１０
ｋΩ、２Ｒ＝２０ｋΩとしたときのブロック図である。
図７はＲ−２Ｒラダー回路に流れる電流を変化させたと
きに対する基準電圧の値の関係を示したものである。
抵抗を１０ｋΩ、Ｒ−２Ｒラダー回路の抵抗をＲ＝１０
ｋΩ、２Ｒ＝２０ｋΩとしたときのブロック図である。
図７はＲ−２Ｒラダー回路に流れる電流を変化させたと
きに対する基準電圧の値の関係を示したものである。
【００１３】これによると、Ｒ−２Ｒラダー回路に電流
が流れない場合と最大に流れる場合とでは、基準電圧
は、（２．５０−２．２２）＝０．２８Ｖの差電圧が生
じることになる。
が流れない場合と最大に流れる場合とでは、基準電圧
は、（２．５０−２．２２）＝０．２８Ｖの差電圧が生
じることになる。
【００１４】
【発明が解決しようとする課題】このように、図５に示
した回路構成は、Ｄ／ＡコンバータのＲ−２Ｒラダー回
路については、スイッチを付加したことにより、Ｄ／Ａ
コンバータ未使用時のみ消費電流の抑止低減という問題
は解決しているが、基準電圧のインピーダンスが変化す
ると、供給する電流値が変化してしまう、という問題点
を有している。このため、通常動作時の電流供給バッフ
ァが外付けに必要となる。
した回路構成は、Ｄ／ＡコンバータのＲ−２Ｒラダー回
路については、スイッチを付加したことにより、Ｄ／Ａ
コンバータ未使用時のみ消費電流の抑止低減という問題
は解決しているが、基準電圧のインピーダンスが変化す
ると、供給する電流値が変化してしまう、という問題点
を有している。このため、通常動作時の電流供給バッフ
ァが外付けに必要となる。
【００１５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、Ｄ／Ａ出力未使用時に
消費電流を抑えることができ、かつ基準電圧を安定化す
ることができるＤ／Ａコンバータを提供することにあ
る。
れたものであって、その目的は、Ｄ／Ａ出力未使用時に
消費電流を抑えることができ、かつ基準電圧を安定化す
ることができるＤ／Ａコンバータを提供することにあ
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ｎ個の抵抗（Ｒ）と、その２倍の値をも
つｎ＋２個の抵抗（２Ｒ）と、ｎ＋１個のスイッチ（Ｓ
Ｗ）と、から成るラダー回路と、正基準電圧端子（Ｖｒ
ｅｆＵ）と、負基準電圧端子（ＶｒｅｆＬ）と、ｎ＋１
個のバイナリ入力信号端子（ＢＤ）と、Ｄ／Ａ出力端子
と、を含むＲ−２Ｒ方式のＤ／Ａコンバータにおいて、
スタンバイ信号によりオン・オフ制御が可能とされ、前
記正基準電圧端子に印加される正基準電圧を入力とし前
記ラダー回路へ出力電圧を供給するバッファアンプを有
することを特徴とする。
め、本発明は、ｎ個の抵抗（Ｒ）と、その２倍の値をも
つｎ＋２個の抵抗（２Ｒ）と、ｎ＋１個のスイッチ（Ｓ
Ｗ）と、から成るラダー回路と、正基準電圧端子（Ｖｒ
ｅｆＵ）と、負基準電圧端子（ＶｒｅｆＬ）と、ｎ＋１
個のバイナリ入力信号端子（ＢＤ）と、Ｄ／Ａ出力端子
と、を含むＲ−２Ｒ方式のＤ／Ａコンバータにおいて、
スタンバイ信号によりオン・オフ制御が可能とされ、前
記正基準電圧端子に印加される正基準電圧を入力とし前
記ラダー回路へ出力電圧を供給するバッファアンプを有
することを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、基準電圧端子間に分割抵抗備え、該分割抵抗の接続
点にＲ−２Ｒラダー回路を備えたＤ／Ａコンバータにお
いて、基準電圧端子の一と分割抵抗の一の間に制御信号
（図１のスタンバイ信号参照）によりオン・オフが切り
替え制御されるバッファアンプ（Ａｍｐ１）を備えたこ
とを特徴とする。
に説明する。本発明は、その好ましい実施の形態におい
て、基準電圧端子間に分割抵抗備え、該分割抵抗の接続
点にＲ−２Ｒラダー回路を備えたＤ／Ａコンバータにお
いて、基準電圧端子の一と分割抵抗の一の間に制御信号
（図１のスタンバイ信号参照）によりオン・オフが切り
替え制御されるバッファアンプ（Ａｍｐ１）を備えたこ
とを特徴とする。
【００１８】本発明の実施の形態においては、スタンバ
イ機能付きバッファアンプを追加することにより、Ｄ／
Ａ出力未使用時に消費電流を抑えることができ、かつ基
準電圧を安定化することができる。
イ機能付きバッファアンプを追加することにより、Ｄ／
Ａ出力未使用時に消費電流を抑えることができ、かつ基
準電圧を安定化することができる。
【００１９】
【実施例】本発明の実施例について以下に説明する。図
１は、本発明の実施例の構成を示す図である。
１は、本発明の実施例の構成を示す図である。
【００２０】図１を参照すると、本発明の実施例におい
ては、図３の従来技術のＤ／Ａコンバータに、抵抗２Ｒ
ｎ＋２と正基準電圧端子ＶｒｅｆＵとの間にバッファア
ンプ（Ａｍｐ１）を挿入している。バッファアンプ（Ａ
ｍｐ１）はその出力をハイインピーダンス状態にするこ
とが可能なスタンバイ端子を有している。
ては、図３の従来技術のＤ／Ａコンバータに、抵抗２Ｒ
ｎ＋２と正基準電圧端子ＶｒｅｆＵとの間にバッファア
ンプ（Ａｍｐ１）を挿入している。バッファアンプ（Ａ
ｍｐ１）はその出力をハイインピーダンス状態にするこ
とが可能なスタンバイ端子を有している。
【００２１】Ｄ／Ａ出力の未使用時には、スタンバイ入
力信号（ＳＴＢＹ）をアクティブ（“Ｈ”）状態にする
ことにより、バッファアンプ（Ａｍｐ１）の出力をハイ
インピーダンスとし、Ｒ−２Ｒラダー回路の電流供給を
止め、消費電流を抑えることができる。このときＤ／Ａ
出力端子（Ｖｏ）の状態はバイナリ入力信号（ＢＤ）の
値によらずハイインピーダンス状態である。
力信号（ＳＴＢＹ）をアクティブ（“Ｈ”）状態にする
ことにより、バッファアンプ（Ａｍｐ１）の出力をハイ
インピーダンスとし、Ｒ−２Ｒラダー回路の電流供給を
止め、消費電流を抑えることができる。このときＤ／Ａ
出力端子（Ｖｏ）の状態はバイナリ入力信号（ＢＤ）の
値によらずハイインピーダンス状態である。
【００２２】なお、再度、Ｄ／Ａ出力を使用する際に
は、スタンバイ端子に入力する信号（ＳＴＢＹ）を
“Ｌ”状態とすることで、バッファアンプ（Ａｍｐ１）
を作動させ、内部回路に電流が供給される。
は、スタンバイ端子に入力する信号（ＳＴＢＹ）を
“Ｌ”状態とすることで、バッファアンプ（Ａｍｐ１）
を作動させ、内部回路に電流が供給される。
【００２３】図２に、スタンバイ端子に入力する信号
（ＳＴＢＹ）とＤ／Ａ出力端子（Ｖｏ）の出力波形のタ
イミングチャートを示す。
（ＳＴＢＹ）とＤ／Ａ出力端子（Ｖｏ）の出力波形のタ
イミングチャートを示す。
【００２４】また、バッファアンプ（Ａｍｐ１）を内蔵
することにより、バッファアンプの出力インピーダンス
が無視できるほど小さくインピーダンス変化の役割を果
たすため、通常動作時において正基準電圧（Ｖｒｅｆ
Ｕ）のインピーダンスがＲ−２Ｒラダー回路の抵抗値に
比較して大きい場合においても、一定の電流を内部回路
に供給することができる。
することにより、バッファアンプの出力インピーダンス
が無視できるほど小さくインピーダンス変化の役割を果
たすため、通常動作時において正基準電圧（Ｖｒｅｆ
Ｕ）のインピーダンスがＲ−２Ｒラダー回路の抵抗値に
比較して大きい場合においても、一定の電流を内部回路
に供給することができる。
【００２５】例えば、外部電源から分割抵抗を用いて基
準電圧を得ている場合においても、Ｒ−２Ｒラダー回路
の電流値に拘らず安定した基準電圧とすることか可能と
なる。
準電圧を得ている場合においても、Ｒ−２Ｒラダー回路
の電流値に拘らず安定した基準電圧とすることか可能と
なる。
【００２６】
【発明の効果】以上説明したように、本発明に係るＤ／
Ａコンバータにおいては、スタンバイ機能付きバッファ
アンプを内蔵することにより、内部回路への電流供給を
止めるスイッチの役割と内部に一定の電流を供給するバ
ッファを兼ねることができ、Ｄ／Ａ出力未使用時の低消
費電力化を図ることができ、かつ通常動作時に安定な基
準電圧を供給することができるという効果を奏する。
Ａコンバータにおいては、スタンバイ機能付きバッファ
アンプを内蔵することにより、内部回路への電流供給を
止めるスイッチの役割と内部に一定の電流を供給するバ
ッファを兼ねることができ、Ｄ／Ａ出力未使用時の低消
費電力化を図ることができ、かつ通常動作時に安定な基
準電圧を供給することができるという効果を奏する。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例におけるスタンバイ信号とＤ
／Ａ出力のタイミングチャートである。
／Ａ出力のタイミングチャートである。
【図３】従来のＤ／Ａコンバータの代表的な回路図であ
る。
る。
【図４】図２の回路におけるバイナリ入力信号のデータ
とＲ−２Ｒラダー回路の抵抗に流れる電流の関係図であ
る。
とＲ−２Ｒラダー回路の抵抗に流れる電流の関係図であ
る。
【図５】従来の回路構成を示す図である。
【図６】外部電源からの分割抵抗により基準電圧を得て
いる場合のブロック図である。
いる場合のブロック図である。
【図７】図５におけるＲ−２Ｒラダー回路の電流と基準
電圧の関係図である。
電圧の関係図である。
Ｒ１〜Ｒｎ２、Ｒ１〜２Ｒｎ＋２ 抵抗 ＳＷ〜ＳＷｎ＋１ スイッチ ＢＤ バイナリ入力信号 ＶｒｅｆＵ 正基準電圧端子 ＶｒｅｆＬ 負基準電圧端子 Ｖｏ Ｄ／Ａ出力端子 Ａｍｐ１ バッファアンプ ＳＴＢＹ スタンバイ端子
Claims (3)
- 【請求項１】ｎ個の抵抗（Ｒ）と、その２倍の値をもつ
ｎ＋２個の抵抗（２Ｒ）と、ｎ＋１個のスイッチ（Ｓ
Ｗ）と、から成るラダー回路と、 正基準電圧端子（ＶｒｅｆＵ）と、 負基準電圧端子（ＶｒｅｆＬ）と、 ｎ＋１個のバイナリ入力信号端子（ＢＤ）と、 Ｄ／Ａ出力端子と 、を含む Ｒ−２Ｒ方式のＤ／Ａコンバータにおいて、 スタンバイ信号によりオン・オフ制御が可能とされ、前
記正基準電圧端子に印加される正基準電圧を入力とし前
記ラダー回路へ出力電圧を供給するバッファアンプを有
することを特徴とするＤ／Ａコンバータ。 - 【請求項２】前記スタンバイ信号が、前記Ｄ／Ａ出力端
子の出力電圧を未使用時に、アクティブとされることを
特徴とする請求項１記載のＤ／Ａコンバータ。 - 【請求項３】前記バッファアンプが、前記スタンバイ信
号がアクティブの時、出力をハイインピーダンス状態と
することを特徴とする請求項１又は２記載のＤ／Ａコン
バータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227782A JP2967731B2 (ja) | 1996-08-09 | 1996-08-09 | Ｄ／ａコンバータ |
| US08/908,993 US5977900A (en) | 1996-08-09 | 1997-08-08 | D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227782A JP2967731B2 (ja) | 1996-08-09 | 1996-08-09 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056384A JPH1056384A (ja) | 1998-02-24 |
| JP2967731B2 true JP2967731B2 (ja) | 1999-10-25 |
Family
ID=16866304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227782A Expired - Fee Related JP2967731B2 (ja) | 1996-08-09 | 1996-08-09 | Ｄ／ａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5977900A (ja) |
| JP (1) | JP2967731B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3378999D1 (en) * | 1982-07-30 | 1989-02-23 | Ronald Dunbar Rae | Fluid flow regulator |
| JPS6373718A (ja) * | 1986-09-16 | 1988-04-04 | Toshiba Corp | Ｒ−２ｒ型ｄ／ａコンバ−タ回路 |
| JPH05324139A (ja) * | 1992-01-16 | 1993-12-07 | Intel Corp | Ｍｃｕのパワーダウン制御方式 |
-
1996
- 1996-08-09 JP JP8227782A patent/JP2967731B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,993 patent/US5977900A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5977900A (en) | 1999-11-02 |
| JPH1056384A (ja) | 1998-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990721 |
|
| LAPS | Cancellation because of no payment of annual fees |