JP2962467B2 - タイミング抽出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル通信シス
テムに関し、特に電話線を伝送媒体として、交換機と端
末の間で数メガビット・パー・セカンド以上の高速伝送
を行うのに適した通信システムに関する。

【０００２】

【従来の技術】ディジタル通信システムでは、受信波形
をある基準クロックに同期して識別することにより受信
データを得ている。このためには、受信波形から基準ク
ロックを生成する技術、即ちタイミング信号の抽出方式
が重要となる。電話線を用いた数メガビット・パー・セ
カンド以上の高速ディジタル伝送システムにおいては、
電話線での信号損失が増え、またクロストーク雑音も増
加するため、周波数帯域の狭い多値伝送符号を用いるこ
とが望ましい。このような条件下でのタイミング抽出と
しては、従来、例えばＬＣタンク回路を用いる方法が知
られている。例えば、パーシャルレスポンス・クラス４
符号（以後、単にＰＲ４符号と略す）で、必要なクロッ
クを抽出するためには、受信信号を４乗してＬＣタンク
回路に入力する。

【０００３】一方、低速のディジタル伝送においては、
Ａ／Ｄ変換器で受信波形をディジタルデータ化し、相関
演算を施してを抽出する方法が知られている。

【０００４】また、高速伝送に適用可能で、比較的簡単
なハードウェアで実現できる方法として、ゼロクロス検
出法が知られている。例えば、アイ・イー・イー・イ
ー，エヌ・ティー・シー１９８０ ６５．４（IEEE NTC
1980,65. 4）には、しきい値が０ボルトの識別器でゼ
ロクロス点のタイミングを検出し、この信号をフェーズ
・ロックト・ループ（ＰＬＬと略す）の入力としてタイ
ミングロックを抽出する方法が開示されている。この方
法は２値符号のデータ伝送に広く適用されている。

【０００５】また、３値ＡＭＩ符号に適用するために全
波整流を行ってからＰＬＬを用いる方法も提案されてい
る。この方法は電子情報通信学会通信方式研究会報告Ｃ
Ｓ８１−１８７に示されている。

【０００６】

【発明が解決しようとする課題】上記従来技術のうち、
ＬＣタンク回路を用いる方法は、Ｌ，即ちコイルを用い
ているため集積回路化が難しく、またＬＣ素子の値のば
らつきが特性に影響するため、人手による調整が必要と
なる。特にＰＲ４の場合は、４乗回路が必要であり、実
現回路が複雑となる欠点がある。

【０００７】また、Ａ／Ｄ変換器を用い相関演算を施す
方法は、メガビット・パー・セカンド程度の伝送速度に
適用できるほどの高速のＡ／Ｄ変換器が得られていな
い。

【０００８】さらに、ゼロクロス検出法は、多値伝送符
号に適用できないという問題がある。多値伝送符号を用
いた時の受信波形の１例を、２値符号の場合と合わせて
図２２に示す。２値信号３０１のゼロクロス点３０５に
必ずクロック３０２の立下りを同軸させれば、クロック
３０２の立上りが正しい識別点となる。ところが、多値
符号の１例である３値符号の受信波形３０３のゼロクロ
ス点３０６ａ，３０６ｂにクロックを同期させようとす
ると、立下りがゼロクロス３０６ａに同期したクロック
３０４ａと、ゼロクロス３０６ｂに同期したクロック３
０４ｂの２種類が生じ、実際にはゼロクロス点３０６ａ
と３０６ｂとの出現確率に応じて、クロック３０４ａま
たは３０４ｂ、あるいはその中間の位相のクロックが偶
然に出力されてしまい、データの識別が正しく行えない
という問題がある。一般にＮ値符号を用いると、Ｎ−１
種類の位相の異なるクロックが生ずる可能性がある。従
来のゼロクロス検出法では、この時安定したクロックを
出力することができない。

【０００９】さらに、全波整流回路とＰＬＬを用いる方
法は原理的には多値符号に適用できるが、全波整流とい
う非線形処理での精度劣化があり、実用上十分な精度が
実現できないことが多い。

【００１０】本発明の目的は、多値伝送符号を適用した
時に正しいクロックが抽出でき、且つ、数メガビット・
パー・セカンド以上の高速伝送にも適用でき、実現回路
のＬＳＩ化に適したタイミング抽出方式を提供すること
である。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、大きく分けて２つの方法がある。１つの方法は、ま
ずＮ−１種類のゼロクロスタイミングから、識別点に一
致したゼロクロスタイミングのみを弁別し、次にそのタ
イミング情報をＰＬＬに入力してボーレートクロックを
得る方法である。もう１つの方法は、まずＮ−１種類の
ゼロクロスタイミングすべてに対してＰＬＬを用いてボ
ーレートのＮ−１倍クロックで同期をとり、次にこのク
ロックを分周して得られるＮ−１種類の互いに位相の異
なるボーレートクロックから１つのクロックを弁別する
方法である。この時、弁別のために符号特有の性質を反
映した特定のビット列やフレーム同期パターン，トレー
ニングパターン等が用いられる。

【００１２】前者の方法における弁別にはたとえば次の
方法が適用できる。第１に、符号特有の性質を反映した
特定のビット列を受信した時のみ、ゼロクロス検出器の
出力をＰＬＬに送る方法がある。第２に、信号の傾き大
きい時のゼロクロスタイミングを選ぶ方法がある。信号
の傾きは、例えば微分器を利用して検出できる。第３に
全てのゼロクロスタイミング情報をＰＬＬに送り、後で
余計なゼロクロスタイミング情報を引き去る方法があ
る。

【００１３】上述した方法のうち、まず１種類のゼロク
ロスタイミングを弁別してからＰＬＬでボーレートクロ
ックを生成する方法について述べる。

【００１４】上記第１の弁別方法では、特定のパターン
によって、希望のゼロクロスタイミングのみを弁別す
る。例えばＰＲ４符号のような相関性のある符号では、
過去に受信した識別パターンから、次のタイムスロット
にゼロクロス点が現れるかどうかを判定できる場合があ
る。一方、ゼロクロス点は、識別点と一致するか、２つ
の識別点の中央にあるかのいずれかであるから、特定パ
ターンを受信してから半タイムスロット程度の期間だ
け、ゼロクロス・タイミングを検出するようにすれば、
識別点の中央にあるゼロクロス・タイミングのみを検出
できる。

【００１５】上記第２の弁別方法では、波形の傾きによ
ってゼロクロス点を分類，弁別する。傾き、即ち変化率
は、微分器を通すことにより知ることができる。多値符
号は、一般的に、正のピークから負のピークまで変化す
るとき、傾きが最も大きい。また、この時生ずるゼロク
ロス点は、丁度識別点の中央に位置するため、第１の方
法で述べた理由により都合が良い。そこで、微分器の出
力電圧をモニタし、或るレベルを越えた時のみゼロクロ
ス検出を行えば、識別点の中央のゼロクロス・タイミン
グのみを弁別できる。

【００１６】第３の弁別方法では、後で余計なゼロクロ
ス点の情報を引き去る。クロック生成にＰＬＬを用いた
場合、先ず位相比較器によりゼロクロス・タイミングと
ＶＣＸＯの出力クロックの位相と比較し、その位相差を
ループフィルタで蓄積，平滑した後、ＶＣＸＯの出力ク
ロックを制御する。すなわち、ゼロクロスタイミングが
入力してからＶＣＸＯ出力クロックが制御されるまでの
間に、或る程度のタイムラグがある。そこで、例えば、
全てのゼロクロス・タイミングから得られた位相差を先
ずループフィルタに入力しておき、上記タイムラグ以内
に識別点の中央以外でのゼロクロスタイミングによる位
相差を引き去る。このようにすれば、最初から希望のゼ
ロクロスタイミングだけを入力するのと同じ効果が得ら
れる。

【００１７】次に、ボーレートのＮ−１倍クロックを用
いてすべてのゼロクロス点に同期し、続いて１つのボー
レートクロックを弁別する方法について述べる。

【００１８】この時、符号の特有の性質を反映した特定
のビット列が用いられる。ゼロクロスタイミングの弁別
に際し、隣接する２つの識別点の丁度中央にあるゼロク
ロスタイミングを弁別する時、ボーレート・クロックの
立下りで上記タイミングに同期させれば、クロックの立
上りが識別点と一致するので都合が良い。このようなゼ
ロクロス点は、例えば信号が「１」から「−１」へ変わ
る途中で現れる。換言すれば、２つの隣接する識別点で
の値をモニタし、絶対値が同じで符号が逆のパターンが
検出されれば、希望のゼロクロス点が発生している。

【００１９】そこで、ゼロクロス点の発生と２点の識別
値とをモニタしながら、ボーレートクロックを順番に切
換え、ゼロクロス点が発生した時に上記パターンが検出
できれば、その時のクロックは正しいと判定できる。

【００２０】また、符号の相関性より発生し得ないパタ
ーンが検出されれば、その時のボーレートクロックは誤
りと判定できる。例えば、ＰＲ４符号では、「１，１，
１」や「−１，−１，−１」、あるいは「１，−１，
１」、「−１，１，−１」等のパターンは発生しない。
或るボーレートクロックによって識別された値から上記
のような符号側バイオレーションパターンが検出されれ
ば、そのボーレートクロックは誤りである。

【００２１】さらに、弁別にフレーム同期パターンを利
用することもできる。この場合は、誤ったタイミングで
データを識別した場合、異なるフレーム同期パターンが
検出されるはずである。従って、フレーム同期パターン
は、同じ値が連続しないパターンが望ましい。同じ値が
連続すると、識別タイミングがずれても識別値が変化せ
ず、誤りを検出できないことがある。特に「１，−１」
または「−１，１」を含むフレーム同期パターンを用い
ると、正しい位相のクロックでは「１，１」が識別され
るのに対して、半相ずれたクロックで識別すると必ず０
が現れるのでクロックの正誤の判定が容易である。この
ようにして、或るボーレートクロックが弁別された時、
そのクロックが正しいか誤りかを検出できる。弁別の候
補のクロックはＮ−１個であるから、順番にクロックを
切り換えながら識別器を動作させ、誤りが検出されなけ
れば切換えるのをやめるようにする。また、Ｎ−１個の
判定回路をそれぞれＮ−１個のクロックで動作させて、
正しい識別が行われたクロックを選択すれば、上記切換
の手間は不要である。さらに、判定回路および識別器を
Ｎ−１倍クロックで動作させ、正しい識別が行われるク
ロック位相を正しいクロック位相とみなして、ボーレー
トクロックが立上るようにしても良い。

【００２２】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。

【００２３】図１は本発明のタイミング抽出部の一実施
例を示す概略図である。タイミング抽出部０１は、ゼロ
クロス検出部２，ＰＬＬ３，分周器４，弁別部５から構
成される。０２は識別器である。ゼロクロス検出部２に
よりＮ値信号よりＮ−１種類のゼロクロスタイミングが
検出される。ＰＬＬ３はボーレートのＮ−１倍のクロッ
クを生成し、すべてのゼロクロス点に同期する。分周器
４はＮ−１倍クロックから互いに位相の異なるＮ−１個
のボーレートクロックを生成する。弁別部５は識別器０
２の出力データを用いて、ボーレートクロックを１つ選
択する。

【００２４】図２は本発明のタイミング抽出部の他の実
施例を示す概略図である。タイミング抽出部０１はゼロ
クロス検出部２，弁別部０５，ＰＬＬ３より構成され
る。０２は識別器である。ゼロクロス検出部２はＮ値符
号からＮ−１種類のゼロクロスタイミングを検出する。
弁別部０５はＮ値信号を用いてＮ−１種類をゼロクロス
タイミングから１種類のボーレート周期を単位として現
れるゼロクロスタイミングのみを弁別する。この弁別は
識別器２の出力データを用いて行なうことも可能であ
る。ＰＬＬ３は弁別部０５の出力であるゼロクロスタイ
ミングに同期してボーレートクロックを出力する。

【００２５】図２１は図１で述べた実施例の一変形例で
ある。タイミング抽出部０１は、しきい値発生回路０
３，交叉タイミング検出部０４、弁別回路０５、クロッ
ク生成回路０６から構成される。０２は識別器である。
しきい値発生回路０３は、交叉タイミング検出部０４に
しきい値電圧を供給し、受信信号としきい値レベルが交
叉するタイミングを検出する。尚、０ボルトを中心に正
負に振れる平衡符号を用いる場合は、しきい値電圧を０
ボルトにとるのが最も有効である。このようにして、Ｎ
値信号に対してＮ−１種類の交叉タイミングを検出で
き、弁別回路０５により１種類の交叉タイミングのみを
抽出できる。この弁別は識別器０２の出力を用いて行わ
れる。クロック生成回路０６は、上記一種類の交叉タイ
ミングに同期したボーレートクロックを生成する。

【００２６】図２３は図２で説明した弁別部０５の一実
施例を示すものである。弁別部０５は全波整流器０３
０，ゼロクロス検出部０３１，イネーブル生成部０３
２，スイッチ０３３より構成される。全波整流器０３０
によって整流された信号には識別点と一致するゼロクロ
ス点がなくなり、ゼロクロス点は識別点と識別点の中央
付近に集まってくる。このゼロクロス点をゼロクロス検
出器０３１で検出し、最初にとられたゼロクロスタイミ
ングをトリガにしてイネーブル信号を生成する。この処
理はイネーブル生成部０３２で行われる。余分なゼロク
ロス点を検出しないためには、イネーブル信号の幅はタ
イムスロット幅に比べて十分狭くすることが望ましい。
イネーブル信号によりスイッチ０３３が開閉され、隣接
する識別点のちょうど中央にあるゼロクロス点だけが弁
別される。ＰＬＬ３はゼロクロス点に同期してボーレー
トクロックを生成する。このクロックの立下りはちょう
ど識別点に一致する。

【００２７】また、図２４は図２で説明した弁別部０５
の別の実施例である。弁別部０５はスイッチ０４０遅延
０４１、セレクタ０４２、インバータ０４３、フレーム
同期回路０４４から構成される。スイッチ０４０が、ボ
ーレート周期でゼロクロスタイミングを弁別するための
スイッチである。スイッチ０４０の制御は以下の手順で
行われる。ＰＬＬ３はボーレートクロックを生成する
が、このクロックは立上りまた立下りが識別点に同期し
ている。インバータ０４３を用いて、互いに逆相の２つ
のボーレートクロックが生成される。識別器０２および
フレーム同期回路０４４を用いて、セレクタ０４２は１
つのボーレートクロックを選択する。このクロックに適
切な遅延０４１をかけて、スイッチ０４０を制御する。
これにより、識別点に一致しないゼロクロスタイミング
のみを除くことができる。また、セレクタ０４２の制御
はフレーム同期回路０４４の代わりに、符号側バイオレ
ーション検出器やトレーニングパターン照号器を適用す
ることもできる。

【００２８】図３は、上記タイミング抽出部０１がＬＳ
Ｉに内蔵される場合の１実施例を示す。送信フィルタ０
１３，符号化器０１４，スクランプラ０１５により送信
回路０１６が構成される。送信データは、スクランブラ
０１５により、スクランブルされたバイナリーデータと
なり、符号化器０１４により伝送符号化されて、送信フ
ィルタ０１３を介して出力される。スクランブラ０１５
は、タイミング抽出の難しい特定パターンが連続して送
信されないようにするために必要である。この時、符号
化器０１４、およびスクランブラ０１５は、送信クロッ
クに従って動作する。送信信号は、送信トランス０１８
ａ、電話線０１９ａを介して送信される。

【００２９】一方、タイミング抽出部０１，識別器０
２，等化器０９，復号器０１０，デスクランブラ０１１
により受信回路０１２が構成される。電話線０１９ｂ，
受信トランス０１８ｂを介して受信された信号は、等化
器０９により電話線０１９ｂで生じたロスを補償され、
識別器０２でディジタルデータに変換された後、復号器
０１０でバイナリーデータに変換され、更に、デスクラ
ンブラ０１１により、スクランブラ０１５によってかけ
られたスクランブルが解かれる。０１は、識別器０２，
復号器０１０，デスクランブラ０１１を復号するための
クロックを生成するタイミング抽出回路０１である。上
記送信回路０１６と受信回路０１２は、同一の半導体基
板上に伝送回路ＬＳＩ０１７として形成できる。

【００３０】図４は、上記伝送回路ＬＳＩ０１７を適用
した通信システムの１実施例を示す。０２０は通信に必
要な各種の処理を行うプロトコル処理部であり、伝送回
路ＬＳＩ０１７と共に通信インタフェース０２１を構成
する。通信インターフェース０２１は、データ端末０２
２ａおよび電話機０２２ｂとの間で信号を送受信する。
上記データ端末０２２ａ，電話機０２２ｂおよび通信イ
ンタフェース０２１から成る端末０２３と、交換機０２
７とは、電話線０１９を介して通信を行う。交換機０２
７も内部に伝送回路ＬＳＩ０１７を備えており、これに
より交換回路０２６との間での信号を送受信する。

【００３１】次に、図１で説明した実施例でのタイミン
グ抽出部０１の構成について具体的に説明する。まず、
第１の実施例を図５および図６により説明する。

【００３２】図５は、４ＭｂｐｓのＰＲ４符号を適用す
る場合の受信回路の１実施例を示すブロック図である。
本受信回路は、等化器０９，ゼロクロス検出器２，弁別
回路０５，クロック生成回路０６、および識別器０２に
より構成される。弁別回路０５は、ＰＬＬ３と、パター
ン選択回路８と、アップダウンカウンタ９より構成され
る。さらにＰＬＬ３は、位相比較器１０と、ループフィ
ルタ１１と、８ＭＨｚを中心周波数に持つＶＣＸＯ１２
とから構成され、クロック生成回路０６は分周器４と、
ＮＯＴゲート５と、スイッチ６より構成される。

【００３３】図６は、本実施例の動作を表すタイミング
チャートである。１００は等化器１の出力波形、１０１
はゼロクロス検出器２の出力、１０２はＶＣＸＯ１２か
ら出力される８ＭＨｚのクロック、１０３はクロック１
０２を分周して得られる４ＭＨｚのクロック、１０４は
クロック１０３でのパターンチェック信号、１０５はク
ロック１０３による識別器、１０６はクロックが１０３
の時のエラー信号、１０７はクロックが１０３の時のノ
ンエラー信号である。また、１０８は、クロック１０２
を分周して得られる４ＭＨｚのクロックであり、１０３
とは逆の位相をもつ。１０９はクロック１０８でのパタ
ーンチェック信号、１１０はクロック１０８による識別
値、１１１はクロックが１０８の時のエラー信号、１１
２はクロックが１０８の時のノンエラー信号である。１
１３はタイミング、１１４は識別点のタイミングを示
す。

【００３４】等化器０９の出力波形１００は、ゼロクロ
ス検出器２に入力され、これによりゼロクロスタイミン
グ１０１が抽出される。この時、ゼロクロス検出器２に
数百ｍＶの不感帯を設けておけば、「０」レベルが連続
して入力された時、雑音によるゼロクロスタイミングの
誤検出を防ぐことができる。この後、ゼロクロスタイミ
ング１０１は、位相比較器１０とループフィルタ１１と
を経て、ＶＣＸＯ１２に入力される。３値符号であるＰ
Ｒ４符号では、１タイムスロット当り、３−１＝２個の
ゼロクロス点が得られる。そこで、ＶＣＸＯは、出力周
波数が４ＭＨｚ×２＝８ＭＨｚを中心にしてあまり大き
く変わらないように設計する。これにより、ゼロクロス
タイミング１０１が周期的でなくとも安定した周波数の
クロック１０２を出力できる。

【００３５】ＰＬＬ３から出力されたクロック１０２
は、分周器４によって４ＭＨｚのクロック１０３に変換
される。また、ＮＯＴゲート５により逆相のクロック１
０８が生成される。スイッチ６は、上述したクロック１
０３と１０８のいずれかを選択して識別器０２に入力す
る。この選択は、パターン選択回路８と、アップダウン
カウンタ９との作用により行なわれる。

【００３６】ことに、パターン選択回路の動作を図７を
参照して説明する。識別器０２は、比較器２０，２１お
よびラッチ２２，２３より構成される。また、パターン
選択回路８は、シフトレジスタ２４，２５およびゲート
２６〜３２で構成されている。ＰＲ４符号の波形１００
の特徴に注目すると、「１」から「−１」へ、または
「−１」から「１」への推移中のゼロクロスタイミング
１１３では、信号の傾きが大きく、雑音によるタイミン
グジッタが小さい。このタイミング１１３は、正しい識
別点１１４の中点に位置する。この時、クロック１０８
の立下りが、ゼロクロスタイミング１１３に一致し、ク
ロス１０８の立上りは正しい識別器１１４と一致する。

【００３７】本実施例では、クロック１０８をクロック
１０２から生成し、クロック１０８の立上りで受信波形
を識別する。ここで、先ず図５に示したスイッチ６が、
誤ったクロック１０３を選択している場合を仮定する
と、比較器２０，２１、ラッチ２２，２３により、識別
されたデータ１０５が出力される。さらに、２ｂｉｔの
シフトレジスタ２４，２５を経て、ゲート２６，２７，
２８，２９により、パターン「１，−１」および「−
１，１」の選択が行なわれる。上記パターンが得られた
場合はゲート２９の出力がＨレベルになり、得られない
場合はゲート２８の出力がＨレベルになる。一方、ゼロ
クロス信号１０１の立上りと、クロック１０３の立下り
が一致する場合には、パターンチェック信号１０４がゲ
ート３０の出力として得られる。上記パターンチェック
信号は、ゲート３１と３２に入力される。これは、タイ
ミング１１３の前後の識別値が「１，−１」、または
「−１，１」であるかどうかを判定することに相当す
る。該パターンが得られた場合、ノンエラー信号１０７
がゲート３２より出力され、図５のアップダウンカウン
タ９の値が１だけ減少する。また、該パターンが得られ
ない場合、エラー信号１０６がゲート３１より出力さ
れ、アップダウンカウンタ９の値が１だけ増加する。ク
ロック１０３によって、識別器０２およびパターン選択
回路８が動作する間は、エラー信号１０６のパルス数が
ノンエラー信号１０７の数を上回り、アップダウンカウ
ンタ９の値はどんどん増加する。この値が所定値を超え
ると、アップダウンカウンタ９から切換信号が出力さ
れ、スイッチ６が切り換わる。これにより、正しいクロ
ック１０８によって、識別器０２およびパターン選択回
路８が動作することになる。この時、エラー信号１１１
は出力されず、ノンエラー信号１１２のみが出力され
る。従って、アップダウンカウンタ９の値は「０」で安
定し、スイッチ６はこのまま維持され正しい識別が行わ
れる。

【００３８】上記実施例ではパターン「１，−１」また
は「−１，１」を検出すれば、その時選択されていた４
ＭＨｚクロックが正しいとみなすようにしている。これ
とは逆に、例えば以下に示す４種類のパターン、即ち
「１，１，１」，「−１，−１，−１」，「１，−１，
１」，「−１，１，−１」のようなＰＲ４符号バイオレ
ーションパターンを検出した場合、その時選択されてい
たボーレートクロックは誤りであると判断するようにし
てもよい。

【００３９】次に、弁別部０５の第２の実施例を図８を
参照して説明する。弁別部０５はセレクタ０５０とフレ
ーム同期回路０５１より構成される等化器０９より出力
されたＮ値信号から、ゼロクロス検出器２はＮ−１種類
のすべてのゼロクロスタイミングを出力する。ＰＬＬ３
はすべてのゼロクロスタイミングに同期して、ボーレー
トのＮ−１倍クロックを生成する。ＰＲ４伝送符号が適
用された場合、ボーレートをｆｂと以下記述することに
すると、ＰＬＬ３つの出力クロックの周波数は２ｆｂで
ある。分周器４は互いに逆相の２つのボーレートクロッ
クを生成する。セレクタ０５０はフレーム同期回路０５
１の出力によって制御され、１つのボーレートクロック
を弁別する。フレーム同期回路０５１は、セレクター０
５０で選択されたボーレートクロックによって動作する
ため、選択されたボーレートクロックが識別点に同期し
たものであれば、正しいクレーム同期パターンが検出さ
れたフレーム同期は正しく行なわれる。一方、選択され
たボーレートクロックが識別点からずれたクロックであ
れば、フレーム同期パターンが正しく識別されず、フレ
ーム同期が確立しない。フレーム同期が一定時間確立し
なければ、セレクタ０５０は現在選択されているボーレ
ートクロックと逆相のクロックを選択する。このクロッ
クは識別点に同期したクロックだと判定できるため、フ
レーム同期は確立しセレクタは安定することになる。た
だし、識別器０２の直前のフレーム同期パターンが、例
えば「−１，−１，−１，−１，−１，−１，−１，−
１」など同じ値が連続するものであれば、識別点からず
れたクロックを用いても正しい識別が行われることもあ
り得る。これを防ぐために、フレーム同期パターンは同
じ値が連続しないパターンを含むことが望ましい。特に
ＰＲ４符号を伝送符号として適用する場合は、フレーム
同期パターンに「１，−１」または「−１，１」を含む
パターンを用いると良い。この時、識別点に一致したク
ロックでは、正しく「１，−１」または「−１，１」の
認識が行われるが、逆相のクロックでは、１→−１また
は−１→１の変化途中にある０を識別することになる。
こうすると、正しいクロックによる識別では現れない０
が、逆相クロックでは識別値として必ず現れるため判定
に便利となる。

【００４０】図９は図８で説明した実施例の一変形例で
ある。弁別部０５はセレクタ０５０および２つのフレー
ム同期回路０５１ａ・ｂより構成される。フレーム同期
回路０５１ａ・ｂは、分周器４で生成された互いに逆相
のクロックにより動作する。フレーム同期が確立した方
のクロックをセレクタ０５０で選択すれば良い。またラ
ッチ０５２は正しいクロックでデータを打ち抜くための
ものである。この実施例は、ハード量は増えるもののボ
ーレートクロックを一定時間ごとに切り換える必要がな
いという利点がある。

【００４１】また図２５は図８で説明した実施例の別の
変形例である。弁別部０５は分周器４とフレーム周期回
路０５１より構成される。フレーム同期回路０５１およ
び識別器０２はボーレートの２倍の周波数２ｆｂで動作
する。フレーム同期回路は識別器２の出力データを１タ
イムスロット置きに蓄えてフレーム同期パターンの照合
を行う。フレーム同期が確立した瞬間に分周器４はリセ
ットされ、出力のボーレートクロックの位相が確立する
ことになる。この変形例では、識別器０２をボーレート
の２倍のクロックで動かすことになるため、高速伝送の
際に回路動作上の問題を起こすことがある。この場合は
識別器を２つ用意して、それぞれを互いに逆相のボーレ
ートクロックで動作させ、２つの出力のＯＲ論理をとれ
ば良い。

【００４２】以上の実施例では、フレーム同期回路０５
１の代わりに、符号則バイオレーション検出器やトレー
ニングパルス照合器も適用可能である。

【００４３】次に、本発明の弁別回路の第３の実施例を
説明する。本実施例も４ＭｂｐｓのＰＲ４符号に適用す
る例であるが、ＰＬＬは８ＭＨｚではなく４ＭＨｚのク
ロックを出力する。

【００４４】図１０は本実施例のブロック図を示す。こ
の回路は等化器０９，ゼロクロス検出器２，弁別回路０
５，識別器０２より構成され、弁別回路５は、ＰＬＬ
３，パターン選択回路８，ゲート６０からなる。また、
ＰＬＬ３は、位相比較器１０，ループフィルタ１１，Ｖ
ＣＸＯ１２から構成される。

【００４５】図１１は上記実施例の動作を示すタイミン
グチャートであり、１００は等化波形、１０１はゼロク
ロスタイミング、１１３はタイミング、１１４は識別点
のタイミング、１２０はクロックの初期位相、１２１は
クロック１２０による識別値、１２２は１２０と１２１
より生成されるイネーブル信号、１２３はＰＬＬ３に送
られるタイミング情報、１２４はクロックの収束値を示
す。

【００４６】図１２は、パターン選択回路８および周辺
回路の構成である。識別器０２は比較器２１，２１、ラ
ッチ２２，２３より構成される。パターン選択回路８
は、２ｂｉｔシフトレジスタ２４，２５およびゲート６
１，６２，６３から構成される。ゲート６３の出力はゲ
ート６０へ出力される。

【００４７】等化器０９の出力波形１００は、ゼロクロ
ス検出器２に入力されゼロクロスタイミング１０１が出
力される。このとき、ＶＣＸＯ１２の初期クロック位相
が１２０であれば、ゼロクロスタイミング１０１とクロ
ック１２０とが位相比較器１０で比較され、タイミング
１０１の立上りとクロック１２０の立下りが一致するよ
うに動作する。ここで、ゼロクロスタイミング１０１の
全てのパルスが位相比較器１０に送られるものと仮定す
ると、クロック１２０の立下りは、タイミング１１３と
タイミング１１４の両方に同時に一致しようと働き、結
果的に位相が安定しないことになる。

【００４８】そこで、本実施例では、タイミング１１３
で立上るパルスのみを位相比較器１０に送るようにす
る。この動作は、識別器０２，パターン選択回路８，ゲ
ート６０の共同作用により以下のように行われる。先
ず、初期クロック１２０に同期して、識別器０２が識別
値１２１を出力する。識別値が次の４種類のパターン、
すなわち、「−１，１」，「０，１」，「０，−１」，
「−１，−１」のいずれかと一致する場合、半タイムス
ロット＝１２５ｎｓのイネーブル信号を１２２を生成す
る。この動作はシフトレジスタ４２４，２５およびゲー
ト６１，６２，６３によって行われる。ゼロクロスタイ
ミング１０１とイネーブル信号１２２とのＡＮＤ信号１
２３がゲート６０より出力される。信号１２３は、位相
比較器１０に入力され、信号１２３の立上りとクロック
１２０の立下りとが一致するように動作する。最終的
に、ＶＣＸＯの出力は１２４となって安定し、クロック
１２４の立上りが正しい識別点と一致する。

【００４９】次に、本発明の弁別回路の第４の実施例を
説明する。本実施例は、受信波形のゼロクロスタイミン
グのうち、波形の傾きが大きいタイミングのみをＰＬＬ
に入力する方法である。

【００５０】図１３は本実施例のブロック図である。等
化器０９，ゼロクロス検出回路２，弁別回路０５，識別
器０２より構成される。弁別回路０５は、ＰＬＬ３，微
分器７０，ゲート６０，７３および比較器７１，７２で
構成されている。さらに、ＰＬＬ３は位相比較器１０，
ループフィルタ１１，ＶＣＸＯ１２より構成される。

【００５１】図１４は上記実施例の動作を示すタイミン
グチャートである。１００は等化波形、１０１はゼロク
ロスタイミング、１１３はタイミング、１３０は１００
の微分波形、１３１はイネーブル信号、１３２はタイミ
ング情報、１３３は出力クロックである。

【００５２】本実施例では、等化波形１００から抽出し
たゼロクロスタイミング１０１のうち、立上りタイミン
グが１１３となるパルスだけを位相比較器１０に送る。
そのために、微分器７０により等化波形１００の微分波
形１３０を生成し、比較器７１，７２およびゲート７３
により、微分波形１３０がしきい値Ｖ以上、あるいは−
Ｖ以下となる区間をイネーブル信号１３１として検出す
る。イネーブル信号１３１とゼロクロスタイミング１０
１との論理和をゲート６０でとり、出力信号１３２を位
相比較器１０へ入力する。最終的にＶＣＸＯから出力さ
れるクロック１３３は、その立下りがタイミング情報１
３２の立上りに同期する。従って、クロック１３３の立
上りは、正しい識別点１１４に一致する。

【００５３】次に、図１５〜図１７を参照して本発明の
弁別回路の第５の実施例を説明する。本実施例は４Ｍｂ
ｐｓの２Ｂ１符号に適用されるものである。この場合、
ボーレートは２Ｍｂａｕｄであるから１タイムスロット
が５００ｎｓとなり、ゼロクロス位相は４−１＝３個と
なる。ＰＬＬは、ボーレートの３倍である６ＭＨｚで動
作し、等化波形のゼロクロスに同期する。

【００５４】図１５は本実施例の全体構成を示すブロッ
ク図であり、等化器０９，ゼロクロス検出器２，弁別回
路０５，クロック生成回路０６、および識別器０２より
構成される。弁別回路０５は、ＰＬＬ３，パターン選択
回路８，アップダウンカウンタ９より構成される。ま
た、クロック生成回路６は、３倍分周器８３、スイッチ
８４より構成される。上記ＰＬＬ３は位相比較器１０，
ループフィルタ１１，ＶＣＸＯ１２からなる。

【００５５】図１６は上記実施例の動作を示すタイミン
グチャートであり、１４０は等化波形、１４１はゼロク
ロス・タイミング、１４２は６ＭＨｚのクロック、１４
２，１４３，１４４はそれぞれ位相の異なる２ＭＨｚク
ロックａ，ｂ，ｃであり、どれもクロック１４２の３倍
分周で生成される。１４６はクロック１４３による識別
値、１４７はクロック１４３の場合のイネーブル信号、
１４８はエラー信号、１４９はノンエラー信号である。
また、１５０はクロック１４５による識別値、１５１は
イネーブル信号、１５２はエラー信号、１５３はノンエ
ラー信号、１５３，１５４，１５５はタイミングであ
る。

【００５６】図１７はパターン選択回路８およびその周
辺回路の詳細図である。分周器８３，スイッチ８４，識
別器０２，パターン選択回路８，アップダウンカウンタ
９で構成されている。識別器０２は比較器９１，９２，
９３およびラッチ９４，９５，９６により構成される。
またパターン選択回路８は、シフトレジスタ９７，９
８，９９およびゲート２００〜２０８より構成されてい
る。

【００５７】等化器０９の出力波形１４０は、ゼロクロ
ス検出器２に入力され、ゼロクロスタイミング１４１が
出力される。この信号１４１は３種類のゼロクロスタイ
ミング１５３，１５４，１５５を持っている。ＰＬＬ３
は、タイミング１５３，１５４，および１５５に立下り
が同期した６ＭＨｚのクロック１４２を出力する。クロ
ック１４２を分周器８３で３倍分周することにより、互
いに位相が異なる２ＭＨｚの３つのクロック１４３，１
４４，１４５が生成される。最初に、スイッチ８４によ
りクロック１４３が選択されている場合を考える。識別
器０２は、クロック１４３に同期してデータを識別し
（１４６）、シフトレジスタ９７，９８，９９へ送る。
ここで、次に示す４種類のパターン、すなわち「３，−
３」，「１，−１」，「−１，１」「−３，３」のいず
れかが検出された場合、ゲート２０５の出力がＨレベル
になる。もし検出されない場合は、ゲート２０４の出力
がＨレベルになる。一方、ゲート２０６は、クロック１
４３の立下りと同時に立上るゼロクロスタイミング１４
１のパルスを選び出し、イネーブル信号１４７を出力す
る。イネーブル信号１４７がＨレベルで、且つ、ゲート
２０５の出力がＨレベルの時は、ゲート２０８はノンエ
ラー信号１４９を出力し、アップダウンカウンタ９の値
が１だけ下がる。また、イネーブル信号１４７がＨレベ
ルで、且つゲート２０４の出力がＨレベルの時は、ゲー
ト２０７はエラー信号１４８を出力し、アップダウンカ
ウンタ９の値を１だけ増える。この操作は、クロック１
４３の前後の識別値をモニタし、正しいパターンを識別
しているかどうかを確認する操作に相当する。クロック
１４３に従うと、エラー信号１４８の方にパルスが出力
され、アップダウンカウンタ９の値は増加し、或るしき
い値を超えると、切換信号が出力され、スイッチ８４が
切り換えられる。クロック１４５が選択されると、識別
値１５０とイネーブル信号１５１が生成され、エラー信
号１５２およびノンエラー信号１５３が出力される。ノ
ンエラー信号１５３の方にパルスが出るので、アップダ
ウンカウンタ９の値は「０」に落ち着き、スイッチ８４
は安定する。この時、クロック１４５の立上りが正しい
識別点である。

【００５８】次に、本発明の弁別回路の第６の実施例を
説明する。本実施例は４Ｍｂｐｓの２Ｂ１Ｑ符号に適用
されるものである。本実施例では２ＭＨｚのクロックを
直接抽出する。図１８は本実施例の全体構成を示すブロ
ック図であり、等化器０９，ゼロクロス検出器２，弁別
回路０５，識別器０２より構成される。弁別回路０５は
ＤＰＬＬ２１０とパターン選択回路８より構成される。
また、ＤＰＬＬ２１０は、位相比較器２１２，アップダ
ウンカウンタ２１３，可変分周器２１４より構成され
る。

【００５９】図１９は上記実施例の動作を表すタイミン
グチャートであり、１４０は等化波形、１６０はゼロク
ロスタイミング、１６１はクロック初期位相１６２はタ
イミング信号、１６３はクロック１６１による識別値、
１６４はゼロクロスタイミング１６１の１タイムスロッ
ト遅延、１６５はイネーブル信号、１６６はエラー信号
である。

【００６０】図２０は、上記図１８におけるパターン選
択回路８、位相比較器２１２および周辺回路の詳細図で
ある。０２は識別器、２１３はアップダウンカウンタ、
２１４は可変分周器である。識別器０２は比較器９１，
９２，９３およびラッチ９４，９５，９６より構成され
る。パターン識別回路８はシフトレジスタ９７，９８，
９９およびゲート２００〜２０３およびゲート２２０に
より構成される。さらに位相比較器はフリップフロップ
２２１，シフトレジスタ２２２，ゲート２２３により構
成される。

【００６１】等化器０９の出力波形１４０は、ゼロクロ
ス検出器２に入力され、これによりゼロクロスタイミン
グ１６０が出力される。２ＭＨｚクロックの初期位相が
１６１であったと仮定すると、位相比較器２１２はゼロ
クロスタイミング１６０とクロック１６１を比較し、タ
イミング信号１６２を出力する。この処理はフリップフ
ロップ２２１により行われ、タイミング信号１６２のパ
ルス数だけ、アップダウンカウンタ２１３の値が増加す
る。アップダウンカウンタ２１３の値が或るしきい値を
上回ると、ＵＰ信号が出力され、可変分周器２１４の分
周比を１つ上げる。例えば、最初に分周比が１２８ＭＨ
ｚ／２ＭＨｚ＝６４の状態でＵＰ信号を受信すると、分
周比は６５に上がり、クロック周波数が下がって収束方
向へ向かう。しかしながら、この時タイミング信号１６
２は、３種類のゼロクロス位相１６７，１６８，１６９
を含んでいる。クロックを同期させたいタイミング位相
は１６７のみがあるから、本実施例では、例えば以下の
処理により余分なパルスを除去する。

【００６２】クロック１６１に同期して識別器０２が識
別値１６３を出力する。さらに、パターン選択回路８
が、以下に示す４種類のパターン、即ち「３，−３」，
「１，−１」「−１，１」，「−３，３」以外のパター
ンを検出したとき、イネーブル信号１６５を出力する。
一方、シフトレジスタ２２２は、ゼロクロスタイミング
１６０を１タイムスロット、即ち５５０ｎｓ遅延させ信
号１６４を出力する。信号１６４とイネーブル信号１６
５の論理和がエラー信号１６６であり、ゲート２２３よ
り出力される。エラー信号１６６のパルス数は、誤って
計数されたパルス数を表し、この数だけアップダウンカ
ウンタ２１３の値が小さくなる。本実施例では、タイミ
ング信号１６２のパルス数は６個であり、またエラー信
号１６６のパルス数は３個であって、両者の差は３個で
ある。これは、所望のタイミング位相１６７に同期した
パルスの数３個と一致する。この作用により、アップダ
ウンカウンタ２１３では所望のタイミング位相１６７に
同期したパルスの個数を計数することになる。従ってＤ
ＰＬＬ２１０は、タイミング位相１６７に同期した２Ｍ
Ｈｚのクロックを出力して安定する。この実施例は、ゼ
ロクロス検出後ある程度時間がたたないと、そのゼロク
ロス点が正しいかどうかわからない時に特に有効であ
る。

【００６３】

【発明の効果】以上の説明から明らかな如く、本発明に
よれば、全ての多値符号に適用でき、数メガビット・パ
ー・セカンド以上の高速伝送に適用でき、回路のＬＳＩ
化に適したタイミング抽出回路を提供できる。

【図面の簡単な説明】

【図１】本発明の１実施例を示すシステム構成を示す図
である。

【図２】別の実施例を示すシステム構成を示す図であ
る。

【図３】本発明を適用した伝送回路ＬＳＩの１実施例を
示すブロック図である。

【図４】本発明を適用した通信システムの１実施例を示
すブロック図である。

【図５】本発明の弁別回路の第１の実施例を示すブロッ
ク図である。

【図６】図５の弁別回路の動作を説明するためのタイミ
ングチャートである。

【図７】図５の弁別回路の主要部分の詳細を示す回路図
である。

【図８】本発明の弁別回路の第２の実施例を示すブロッ
ク図である。

【図９】図８の弁別回路の実施例の一変形例である。

【図１０】本発明の弁別回路の第３の実施例を示すブロ
ック図である。

【図１１】図１０の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１２】図１０の弁別回路の主要部分の詳細を示す回
路図である。

【図１３】本発明の弁別回路の第４の実施例を示すブロ
ック図である。

【図１４】図１３の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１５】本発明の弁別回路の第５の実施例を示すブロ
ック図である。

【図１６】図１５の弁別回路の動作を説明するための信
号タイミングチャートである。

【図１７】図１５の弁別回路の主要部分の詳細を示す回
路図である。

【図１８】本発明の弁別回路の第６の実施例を示すブロ
ック図である。

【図１９】図１８の弁別回路の動作を説明するための信
号タイミングチャートである。

【図２０】図１８の弁別回路の主要部分の詳細を示す回
路図である。

【図２１】図１の実施例の１変形例である。

【図２２】本発明の原理を説明するタイミングチャート
である。

【図２３】図２の実施例での弁別回路の一実施例を示す
図である。

【図２４】図２の実施例での弁別回路の別の実施例を示
す図である。

【図２５】図８の実施例の別の変形例である。

【符号の説明】

０１…タイング抽出部、 ０２…識別器、 ０３…しきい値発生回路、 ０４…交叉タイミング検出部 ０５…弁別回路、 ０６…クロック生成回路、 ０９…等化器、 ０１０…復号器、 ０１１…デスクランブラ、 ０１２…受信回路、 ０１４…符号化器、 ０１５…スクランブラ、 ０１６…送信回路、 ０１７…伝送回路ＬＳＩ、 ０１９…電話線、 ０２１…通信インタフェース、 ０２３…端末、 ０２７…交換機。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 繁男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 間瀬 一郎 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 森田 隆士 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 山下 聡一 神奈川県横浜市戸塚区戸塚町180番地 日立通信システム株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/033 H03L 7/06

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 次のステップを含むタイミング抽出方
   法、 （ａ）所定のボーレートで送信された３値の信号を受信
   し、等化して−１、０および１を値に持つ３値信号に整
   形するステップ、 （ｂ）上記ステップ（ａ）で得られた信号のゼロクロス
   タイミングに立ち上がりのそろったパルスを生成するス
   テップ、 （ｃ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスの立ち上がりに立ち上がりの揃ったボーレー
   トの２倍の周波数を持つクロックを生成するステップ、 （ｄ）上記ステップ（ｃ）で得られたクロックの立ち上
   がりに立ち上がりの揃ったボーレート周波数を持つクロ
   ックを生成するステップ、 （ｅ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスから、上記ステップ（ｄ）で得られたクロッ
   クがハイレベルの区間のみ上記ゼロクロスタイミングパ
   ルスを除去することによりイネーブル信号を生成するス
   テップ、 （ｆ）上記ステップ（ｄ）で得られたクロックの立ち上
   がりに同期して、上記ステップ（ａ）で得られた信号の
   識別を行い３値論理信号を生成するステップ、 （ｇ）上記ステップ（ｅ）で得られたイネーブル信号を
   基準に上記ステップ（ｆ）で得られた３値論理信号の判
   定を行うステップであって、上記イネーブル信号の立ち
   上がりで上記３値論理信号が−１でありかつ上記イネー
   ブル信号の立ち下がりで上記３値論理信号が１へ変化す
   るか、又は上記イネーブル信号の立ち上がりで上記３値
   論理信号が１でありかつ上記イネーブル信号の立ち下が
   りで上記３値論理信号が−１へ変化する場合に、上記イ
   ネーブル信号のパルスを除去してエラー信号を生成する
   ステップ、 （ｈ）上記ステップ（ｅ）で得られたイネーブル信号を
   基準に上記ステップ（ｆ）で得られた３値論理信号の判
   定を行うステップであって、上記イネーブル信号の立ち
   上がりで上記３値論理信号が−１でありかつ上記イネー
   ブル信号の立ち下がりで上記３値論理信号が１へ変化す
   るか、又は上記イネーブル信号の立ち上がりで上記３値
   論理信号が１でありかつ上記イネーブル信号の立ち下が
   りで上記３値論理信号が−１へ変化する場合に上記イネ
   ーブル信号のパルスを保持して非エラー信号を生成する
   ステップ、 （ｉ）上記ステップ（ｃ）で得られたクロックの立ち上
   がりに立ち上がりの揃ったボーレート周波数を持つクロ
   ックであり、かつ上記ステップ（ｄ）で得られたクロッ
   クの位相が反転したクロックを生成するステップ、 （ｊ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスから、上記ステップ（ｉ）で得られたクロッ
   クがハイレベルの区間のみ上記ゼロクロスタイミングパ
   ルスを除去することによりイネーブル信号を生成するス
   テップ、 （ｋ）上記ステップ（ｉ）で得られたクロックの立ち上
   がりに同期して、上記ステップ（ａ）で得られた信号の
   識別を行い３値論理信号を生成するステップ、 （ｌ）上記ステップ（ｊ）で得られたイネーブル信号を
   基準に上記ステップ（ｋ）で得られた３値論理信号の判
   定を行うステップであって、上記イネーブル信号の立ち
   上がりで上記３値論理信号が−１でありかつ上記イネー
   ブル信号の立ち下がりで上記３値論理信号が１へ変化す
   るか、又は上記イネーブル信号の立ち上がりで上記３値
   論理信号が１でありかつ上記イネーブル信号の立ち下が
   りで上記３値論理信号が−１へ変化する場合に、上記イ
   ネーブル信号のパルスを除去してエラー信号を生成する
   ステップ、 （ｍ）上記ステップ（ｊ）で得られたイネーブル信号を
   基準に上記ステップ（ｋ）で得られた３値論理信号の判
   定を行うステップであって、上記イネーブル信号の立ち
   上がりで上記３値論理信号が−１でありかつ上記イネー
   ブル信号の立ち下がりで上記３値論理信号が１へ変化す
   るか、又は上記イネーブル信号の立ち上がりで上記３値
   論理信号が１でありかつ上記イネーブル信号の立ち下が
   りで上記３値論理信号が−１へ変化する場合に上記イネ
   ーブル信号のパルスを保持して非エラー信号を生成する
   ステップ、 （ｎ）上記ステップ（ｇ）、ステップ（ｈ）、ステップ
   （ｌ）、ステップ（ｍ）でそれぞれ得られた信号から、
   上記ステップ（ｄ）又はステップ（ｉ）で得られたクロ
   ックの一方を正しい抽出クロックとして選択するステッ
   プであって、上記ステップ（ｇ）で得られるエラー信号
   にパルスが発生せずかつ上記ステップ（ｈ）で得られる
   非エラー信号にパルスが発生しかつ上記ステップ（ｌ）
   で得られるエラー信号にパルスが発生する場合にはステ
   ップ（ｄ）で得られたクロックを正しい抽出クロックと
   して選択し、上記ステップ（ｌ）で得られるエラー信号
   にパルスが発生せずかつ上記ステップ（ｍ）で得られる
   非エラー信号にパルスが発生しかつ上記ステップ（ｇ）
   で得られるエラー信号にパルスが発生する場合にはステ
   ップ（ｄ）で得られたクロックを正しい抽出クロックと
   して選択するステップ。
2. 【請求項２】 次のステップを含むタイミング抽出方
   法、 （ａ）所定のボーレートで送信された３値の信号を受信
   し、等化して−１、０および１を値に持つ３値信号に整
   形するステップ、 （ｂ）上記ステップ（ａ）で得られた信号のゼロクロス
   タイミングに立ち上がりのそろったパルスを生成するス
   テップ、 （ｃ）ボーレート周波数で任意の初期位相を持つクロッ
   クの立ち下がり位相を、上記ステップ（ｂ）で得られる
   ゼロクロスタイミングパルスの立ち上がりに接近させる
   ステップ、 （ｄ）上記ステップ（ｃ）のクロックの立ち上がりで上
   記ステップ（ａ）で得られた信号を識別して３値論理信
   号を生成するステップ、 （ｅ）上記ステップ（ｄ）で得られた３値論理信号が
   （−１，１）、（０，１）、（０，−１）または（−
   １，−１）のいずれかのパターンを示す時にイネーブル
   信号を生成するステップ、 （ｆ）上記ステップ（ｅ）で得られるイネーブル信号が
   ハイレベルである区間のみ、上記ステップ（ｂ）で得ら
   れるゼロクロスタイミングパルスを保持してタイミング
   情報信号を生成するステップ、 （ｇ）上記ステップ（ｃ）で得られるボーレート周波数
   のクロックの立ち下がり位相を、上記ステップ（ｆ）で
   得られるタイミング情報信号ゼロクロスタイミングパル
   スの立ち上がりに接近させるステップ。
3. 【請求項３】 次のステップを含むタイミング抽出方
   法、 （ａ）所定のボーレートで送信された３値の信号を受信
   し、等化して−１、０および１を値に持つ３値信号に整
   形するステップ、 （ｂ）上記ステップ（ａ）で得られた信号のゼロクロス
   タイミングに立ち上がりのそろったパルスを生成するス
   テップ、 （ｃ）上記ステップ（ａ）で得られる信号の微分信号を
   生成するステップ、 （ｄ）上記ステップ（ｃ）で得られる微分信号が所定の
   電圧区間から外れる時、イネーブル信号を生成するステ
   ップ、 （ｅ）上記ステップ（ｄ）で得られるイネーブル信号が
   ハイレベルの区間のみ、上記ステップ（ｂ）で得られる
   ゼロクロスタイミングパルスを保持し、タイミング情報
   パルスを生成するステップ、 （ｆ）上記ステップ（ｅ）で得られるタイミング情報パ
   ルスの立ち上がりに立ち下がりが揃った、ボーレート周
   波数を持つクロックを生成するステップ。
4. 【請求項４】次のステップを含むタイミング抽出方法、 （ａ）所定のボーレートで送信された４値の信号を受信
   し、等化して−３、−１、１および３を値に持つ４値信
   号に整形するステップ、 （ｂ）上記ステップ（ａ）で得られた信号のゼロクロス
   タイミングに立ち上がりのそろったパルスを生成するス
   テップ、 （ｃ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスの立ち上がりに立ち上がりの揃ったボーレー
   トの３倍の周波数を持つクロックを生成するステップ、 （ｄ）上記ステップ（ｃ）で得られたクロックの立ち上
   がりに立ち上がりの揃ったボーレート周波数を持つクロ
   ックを生成するステップ、 （ｅ）上記ステップ（ｃ）で得られたクロックの立ち上
   がりに立ち上がりの揃ったボーレート周波数を持つクロ
   ックであって、かつ上記ステップ（ｄ）で得られたクロ
   ックと位相が異なるクロックを生成するステップ、 （ｆ）上記ステップ（ｃ）で得られたクロックの立ち上
   がりに立ち上がりの揃ったボーレート周波数を持つクロ
   ックであって、かつ上記ステップ（ｄ）で得られたクロ
   ックおよび上記ステップ（ｅ）で得られたクロックのど
   ちらとも位相が異なるクロックを生成するステップ、 （ｇ）上記ステップ（ｄ）で得られたクロックの立ち上
   がりに同期して、上記ステップ（ａ）で得られた信号の
   識別を行い４値論理信号を生成するステップ、 （ｈ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスから、上記ステップ（ｄ）で得られたクロッ
   クがハイレベルの区間のみ上記ゼロクロスタイミングパ
   ルスを除去することによりイネーブル信号を生成するス
   テップ、 （ｉ）上記ステップ（ｈ）で得られたイネーブル信号を
   基準に上記ステップ（ｇ）で得られた４値論理信号の判
   定を行うステップであって、本（ｉ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを除去してエラー信号を生成す
   るステップ、 （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイ ミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する、 （ｊ）上記ステップ（ｈ）で得られたイネーブル信号を
   基準に上記ステップ（ｇ）で得られた４値論理信号の判
   定を行うステップであって、本（ｊ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを保持して非エラー信号を生成
   するステップ、 （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する、 （ｋ）上記ステップ（ｅ）で得られたクロックの立ち上
   がりに同期して、上記ステップ（ａ）で得られた信号の
   識別を行い４値論理信号を生成するステップ、 （ｌ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスから、上記ステップ（ｅ）で得られたクロッ
   クがハイレベルの区間のみ上記ゼロクロスタイミングパ
   ルスを除去することによりイネーブル信号を生成するス
   テップ、 （ｍ）上記ステップ（ｌ）で得られたイネーブル信号を
   基準に上記ステップ（ｋ）で得られた４値論理信号の判
   定を行うステップであって、本（ｍ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを除去してエラー信号を生成す
   るステップ （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する、 （ｎ）上記ステップ（ｌ）で得られたイネーブル信号を
   基準に上記ステップ（ｋ）で得られた４値論理信号の判
   定を行うステップであって、本（ｎ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを保持して非エラー信号を生成
   するステップ、 （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミング で上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する、 （ｏ）上記ステップ（ｆ）で得られたクロックの立ち上
   がりに同期して、上記ステップ（ａ）で得られた信号の
   識別を行い４値論理信号を生成するステップ、 （ｐ）上記ステップ（ｂ）で得られたゼロクロスタイミ
   ングパルスから、上記ステップ（ｆ）で得られたクロッ
   クがハイレベルの区間のみ上記ゼロクロスタイミングパ
   ルスを除去することによりイネーブル信号を生成するス
   テップ、 （ｑ）上記ステップ（ｐ）で得られたイネーブル信号を
   基準に上記ステップ（ｏ）で得られた４値論理信号の判
   定を行うステップであって、本（ｑ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを除去してエラー信号を生成す
   るステップ、 （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する、 （ｒ）上記ステップ（ｐ）で得られたイネーブル信号を
   基準に上記ステップ（ｏ）で得られた４値論理信号の判
   定を行うステップであって、本（ｒ）ステップの（１）
   ないし（４）のいずれか一の条件が成立したとき、上記
   イネーブル信号のパルスを保持して非エラー信号を生成
   するステップ、 （１）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−１であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が１へ変化する、 （２）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が１でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−１へ変化する、 （３）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が−３であり
   かつ上記イネーブル信号がＨレベルであるタイミングで
   上記４値論理信号が３へ変化する、 （４）上記イネーブル信号がＨレベルである１タイムス
   ロット前のタイミングで上記４値論理信号が３でありか
   つ上記イネーブル信号がＨレベルであるタイミングで上
   記４値論理信号が−３へ変化する。 （ｓ）上記ステップ（ｉ）、ステップ（ｊ）、ステップ
   （ｍ）、ステップ（ｎ）、ステップ（ｑ）、ステップ
   （ｒ）でそれぞれ得られた信号から、上記ステップ
   （ｄ）、ステップ（ｅ）又はステップ（ｆ）で得られた
   クロックの一方を正しい抽出クロックとして選択するス
   テップであって、本（ｓ）ステップの（１）ないし
   （３）のいずれか一の条件が成立したとき、得られたク
   ロックを正しい抽出クロックと選択するステップ、 （１）上記ステップ（ｉ）で得られるエラー信号にパル
   スが発生せずかつ上記ステップ（ｊ）で得られる非エラ
   ー信号にパルスが発生しかつ上記ステップ（ｍ）で得ら
   れるエラー信号にパルスが発生しかつ上記ステップ
   （ｑ）で得られるエラー信号にパルスが発生する場合に
   は、ステップ（ｄ）で得られたクロック、 （２）上記ステップ（ｍ）で得られるエラー信号にパル
   スが発生せずかつ上記ステップ（ｎ）で得られる非エラ
   ー信号にパルスが発生しかつ上記ステップ（ｑ）で得ら
   れるエラー信号にパルスが発生しかつ上記ステップ
   （ｉ）で得られるエラー信号にパルスが発生する場合に
   は、ステップ（ｅ）で得られたクロック、 （３）上記ステップ（ｑ）で得られるエラー信号にパル
   スが発生せずかつ上記ステップ（ｒ）で得られる非エラ
   ー信号にパルスが発生しかつ上記ステップ（ｉ）で得ら
   れるエラー信号にパルスが発生しかつ上記ステップ
   （ｍ）で得られるエラー信号にパルスが発生する場合に
   は、ステップ（ｆ）で得られたクロック。
5. 【請求項５】 次のステップを含むタイミング抽出方
   法、 （ａ）所定のボーレートで送信された４値の信号を受信
   し、等化して−３、−１、１および３を値に持つ４値信
   号に整形するステップ、 （ｂ）上記ステップ（ａ）で得られた信号のゼロクロス
   タイミングに立ち上がりの揃ったパルスを生成するステ
   ップ、 （ｃ）ボーレート周波数で任意の初期位相を持つクロッ
   クを生成するステップ、 （ｄ）上記ステップ（ｃ）で得られるボーレートクロッ
   クの立ち下がり位相 と、上記ステップ（ｂ）で得られ
   るゼロクロスタイミングパルスの立ち上がり位相の位相
   差を検出することでタイミング情報信号を生成するステ
   ップ、 （ｅ）上記ステップ（ｃ）のクロックの立ち上がりで上
   記ステップ（ａ）で得られた信号を識別して４値論理信
   号を生成するステップ、 （ｆ）上記ステップ（ｂ）で得られるゼロクロスタイミ
   ングパルスを１クロック間隔遅延した信号を生成するス
   テップ、 （ｇ）上記ステップ（ｅ）で得られた４値論理信号が
   （３，−３）、（１，−１）、（−１，１）または（−
   ３，３）のいずれかのパターン以外の値を示す時に イネ
   ーブル信号を生成するステップ、 （ｈ）上記ステップ（ｇ）で得られたイネーブル信号の
   ハイレベル区間のみ、上記ステップ（ｂ）で得られたゼ
   ロクロスタイミングパルスを保持することでエラー信号
   パルスを生成するステップ、 （ｉ）上記ステップ（ｃ）で得られるボーレートクロッ
   クの立ち下がり位相を、上記ステップ（ｂ）で得られる
   ゼロクロスタイミングパルスの立ち上がりに接近させる
   ステップであり、上記クロックの立ち下がりが上記ゼロ
   クロスタイミングパルスの立ち上がりに先行することを
   検出する度にその回数をカウントダウンし、また、上記
   クロックの立ち下がりが上記ゼロクロスタイミングパル
   スの立ち上がりに遅行することを検出する度にその回数
   をカウントアップし、同時にカウンタの計数値に対応し
   て上記クロックの位相を制御するステップ、 （ｊ）上記ステップ（ｈ）で得られるエラー信号パルス
   の数を減算するステップ。